JPH08288406A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08288406A JPH08288406A JP7089356A JP8935695A JPH08288406A JP H08288406 A JPH08288406 A JP H08288406A JP 7089356 A JP7089356 A JP 7089356A JP 8935695 A JP8935695 A JP 8935695A JP H08288406 A JPH08288406 A JP H08288406A
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- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/46—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a liquid
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 半導体基板表面に形成された活性領域と、該
活性領域に形成された拡散層と、該拡散層上に形成され
たゲート絶縁膜と、少なくとも前記拡散層上のゲート絶
縁膜の一部を除去して形成された開口部と、該開口部を
介して前記拡散層と直接接続されたゲート電極とを有
し、該ゲート電極の端部が前記拡散層上の少なくとも１
か所で開口部の外周部と交差している半導体装置。 【効果】 交差した部分近傍の半導体基板の溝の形成を
防止することができ、他の部分において半導体基板に溝
が形成されていても拡散層にオフセット領域が形成され
ることはなく、断線を防止することができる。
活性領域に形成された拡散層と、該拡散層上に形成され
たゲート絶縁膜と、少なくとも前記拡散層上のゲート絶
縁膜の一部を除去して形成された開口部と、該開口部を
介して前記拡散層と直接接続されたゲート電極とを有
し、該ゲート電極の端部が前記拡散層上の少なくとも１
か所で開口部の外周部と交差している半導体装置。 【効果】 交差した部分近傍の半導体基板の溝の形成を
防止することができ、他の部分において半導体基板に溝
が形成されていても拡散層にオフセット領域が形成され
ることはなく、断線を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳細には、半導体基板表面上に形成さ
れた拡散層とゲート電極とが直接接続したベリッドコン
タクトを有する半導体装置及びその製造方法に関する。
方法に関し、より詳細には、半導体基板表面上に形成さ
れた拡散層とゲート電極とが直接接続したベリッドコン
タクトを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般的なスタティックＲＡＭ（以後ＳＲ
ＡＭ）の等価回路を図１４に示す。１対の駆動ＭＯＳト
ランジスタＴ1、Ｔ2の一方のソース／ドレインが他方の
ゲートに接続点Ｃ1 、Ｃ2 において接続されるととも
に、さらにＭＯＳトランジスタＴ 3、Ｔ4の一方のソース
／ドレインに接続されている。
ＡＭ）の等価回路を図１４に示す。１対の駆動ＭＯＳト
ランジスタＴ1、Ｔ2の一方のソース／ドレインが他方の
ゲートに接続点Ｃ1 、Ｃ2 において接続されるととも
に、さらにＭＯＳトランジスタＴ 3、Ｔ4の一方のソース
／ドレインに接続されている。
【０００３】上記ＳＲＡＭの構造を模式的に図１５に示
す。図１５においては、活性領域４０ａの接続点Ｃ1 に
おいて、ＭＯＳトランジスタＴ3の一方のソース／ドレ
イン領域が、駆動ＭＯＳトランジスタＴ2を構成するゲ
ート電極４７ｂと直接接続されてベリッドコンタクトを
構成している。このような構成を有する半導体装置の製
造方法について、図１６〜図２０を用いて説明する。な
お、図１６〜図２０は、図１５におけるＡ−Ａ′線断面
図を示す。
す。図１５においては、活性領域４０ａの接続点Ｃ1 に
おいて、ＭＯＳトランジスタＴ3の一方のソース／ドレ
イン領域が、駆動ＭＯＳトランジスタＴ2を構成するゲ
ート電極４７ｂと直接接続されてベリッドコンタクトを
構成している。このような構成を有する半導体装置の製
造方法について、図１６〜図２０を用いて説明する。な
お、図１６〜図２０は、図１５におけるＡ−Ａ′線断面
図を示す。
【０００４】まず、図１６に示したように、シリコン基
板４１上にロコス酸化膜４２を形成することにより活性
領域４０ａ、４０ｂを規定する。そして、シリコン基板
４１上全面にゲート絶縁膜４３を形成し、さらにシリコ
ン基板４１上全面に、膜厚約５００Å程度のポリシリコ
ン膜４４を形成する。このポリシリコン膜４４はマスク
ポリシリコンと称され、後の工程においてコンタクト部
の開口に使用されるレジストの除去時にゲート絶縁膜が
汚染され、ゲート絶縁膜の信頼性及び耐圧が劣化するこ
とを防止する役割を果たす。
板４１上にロコス酸化膜４２を形成することにより活性
領域４０ａ、４０ｂを規定する。そして、シリコン基板
４１上全面にゲート絶縁膜４３を形成し、さらにシリコ
ン基板４１上全面に、膜厚約５００Å程度のポリシリコ
ン膜４４を形成する。このポリシリコン膜４４はマスク
ポリシリコンと称され、後の工程においてコンタクト部
の開口に使用されるレジストの除去時にゲート絶縁膜が
汚染され、ゲート絶縁膜の信頼性及び耐圧が劣化するこ
とを防止する役割を果たす。
【０００５】次に、図１７に示したように、ポリシリコ
ン膜４４上全面にレジスト膜を塗布し、このレジスト膜
をフォトリソグラフィ工程により所望の形状にパターニ
ングしてレジストパターン４６を形成する。このレジス
トパターン４６をマスクとして、ポリシリコン膜４４を
エッチングする。その後、レジストを除去し、ポリシリ
コン膜４４をマスクとして用いて、ゲート絶縁膜４３を
エッチングして、ベリッドコンタクトＣ1 を形成しよう
とする領域４５のシリコン基板４１の表面を露出させ
る。
ン膜４４上全面にレジスト膜を塗布し、このレジスト膜
をフォトリソグラフィ工程により所望の形状にパターニ
ングしてレジストパターン４６を形成する。このレジス
トパターン４６をマスクとして、ポリシリコン膜４４を
エッチングする。その後、レジストを除去し、ポリシリ
コン膜４４をマスクとして用いて、ゲート絶縁膜４３を
エッチングして、ベリッドコンタクトＣ1 を形成しよう
とする領域４５のシリコン基板４１の表面を露出させ
る。
【０００６】さらに、図１８に示したように、露出した
シリコン基板４１上の自然酸化膜（図示せず）を除去す
るためにウェットエッチングを行う。次いで、ポリシリ
コン膜４４及びベリッドコンタクトＣ1 形成領域４５の
シリコン基板４１上に、ゲート電極材料としてポリシリ
コン膜４７を形成する。このポリシリコン膜４７に、通
常の拡散炉においてＰＯＣｌ3とＯ2によるリンの不純物
拡散を行い、ポリシリコン膜４７及びポリシリコン膜４
４への不純物のドーピングと、このポリシリコン膜４７
及びポリシリコン膜４４を通してベリッドコンタクトＣ
1 部へ不純物を拡散させ、Ｎ+ 拡散層４８を形成する。
シリコン基板４１上の自然酸化膜（図示せず）を除去す
るためにウェットエッチングを行う。次いで、ポリシリ
コン膜４４及びベリッドコンタクトＣ1 形成領域４５の
シリコン基板４１上に、ゲート電極材料としてポリシリ
コン膜４７を形成する。このポリシリコン膜４７に、通
常の拡散炉においてＰＯＣｌ3とＯ2によるリンの不純物
拡散を行い、ポリシリコン膜４７及びポリシリコン膜４
４への不純物のドーピングと、このポリシリコン膜４７
及びポリシリコン膜４４を通してベリッドコンタクトＣ
1 部へ不純物を拡散させ、Ｎ+ 拡散層４８を形成する。
【０００７】続いて、図１９に示したように、ポリシリ
コン膜４７上全面にレジスト膜を塗布し、このレジスト
膜をフォトリソグラフィ工程により所望の形状にパター
ニングしてレジストパターン４９を形成する。さらに、
図２０に示したように、レジストパターン４９をマスク
として用いて、ポリシリコン膜４７及びポリシリコン膜
４４を所望の形状にパターニングしてゲート電極４７
ａ、４７ｂを形成する。なお、ベリッドコンタクトＣ1
部においては、ポリシリコン膜４７が直接シリコン基板
４１に接触しているために、ポリシリコン膜４７のパタ
ーニングの際に、シリコン基板４１の一部がオーバーエ
ッチされることとなり、Ｎ+ 拡散層４８内の一部に溝５
０が形成される。この後、これらゲート電極４７ａ、４
７ｂをマスクとして、ソース／ドレイン領域（図示せ
ず）を形成する。
コン膜４７上全面にレジスト膜を塗布し、このレジスト
膜をフォトリソグラフィ工程により所望の形状にパター
ニングしてレジストパターン４９を形成する。さらに、
図２０に示したように、レジストパターン４９をマスク
として用いて、ポリシリコン膜４７及びポリシリコン膜
４４を所望の形状にパターニングしてゲート電極４７
ａ、４７ｂを形成する。なお、ベリッドコンタクトＣ1
部においては、ポリシリコン膜４７が直接シリコン基板
４１に接触しているために、ポリシリコン膜４７のパタ
ーニングの際に、シリコン基板４１の一部がオーバーエ
ッチされることとなり、Ｎ+ 拡散層４８内の一部に溝５
０が形成される。この後、これらゲート電極４７ａ、４
７ｂをマスクとして、ソース／ドレイン領域（図示せ
ず）を形成する。
【０００８】上記のような工程においては、一般にベリ
ッドコンタクト部でのコンタクト抵抗をできるだけ小さ
くするため、基板とゲート電極との接触面積を大きくす
るようにレイアウトされる。つまり、図２１に示したよ
うに、ベリッドコンタクトＣ 1 を大きくとり、その領域
内にゲート電極４７ｂの端部が配置するようにレイアウ
トされる。そのため、ロコス酸化膜で被覆されていない
活性領域４０ａは、図２１のＢ−Ｂ′線断面図である図
２２及びＣ−Ｃ′線断面図である図２３に示したよう
に、ゲート電極４７ｂを形成するためのポリシリコン膜
のパターニング時にオーバーエッチされることとなり、
溝５０が形成される。この溝５０の深さは、基本的にマ
スクシリコンであるポリシリコン膜４４の膜厚と同程度
以上の深さで形成されるものであり、防止のしようがな
い。
ッドコンタクト部でのコンタクト抵抗をできるだけ小さ
くするため、基板とゲート電極との接触面積を大きくす
るようにレイアウトされる。つまり、図２１に示したよ
うに、ベリッドコンタクトＣ 1 を大きくとり、その領域
内にゲート電極４７ｂの端部が配置するようにレイアウ
トされる。そのため、ロコス酸化膜で被覆されていない
活性領域４０ａは、図２１のＢ−Ｂ′線断面図である図
２２及びＣ−Ｃ′線断面図である図２３に示したよう
に、ゲート電極４７ｂを形成するためのポリシリコン膜
のパターニング時にオーバーエッチされることとなり、
溝５０が形成される。この溝５０の深さは、基本的にマ
スクシリコンであるポリシリコン膜４４の膜厚と同程度
以上の深さで形成されるものであり、防止のしようがな
い。
【０００９】このような溝の形成に対処するために、例
えば、特開平４−２１９９７５号公報や特開平４−３１
３２３９号公報に記載の方法が提案されている。特開平
４−３１３２３９号公報には、溝部による断線、コンタ
クト抵抗の増大を防ぐため、溝の底部へも不純物が注入
されるように不純物の注入角度を制御する方法が記載さ
れている。
えば、特開平４−２１９９７５号公報や特開平４−３１
３２３９号公報に記載の方法が提案されている。特開平
４−３１３２３９号公報には、溝部による断線、コンタ
クト抵抗の増大を防ぐため、溝の底部へも不純物が注入
されるように不純物の注入角度を制御する方法が記載さ
れている。
【００１０】また、特開平４−２１９９７５号公報に
は、上記のようなマスクポリシリコンをポリシリコンよ
りも緻密なアモルファスシリコンで形成することによ
り、マスクポリシリコンのエッチング耐性を大きくして
マスク効果を十分に発揮させ、よりマスクシリコンを薄
膜化してこの溝を最小限に止めることが記載されてい
る。
は、上記のようなマスクポリシリコンをポリシリコンよ
りも緻密なアモルファスシリコンで形成することによ
り、マスクポリシリコンのエッチング耐性を大きくして
マスク効果を十分に発揮させ、よりマスクシリコンを薄
膜化してこの溝を最小限に止めることが記載されてい
る。
【００１１】
【発明が解決しようとする課題】ところが、特開平４−
３１３２３９号公報のように溝の底部にも不純物を注入
する方法では工程が複雑となる。また、溝内はエッチン
グによりダメージが生じていること、一般にＬＤＤ型構
造のトランジスタが形成されているため拡散層のイオン
濃度は低濃度であること等に起因して、十分な抵抗が得
られない。一方、高濃度拡散層を形成する場合には、ゲ
ート電極にサイドウォールスペーサが形成されるため、
溝がサイドウォールスペーサで埋め込まれ、溝の底部に
十分な不純物を注入することはできない。
３１３２３９号公報のように溝の底部にも不純物を注入
する方法では工程が複雑となる。また、溝内はエッチン
グによりダメージが生じていること、一般にＬＤＤ型構
造のトランジスタが形成されているため拡散層のイオン
濃度は低濃度であること等に起因して、十分な抵抗が得
られない。一方、高濃度拡散層を形成する場合には、ゲ
ート電極にサイドウォールスペーサが形成されるため、
溝がサイドウォールスペーサで埋め込まれ、溝の底部に
十分な不純物を注入することはできない。
【００１２】上述の溝５０は、その深さが拡散層より深
くなると、ソース／ドレインを分断してしまう。また、
分断に至らなくとも、ゲート電極のパターニングの際に
拡散層がダメージを受けたり、拡散層が薄くなることに
より、拡散層を含むベリッドコンタクトＣ1 部の抵抗を
増大させてしまうこととなる。例えば、高抵抗型ＳＲＡ
Ｍの場合にはその抵抗が数ＫΩになると動作不良を引き
起こすことが分かっている。確かに、特開平４−２１９
９７５号公報に示されるようなマスクシリコンの薄膜化
は、この溝の深さを減じることができるが、実際には、
０．０５〜０．１μｍ程度の溝は発生してしまい、完全
に溝の発生を阻止することは不可能である。具体的に説
明すると、以下のようになる。ゲート電極は、ロコス酸
化膜肩部で平坦部よりも約２０％実効膜厚が厚くなる。
ゲート電極の膜厚を３５００Åとした場合、ロコス酸化
膜肩部では約７００Å厚膜となり、さらにこの膜厚にマ
スクシリコンの膜厚、例えば約４００Åが加わり０．１
１μｍになる。従って、ゲート電極材料をパターニング
してゲート電極に加工する際、平坦部では、約０．１１
μｍ以上がオーバーエッチされることとなる。拡散層の
接合深さが０．２〜０．３μｍの場合には、０．１μｍ
掘れただけで、抵抗は６倍にもなることが知られてい
る。
くなると、ソース／ドレインを分断してしまう。また、
分断に至らなくとも、ゲート電極のパターニングの際に
拡散層がダメージを受けたり、拡散層が薄くなることに
より、拡散層を含むベリッドコンタクトＣ1 部の抵抗を
増大させてしまうこととなる。例えば、高抵抗型ＳＲＡ
Ｍの場合にはその抵抗が数ＫΩになると動作不良を引き
起こすことが分かっている。確かに、特開平４−２１９
９７５号公報に示されるようなマスクシリコンの薄膜化
は、この溝の深さを減じることができるが、実際には、
０．０５〜０．１μｍ程度の溝は発生してしまい、完全
に溝の発生を阻止することは不可能である。具体的に説
明すると、以下のようになる。ゲート電極は、ロコス酸
化膜肩部で平坦部よりも約２０％実効膜厚が厚くなる。
ゲート電極の膜厚を３５００Åとした場合、ロコス酸化
膜肩部では約７００Å厚膜となり、さらにこの膜厚にマ
スクシリコンの膜厚、例えば約４００Åが加わり０．１
１μｍになる。従って、ゲート電極材料をパターニング
してゲート電極に加工する際、平坦部では、約０．１１
μｍ以上がオーバーエッチされることとなる。拡散層の
接合深さが０．２〜０．３μｍの場合には、０．１μｍ
掘れただけで、抵抗は６倍にもなることが知られてい
る。
【００１３】一方、トランジスタの高速化の要求に応じ
るためには、拡散層の接合深さは、さらに浅くしなくて
はならない。具体的には、０．６μｍルールのＬＳＩで
は、拡散層の接合深さは０．１２μｍ程度、０．３５μ
ｍルールの場合には０．１０μｍ以下の接合深さであ
る。従って、マスクシリコンの薄膜化だけではこの要求
には不十分である。
るためには、拡散層の接合深さは、さらに浅くしなくて
はならない。具体的には、０．６μｍルールのＬＳＩで
は、拡散層の接合深さは０．１２μｍ程度、０．３５μ
ｍルールの場合には０．１０μｍ以下の接合深さであ
る。従って、マスクシリコンの薄膜化だけではこの要求
には不十分である。
【００１４】また、溝を発生させないためにベリッドコ
ンタクトＣ1 の開口をゲート電極よりも小さくする方法
がある。しかし、ベリッドコンタクトＣ1 の開口をゲー
ト電極よりも小さくした場合には、図２４及びそのＤ−
Ｄ′線断面図である図２５に示したように、ベリッドコ
ンタクトＣ1 部において、ポリシリコン膜４７からシリ
コン基板４１への不純物の拡散が十分に行われず、ゲー
ト電極４７ｂ形成後にイオン注入により形成されるソー
ス／ドレイン領域５１と拡散層４８とが接触せずに、オ
フセット領域Ｒを形成してしまうという問題がある。
ンタクトＣ1 の開口をゲート電極よりも小さくする方法
がある。しかし、ベリッドコンタクトＣ1 の開口をゲー
ト電極よりも小さくした場合には、図２４及びそのＤ−
Ｄ′線断面図である図２５に示したように、ベリッドコ
ンタクトＣ1 部において、ポリシリコン膜４７からシリ
コン基板４１への不純物の拡散が十分に行われず、ゲー
ト電極４７ｂ形成後にイオン注入により形成されるソー
ス／ドレイン領域５１と拡散層４８とが接触せずに、オ
フセット領域Ｒを形成してしまうという問題がある。
【００１５】
【課題を解決するための手段】本発明によれば、半導体
基板表面に形成された活性領域と、該活性領域に形成さ
れた拡散層と、該拡散層上に形成されたゲート絶縁膜
と、少なくとも前記拡散層上のゲート絶縁膜の一部を除
去して形成された開口部と、該開口部を介して前記拡散
層と直接接続されたゲート電極とを有し、該ゲート電極
の端部が前記拡散層上の少なくとも１か所で開口部の外
周部と交差する半導体装置が提供される。
基板表面に形成された活性領域と、該活性領域に形成さ
れた拡散層と、該拡散層上に形成されたゲート絶縁膜
と、少なくとも前記拡散層上のゲート絶縁膜の一部を除
去して形成された開口部と、該開口部を介して前記拡散
層と直接接続されたゲート電極とを有し、該ゲート電極
の端部が前記拡散層上の少なくとも１か所で開口部の外
周部と交差する半導体装置が提供される。
【００１６】本発明における半導体装置において、使用
される半導体基板は特に限定されるものではないが、シ
リコン基板が好ましい。半導体基板上の活性領域は、Ｌ
ＯＣＯＳ酸化膜を素子分離領域として形成することによ
り形成することができる。拡散層は、Ｐ型又はＮ型のい
ずれの導電型でもよく、Ｐ型又はＮ型の不純物イオンを
１×１０19〜１×１０21ｉｏｎｓ／ｃｍ3 程度の濃度に
なるように注入するか、又は高濃度のポリシリコンと接
触させて熱処理等することによる拡散により形成するこ
とができ、特にその方法は限定されるものではない。活
性領域（拡散層）上に形成されるゲート絶縁膜は、特に
限定されるものではないが、ＳｉＯ2 膜を７０〜１５０
Å程度の膜厚で形成することが好ましい。ゲート絶縁膜
に形成される開口部は、ゲート電極と直接接続するベリ
ッドコンタクトを形成しようとする領域に形成されてい
るものであり、その形状は特に限定されるものではな
く、正方形及び長方形等の四角形、四角形の少なくとも
１つの角又は少なくとも１つの辺に凹部、凸部又は欠け
部が形成された多角形等、種々の形状に形成することが
できる。また開口部の大きさは、活性領域（拡散層）の
一部を覆う程度の大きさが好ましいが、拡散層とゲート
電極との接触面積によるコンタクト抵抗等を考慮して、
適宜調節することができる。
される半導体基板は特に限定されるものではないが、シ
リコン基板が好ましい。半導体基板上の活性領域は、Ｌ
ＯＣＯＳ酸化膜を素子分離領域として形成することによ
り形成することができる。拡散層は、Ｐ型又はＮ型のい
ずれの導電型でもよく、Ｐ型又はＮ型の不純物イオンを
１×１０19〜１×１０21ｉｏｎｓ／ｃｍ3 程度の濃度に
なるように注入するか、又は高濃度のポリシリコンと接
触させて熱処理等することによる拡散により形成するこ
とができ、特にその方法は限定されるものではない。活
性領域（拡散層）上に形成されるゲート絶縁膜は、特に
限定されるものではないが、ＳｉＯ2 膜を７０〜１５０
Å程度の膜厚で形成することが好ましい。ゲート絶縁膜
に形成される開口部は、ゲート電極と直接接続するベリ
ッドコンタクトを形成しようとする領域に形成されてい
るものであり、その形状は特に限定されるものではな
く、正方形及び長方形等の四角形、四角形の少なくとも
１つの角又は少なくとも１つの辺に凹部、凸部又は欠け
部が形成された多角形等、種々の形状に形成することが
できる。また開口部の大きさは、活性領域（拡散層）の
一部を覆う程度の大きさが好ましいが、拡散層とゲート
電極との接触面積によるコンタクト抵抗等を考慮して、
適宜調節することができる。
【００１７】本発明におけるゲート電極は、上記開口部
におけるベリッドコンタクト以外の領域では、下層にゲ
ート絶縁膜に開口部を形成する際にマスクとして用いた
マスクシリコン膜を備えている。また、このゲート電極
は、通常、上記開口部が形成された特定の活性領域とは
異なる活性領域に形成される素子を構成するものであ
り、必ずしも上記開口部が形成された特定の活性領域に
形成される素子を構成するものではない。例えば、１つ
のトランジスタを構成する活性領域に形成された拡散領
域上の一部に開口部を有しており、この１つのトランジ
スタと隣接する他のトランジスタを構成するゲート電極
が、上記開口部を通して１つのトランジスタの拡散領域
と接続されているような場合である。このゲート電極材
料としては、ポリシリコン等の単層膜、ポリシリコンと
電極材料として用いられる金属とのシリサイド、これら
シリサイドとポリシリコンとのポリサイド等の積層膜を
使用することができる。この際の膜厚は、半導体装置の
大きさ等に応じて適宜調節することができる。
におけるベリッドコンタクト以外の領域では、下層にゲ
ート絶縁膜に開口部を形成する際にマスクとして用いた
マスクシリコン膜を備えている。また、このゲート電極
は、通常、上記開口部が形成された特定の活性領域とは
異なる活性領域に形成される素子を構成するものであ
り、必ずしも上記開口部が形成された特定の活性領域に
形成される素子を構成するものではない。例えば、１つ
のトランジスタを構成する活性領域に形成された拡散領
域上の一部に開口部を有しており、この１つのトランジ
スタと隣接する他のトランジスタを構成するゲート電極
が、上記開口部を通して１つのトランジスタの拡散領域
と接続されているような場合である。このゲート電極材
料としては、ポリシリコン等の単層膜、ポリシリコンと
電極材料として用いられる金属とのシリサイド、これら
シリサイドとポリシリコンとのポリサイド等の積層膜を
使用することができる。この際の膜厚は、半導体装置の
大きさ等に応じて適宜調節することができる。
【００１８】本発明の半導体装置においては、上記ゲー
ト電極が開口部を通して拡散層と直接接続されて構成さ
れているものであるが、その場合、ゲート電極の端部が
拡散層上の少なくとも１か所で、開口部の外周部と交差
していることが必要であり、この要件を満たすかぎり、
交差箇所の数及び位置は特に限定されるものではない。
ト電極が開口部を通して拡散層と直接接続されて構成さ
れているものであるが、その場合、ゲート電極の端部が
拡散層上の少なくとも１か所で、開口部の外周部と交差
していることが必要であり、この要件を満たすかぎり、
交差箇所の数及び位置は特に限定されるものではない。
【００１９】また、別の観点から、本発明によれば、
(i) 半導体基板表面に活性領域、ゲート絶縁膜及びシリ
コン膜を順次積層し、該シリコン膜を、前記活性領域内
に開口部を有するマスクシリコン膜としてパターニング
し、(ii)該マスクシリコン膜をマスクとして、ゲート絶
縁膜に半導体基板を露出する開口部を形成し、(iii) 該
開口部から前記活性領域内に不純物を拡散させて第１の
拡散層を形成するとともに、前記開口部を含むマスクシ
リコン膜上にポリシリコン膜を形成し、(iv)該ポリシリ
コン膜及びマスクシリコン膜をパターニングして前記活
性領域上の少なくとも１か所でその端部が開口部の外周
部と交差するとともに、前記開口部において半導体基板
に直接接続されたゲート電極を形成し、(v) 該ゲート電
極をマスクとしてイオン注入することにより前記第１の
拡散層と接続される第２の拡散層を形成することにより
上記の半導体装置の製造方法が提供される。
(i) 半導体基板表面に活性領域、ゲート絶縁膜及びシリ
コン膜を順次積層し、該シリコン膜を、前記活性領域内
に開口部を有するマスクシリコン膜としてパターニング
し、(ii)該マスクシリコン膜をマスクとして、ゲート絶
縁膜に半導体基板を露出する開口部を形成し、(iii) 該
開口部から前記活性領域内に不純物を拡散させて第１の
拡散層を形成するとともに、前記開口部を含むマスクシ
リコン膜上にポリシリコン膜を形成し、(iv)該ポリシリ
コン膜及びマスクシリコン膜をパターニングして前記活
性領域上の少なくとも１か所でその端部が開口部の外周
部と交差するとともに、前記開口部において半導体基板
に直接接続されたゲート電極を形成し、(v) 該ゲート電
極をマスクとしてイオン注入することにより前記第１の
拡散層と接続される第２の拡散層を形成することにより
上記の半導体装置の製造方法が提供される。
【００２０】工程(i) における活性領域、ゲート絶縁膜
及びシリコン膜は、公知の方法により形成することがで
きる。シリコン膜としては、通常ポリシリコン又はアモ
ルファスシリコン等を、公知の方法、例えばＣＶＤ法等
により、膜厚２００〜５００Å程度に形成することがで
きる。このように形成されたシリコン膜は、公知の方
法、例えばフォトリソグラフィとエッチング工程によっ
て、所望の領域に開口部を有するマスクシリコン膜にパ
ターニングすることができる。
及びシリコン膜は、公知の方法により形成することがで
きる。シリコン膜としては、通常ポリシリコン又はアモ
ルファスシリコン等を、公知の方法、例えばＣＶＤ法等
により、膜厚２００〜５００Å程度に形成することがで
きる。このように形成されたシリコン膜は、公知の方
法、例えばフォトリソグラフィとエッチング工程によっ
て、所望の領域に開口部を有するマスクシリコン膜にパ
ターニングすることができる。
【００２１】工程(ii)においては、マスクシリコン膜を
マスクとして、公知のエッチング方法、例えばフッ酸等
を用いるウェットエッチング又はＣＦ4 、ＣＨＦ3 等を
用いるドライエッチングによって、ゲート絶縁膜に、半
導体基板にいたる開口部を形成することができる。工程
(iii) における第１の拡散層の形成及びポリシリコン膜
の積層は、同時又は順次行うことができる。つまり、開
口部から所望の濃度、例えば１〜３×１０ 15ｃｍ-2程度
のドーズで不純物イオンを注入することにより第１の拡
散層を形成した後、この開口部を含むマスクシリコン膜
上にポリシリコン膜を公知の方法で形成してもよいし、
開口部を含むマスクシリコン膜上にポリシリコン膜を公
知の方法で形成した後又は形成中に、所望の濃度の不純
物をポリシリコン膜中に拡散させ、このポリシリコン膜
の形成と同時に不純物をポリシリコン膜から開口部を通
して半導体基板中に第１の拡散層を形成してもよいし、
開口部を含むマスクシリコン膜上にポリシリコン膜を公
知の方法で形成した後又は形成中に、所望の濃度の不純
物をポリシリコン膜中に拡散させ、このポリシリコン膜
が形成された後に、例えば８００〜９００℃、１０〜１
２０分間程度の熱処理を行うことによりポリシリコン膜
から開口部を通して半導体基板中に第１の拡散層を形成
してもよい。
マスクとして、公知のエッチング方法、例えばフッ酸等
を用いるウェットエッチング又はＣＦ4 、ＣＨＦ3 等を
用いるドライエッチングによって、ゲート絶縁膜に、半
導体基板にいたる開口部を形成することができる。工程
(iii) における第１の拡散層の形成及びポリシリコン膜
の積層は、同時又は順次行うことができる。つまり、開
口部から所望の濃度、例えば１〜３×１０ 15ｃｍ-2程度
のドーズで不純物イオンを注入することにより第１の拡
散層を形成した後、この開口部を含むマスクシリコン膜
上にポリシリコン膜を公知の方法で形成してもよいし、
開口部を含むマスクシリコン膜上にポリシリコン膜を公
知の方法で形成した後又は形成中に、所望の濃度の不純
物をポリシリコン膜中に拡散させ、このポリシリコン膜
の形成と同時に不純物をポリシリコン膜から開口部を通
して半導体基板中に第１の拡散層を形成してもよいし、
開口部を含むマスクシリコン膜上にポリシリコン膜を公
知の方法で形成した後又は形成中に、所望の濃度の不純
物をポリシリコン膜中に拡散させ、このポリシリコン膜
が形成された後に、例えば８００〜９００℃、１０〜１
２０分間程度の熱処理を行うことによりポリシリコン膜
から開口部を通して半導体基板中に第１の拡散層を形成
してもよい。
【００２２】工程(iv)においては、上述したように、形
成するゲート電極の端部が拡散層上の少なくとも１か所
で、開口部の外周部と交差するように、公知の方法で、
マスクシリコン膜及びポリシリコン膜をパターニングし
てゲート電極を形成する。これにより、第１の拡散層と
直接接続するゲート電極を形成することができる。工程
(v) においては、ゲート電極をマスクとして、例えば１
〜９×１０13ｃｍ -2程度の濃度となるようにイオン注入
を行い、上記活性領域内であって、第１の拡散層と接続
する第２の拡散層を形成する。この際のイオン注入は、
公知の方法で行うことができる。なお、第２の拡散層を
形成したのち、さらにゲート電極に絶縁膜を形成し、公
知の方法、例えばＲＩＥ法によるエッチングによりサイ
ドウォールスペーサを形成し、このサイドウォールスペ
ーサが形成されたゲート電極をマスクとして用いて再度
イオン注入することにより、ＬＤＤ構造を有する拡散層
を形成することができる。
成するゲート電極の端部が拡散層上の少なくとも１か所
で、開口部の外周部と交差するように、公知の方法で、
マスクシリコン膜及びポリシリコン膜をパターニングし
てゲート電極を形成する。これにより、第１の拡散層と
直接接続するゲート電極を形成することができる。工程
(v) においては、ゲート電極をマスクとして、例えば１
〜９×１０13ｃｍ -2程度の濃度となるようにイオン注入
を行い、上記活性領域内であって、第１の拡散層と接続
する第２の拡散層を形成する。この際のイオン注入は、
公知の方法で行うことができる。なお、第２の拡散層を
形成したのち、さらにゲート電極に絶縁膜を形成し、公
知の方法、例えばＲＩＥ法によるエッチングによりサイ
ドウォールスペーサを形成し、このサイドウォールスペ
ーサが形成されたゲート電極をマスクとして用いて再度
イオン注入することにより、ＬＤＤ構造を有する拡散層
を形成することができる。
【００２３】
【作用】本発明の半導体装置によれば、活性領域内の拡
散層上に形成されるゲート電極の端部が、拡散層上の少
なくとも１か所で開口部の外周部と交差するため、交差
した部分近傍の半導体基板に溝が形成されないため、他
の部分において半導体基板に溝が形成されていても拡散
層にオフセット領域が形成されず、断線が生じない。
散層上に形成されるゲート電極の端部が、拡散層上の少
なくとも１か所で開口部の外周部と交差するため、交差
した部分近傍の半導体基板に溝が形成されないため、他
の部分において半導体基板に溝が形成されていても拡散
層にオフセット領域が形成されず、断線が生じない。
【００２４】また、本発明の半導体装置の製造方法によ
れば、活性領域内の拡散層上に形成されるゲート電極の
端部が、拡散層上の少なくとも１か所で開口部の外周部
と交差するようにゲート電極をパターニングするため、
開口部の配置と形状を調節するという簡単な方法で、そ
の交差部分近傍で半導体基板をオーバエッチすることが
なくなり、断線や半導体基板とゲート電極との接触抵抗
の増大が防止され、信頼性の高い半導体装置が製造され
ることとなる。
れば、活性領域内の拡散層上に形成されるゲート電極の
端部が、拡散層上の少なくとも１か所で開口部の外周部
と交差するようにゲート電極をパターニングするため、
開口部の配置と形状を調節するという簡単な方法で、そ
の交差部分近傍で半導体基板をオーバエッチすることが
なくなり、断線や半導体基板とゲート電極との接触抵抗
の増大が防止され、信頼性の高い半導体装置が製造され
ることとなる。
【００２５】
【実施例】以下、本発明の半導体装置及びその製造方法
の実施例を図面に基づいて説明する。 実施例１（半導体装置） 本発明の半導体装置の一例を図１及び図２に示す。半導
体基板１表面に形成された活性領域１３には、拡散層
８、１２が形成されており、この拡散層８上にはゲート
絶縁膜３が形成されている。ゲート絶縁膜３は、活性領
域１３上の一部に開口部５を有しており、素子分離領域
から開口部５上にかけてポリシリコン膜７及びＷＳｉ膜
９からなるゲート電極１１が形成されており、開口部５
において、拡散層１２とゲート電極１１とが直接接続さ
れたベリッドコンタクトを形成している。なお、開口部
５以外の部分では、ゲート電極１１は、下層にマスクシ
リコン膜（図示せず）を備えている。また、点Ａ1 に示
したように、拡散層８、１２が形成された活性領域１３
上で、開口部５の外周部とゲート電極１１の端部が交差
している。
の実施例を図面に基づいて説明する。 実施例１（半導体装置） 本発明の半導体装置の一例を図１及び図２に示す。半導
体基板１表面に形成された活性領域１３には、拡散層
８、１２が形成されており、この拡散層８上にはゲート
絶縁膜３が形成されている。ゲート絶縁膜３は、活性領
域１３上の一部に開口部５を有しており、素子分離領域
から開口部５上にかけてポリシリコン膜７及びＷＳｉ膜
９からなるゲート電極１１が形成されており、開口部５
において、拡散層１２とゲート電極１１とが直接接続さ
れたベリッドコンタクトを形成している。なお、開口部
５以外の部分では、ゲート電極１１は、下層にマスクシ
リコン膜（図示せず）を備えている。また、点Ａ1 に示
したように、拡散層８、１２が形成された活性領域１３
上で、開口部５の外周部とゲート電極１１の端部が交差
している。
【００２６】なお、図１においては、１回合わせのデザ
インマージンを０．２μｍ、２回合わせのデザインマー
ジンを０．３μｍとしている。図１に示すように、デザ
インマージンを考慮して、活性領域１３上で開口部５の
外周部とゲート電極１１の端部が交差するレイアウトと
する場合には、ゲート電極１１、活性化領域１３及び開
口部５はいかにずれが生じても、点Ａ1 で示す交差点に
おいて、半導体基板１が掘れず（溝が発生せず）、図２
に示すように、拡散層８と拡散層１２とが必ずつながる
こととなり、ゲート電極１１に印加された電流が拡散層
へ流れることなる（図１及び図２、矢印ｉ）。よって、
この領域においては、接触抵抗が著しく増大したり断線
したりすることはない。 実施例２（半導体装置の製造方法） 実施例１の半導体装置の製造方法を図４〜６に基づいて
説明する。なお、図４〜６は、図３の平面図におけるＰ
−Ｑ−Ｓ断面を示している。
インマージンを０．２μｍ、２回合わせのデザインマー
ジンを０．３μｍとしている。図１に示すように、デザ
インマージンを考慮して、活性領域１３上で開口部５の
外周部とゲート電極１１の端部が交差するレイアウトと
する場合には、ゲート電極１１、活性化領域１３及び開
口部５はいかにずれが生じても、点Ａ1 で示す交差点に
おいて、半導体基板１が掘れず（溝が発生せず）、図２
に示すように、拡散層８と拡散層１２とが必ずつながる
こととなり、ゲート電極１１に印加された電流が拡散層
へ流れることなる（図１及び図２、矢印ｉ）。よって、
この領域においては、接触抵抗が著しく増大したり断線
したりすることはない。 実施例２（半導体装置の製造方法） 実施例１の半導体装置の製造方法を図４〜６に基づいて
説明する。なお、図４〜６は、図３の平面図におけるＰ
−Ｑ−Ｓ断面を示している。
【００２７】まず、図４に示したように、半導体基板１
の所望の領域に素子分離用フィールド酸化膜２を形成し
て活性領域１３を規定する。活性領域１３上にゲート絶
縁膜３を形成する。その後、素子分離用フィールド酸化
膜２及びゲート絶縁膜３上全面に、ＣＶＤ法により、６
２５℃にて約５００Åのマスクシリコン膜として第１ポ
リシリコン膜４を形成する。この第１ポリシリコン膜４
上全面に、レジストを塗布し、通常のフォトリソグラフ
ィ工程により、所望の領域に開口部を有するレジストパ
ターン６を形成する。次いで、このレジストパターン６
をマスクとして用いて、第１ポリシリコン膜４に開口部
５を形成する。この際の開口部５形成は、通常のドライ
エッチング技術により行う。具体的には、Ｃｌ2 ／Ｏ2
＝７５sccm／５sccm、パワー８０Ｗにて、第１ポリシリ
コン膜４とゲート絶縁膜３との選択比を約３０程度に確
保しつつ、第１ポリシリコン膜４のみのエッチングを行
う。その後、レジストパターン６を除去する。
の所望の領域に素子分離用フィールド酸化膜２を形成し
て活性領域１３を規定する。活性領域１３上にゲート絶
縁膜３を形成する。その後、素子分離用フィールド酸化
膜２及びゲート絶縁膜３上全面に、ＣＶＤ法により、６
２５℃にて約５００Åのマスクシリコン膜として第１ポ
リシリコン膜４を形成する。この第１ポリシリコン膜４
上全面に、レジストを塗布し、通常のフォトリソグラフ
ィ工程により、所望の領域に開口部を有するレジストパ
ターン６を形成する。次いで、このレジストパターン６
をマスクとして用いて、第１ポリシリコン膜４に開口部
５を形成する。この際の開口部５形成は、通常のドライ
エッチング技術により行う。具体的には、Ｃｌ2 ／Ｏ2
＝７５sccm／５sccm、パワー８０Ｗにて、第１ポリシリ
コン膜４とゲート絶縁膜３との選択比を約３０程度に確
保しつつ、第１ポリシリコン膜４のみのエッチングを行
う。その後、レジストパターン６を除去する。
【００２８】次いで、図５に示したように、第１ポリシ
リコン膜４をマスクとしてゲート絶縁膜３を、例えば、
１％程度のフッ酸を用い、約５〜１０分処理することに
より化学的にエッチングし、半導体基板１表面を露出さ
せる。続いて、開口部５を含む第１ポリシリコン膜４上
全面に、数時間以内にＣＶＤ法により、第１ポリシリコ
ン膜４と同じ条件で第２ポリシリコン膜７を１０００Å
程度形成する。次に、この半導体基板１を通常の拡散炉
に導入し、ＰＯＣ１3とＯ2 によって、第２ポリシリコ
ン膜７及び第１ポリシリコン膜４への不純物拡散を行な
う。この際、８５０℃で１０分のデポとＮ2 雰囲気下で
の３５分間のアニールを行った。これにより、第２ポリ
シリコン膜７及び第１ポリシリコン膜４へ不純物イオン
が拡散するとともに、直接第１ポリシリコン膜４と接触
した部分から、半導体基板１内に不純物イオンが拡散
し、開口部５部付近にｎ+ 拡散層８が形成されることと
なる。さらに、第２ポリシリコン膜７上全面に、ＷＳｉ
ｘ（タングステンシリサイド）膜９を約２０００Åの膜
厚で積層する。このＷＳｉｘ膜９上にレジストを塗布
し、通常のフォトリソグラフィ工程により所望のパター
ンを有するレジストパターン１０を形成する。
リコン膜４をマスクとしてゲート絶縁膜３を、例えば、
１％程度のフッ酸を用い、約５〜１０分処理することに
より化学的にエッチングし、半導体基板１表面を露出さ
せる。続いて、開口部５を含む第１ポリシリコン膜４上
全面に、数時間以内にＣＶＤ法により、第１ポリシリコ
ン膜４と同じ条件で第２ポリシリコン膜７を１０００Å
程度形成する。次に、この半導体基板１を通常の拡散炉
に導入し、ＰＯＣ１3とＯ2 によって、第２ポリシリコ
ン膜７及び第１ポリシリコン膜４への不純物拡散を行な
う。この際、８５０℃で１０分のデポとＮ2 雰囲気下で
の３５分間のアニールを行った。これにより、第２ポリ
シリコン膜７及び第１ポリシリコン膜４へ不純物イオン
が拡散するとともに、直接第１ポリシリコン膜４と接触
した部分から、半導体基板１内に不純物イオンが拡散
し、開口部５部付近にｎ+ 拡散層８が形成されることと
なる。さらに、第２ポリシリコン膜７上全面に、ＷＳｉ
ｘ（タングステンシリサイド）膜９を約２０００Åの膜
厚で積層する。このＷＳｉｘ膜９上にレジストを塗布
し、通常のフォトリソグラフィ工程により所望のパター
ンを有するレジストパターン１０を形成する。
【００２９】続いて、図６に示したように、レジストパ
ターン１０をマスクとして用いて、ＷＳｉｘ膜９、第２
ポリシリコン膜７、第１ポリシリコン膜４及びゲート絶
縁膜３をドライエッチングにて除去してゲート電極１１
を形成する。この際のエッチング条件は、第１ポリシリ
コン膜４をエッチングする際の条件と同様である。ま
た、この際、点Ａ1 においてゲート電極１１の端部が、
開口部５の外周部と重なることとなるため、半導体基板
１の表面がエッチングされることはない。
ターン１０をマスクとして用いて、ＷＳｉｘ膜９、第２
ポリシリコン膜７、第１ポリシリコン膜４及びゲート絶
縁膜３をドライエッチングにて除去してゲート電極１１
を形成する。この際のエッチング条件は、第１ポリシリ
コン膜４をエッチングする際の条件と同様である。ま
た、この際、点Ａ1 においてゲート電極１１の端部が、
開口部５の外周部と重なることとなるため、半導体基板
１の表面がエッチングされることはない。
【００３０】さらに、ゲート電極１１をマスクとして、
例えば、リンを２×１０13ions／cm 2で注入することに
より、ＬＤＤ用のｎ- 拡散層１２を形成する。 実施例３（半導体装置の製造方法） さらに別の半導体装置の製造方法の実施例について説明
する。図７に示したように、実施例２と同様に、半導体
基板２１の所望の領域に素子分離用フィールド酸化膜２
２を形成して活性領域２１ａを規定し、ゲート絶縁膜２
３を形成する。その後、実施例２と同様に第１ポリシリ
コン膜２４を形成し、所望の領域に開口部を有するレジ
ストパターン２６をマスクとして用いて、第１ポリシリ
コン膜２４に開口部を形成する。
例えば、リンを２×１０13ions／cm 2で注入することに
より、ＬＤＤ用のｎ- 拡散層１２を形成する。 実施例３（半導体装置の製造方法） さらに別の半導体装置の製造方法の実施例について説明
する。図７に示したように、実施例２と同様に、半導体
基板２１の所望の領域に素子分離用フィールド酸化膜２
２を形成して活性領域２１ａを規定し、ゲート絶縁膜２
３を形成する。その後、実施例２と同様に第１ポリシリ
コン膜２４を形成し、所望の領域に開口部を有するレジ
ストパターン２６をマスクとして用いて、第１ポリシリ
コン膜２４に開口部を形成する。
【００３１】次いで、図８に示したように、第１ポリシ
リコン膜２４をマスクとしてゲート絶縁膜２３をエッチ
ングして半導体基板２１表面を露出する開口部を形成す
る。続いて、実施例２と同様の方法により、開口部を含
む第１ポリシリコン膜２４上全面に、第２ポリシリコン
膜２７を形成し、半導体基板２１に拡散層２９を形成す
る。
リコン膜２４をマスクとしてゲート絶縁膜２３をエッチ
ングして半導体基板２１表面を露出する開口部を形成す
る。続いて、実施例２と同様の方法により、開口部を含
む第１ポリシリコン膜２４上全面に、第２ポリシリコン
膜２７を形成し、半導体基板２１に拡散層２９を形成す
る。
【００３２】さらに、第２ポリシリコン膜２７上全面
に、ＷＳｉｘ膜２８、ＳｉＯ2 膜３０を順次形成し、こ
のＳｉＯ2 膜３０上に所望のパターンを有するレジスト
パターン３１を形成する。続いて、図９に示したよう
に、レジストパターン３１をマスクとして用いて、Ｓｉ
Ｏ2 膜３０、ＷＳｉｘ膜２８、第２ポリシリコン膜２
７、第１ポリシリコン膜２４及びゲート絶縁膜２３をＲ
ＩＥ法により順次エッチングしてゲート電極３２ａ、３
２ｂを形成する。この際、点Ａ2 においてゲート電極３
２ｂの端部が、開口部の外周部と重なることとなるた
め、半導体基板２１の表面がエッチングされることはな
い。
に、ＷＳｉｘ膜２８、ＳｉＯ2 膜３０を順次形成し、こ
のＳｉＯ2 膜３０上に所望のパターンを有するレジスト
パターン３１を形成する。続いて、図９に示したよう
に、レジストパターン３１をマスクとして用いて、Ｓｉ
Ｏ2 膜３０、ＷＳｉｘ膜２８、第２ポリシリコン膜２
７、第１ポリシリコン膜２４及びゲート絶縁膜２３をＲ
ＩＥ法により順次エッチングしてゲート電極３２ａ、３
２ｂを形成する。この際、点Ａ2 においてゲート電極３
２ｂの端部が、開口部の外周部と重なることとなるた
め、半導体基板２１の表面がエッチングされることはな
い。
【００３３】次に、図１０に示したように、ゲート電極
３２ａ、３２ｂをマスクとして、ＬＤＮ注入することに
より、ゲート電極３２ａ、３２ｂに対して自己整合的に
ＬＤＤ用のｎ- 拡散層３３を形成する。さらに、ゲート
電極３２ａ、３２ｂを含む半導体基板２１上全面にＳｉ
Ｏ2 膜を形成した後、例えばＲＩＥ法により、半導体基
板２１表面に対して垂直方向にエッチングして、ゲート
電極３２ａ、３２ｂにサイドウォールスペーサ３４をそ
れぞれ形成する。このゲート電極３２ａ、３２ｂ及びサ
イドウォールスペーサ３４をマスクとして用いて、例え
ばＡｓイオンを注入することにより、ｎ+ 拡散層３５を
形成する。 実施例４〜６（半導体装置） 実施例１の構成においては、従来のベリッドコンタクト
部の接触面積よりも小さくなるが、図１１に示したよう
に、開口部５ａの角を欠いた形状とすることにより、接
触面積を確保しつつ、活性領域１３ａ上で、開口部５ａ
の外周部とゲート電極１１の端部とが交差することとな
る。よって、交点Ｂでは、半導体基板が掘れないため、
ゲート電極１１ａ下でも拡散層が必ずつながることとな
り、ゲート電極１１ａに印加された電流が拡散層へ流
れ、接触抵抗が著しく増大することはなくなる。
３２ａ、３２ｂをマスクとして、ＬＤＮ注入することに
より、ゲート電極３２ａ、３２ｂに対して自己整合的に
ＬＤＤ用のｎ- 拡散層３３を形成する。さらに、ゲート
電極３２ａ、３２ｂを含む半導体基板２１上全面にＳｉ
Ｏ2 膜を形成した後、例えばＲＩＥ法により、半導体基
板２１表面に対して垂直方向にエッチングして、ゲート
電極３２ａ、３２ｂにサイドウォールスペーサ３４をそ
れぞれ形成する。このゲート電極３２ａ、３２ｂ及びサ
イドウォールスペーサ３４をマスクとして用いて、例え
ばＡｓイオンを注入することにより、ｎ+ 拡散層３５を
形成する。 実施例４〜６（半導体装置） 実施例１の構成においては、従来のベリッドコンタクト
部の接触面積よりも小さくなるが、図１１に示したよう
に、開口部５ａの角を欠いた形状とすることにより、接
触面積を確保しつつ、活性領域１３ａ上で、開口部５ａ
の外周部とゲート電極１１の端部とが交差することとな
る。よって、交点Ｂでは、半導体基板が掘れないため、
ゲート電極１１ａ下でも拡散層が必ずつながることとな
り、ゲート電極１１ａに印加された電流が拡散層へ流
れ、接触抵抗が著しく増大することはなくなる。
【００３４】また、半導体装置の占有面積をさらに小さ
くするためには、図１２及び図１３に示すように、活性
領域１３ｂ、１３ｃ上で、開口部５ｂ、５ｃの外周部と
ゲート電極１１ｂ、１１ｃの端部とを交差（点Ｃ，Ｄ）
させる限り、種々のレイアウトが可能である。
くするためには、図１２及び図１３に示すように、活性
領域１３ｂ、１３ｃ上で、開口部５ｂ、５ｃの外周部と
ゲート電極１１ｂ、１１ｃの端部とを交差（点Ｃ，Ｄ）
させる限り、種々のレイアウトが可能である。
【００３５】
【発明の効果】本発明の半導体装置によれば、活性領域
内の拡散層上に形成されるゲート電極の端部が、拡散層
上の少なくとも１か所で開口部の外周部と交差するた
め、交差した部分近傍の半導体基板の溝の形成を防止す
ることができる。よって、他の部分において半導体基板
に溝が形成されていても拡散層にオフセット領域が形成
されることはなく、断線を防止することができる。
内の拡散層上に形成されるゲート電極の端部が、拡散層
上の少なくとも１か所で開口部の外周部と交差するた
め、交差した部分近傍の半導体基板の溝の形成を防止す
ることができる。よって、他の部分において半導体基板
に溝が形成されていても拡散層にオフセット領域が形成
されることはなく、断線を防止することができる。
【００３６】また、本発明の半導体装置の製造方法によ
れば、活性領域内の拡散層上に形成されるゲート電極の
端部が、拡散層上の少なくとも１か所で開口部の外周部
と交差するようにゲート電極をパターニングするため、
開口部の配置と形状を調節するという簡単な方法で、そ
の交差部分近傍において、半導体基板のオーバエッチを
ぼうしすることができ、断線や半導体基板とゲート電極
との接触抵抗の増大を抑制し、ひいては高速かつ低消費
電力で動作マージンの大きく、信頼性の高い半導体装置
を製造することが可能となる。
れば、活性領域内の拡散層上に形成されるゲート電極の
端部が、拡散層上の少なくとも１か所で開口部の外周部
と交差するようにゲート電極をパターニングするため、
開口部の配置と形状を調節するという簡単な方法で、そ
の交差部分近傍において、半導体基板のオーバエッチを
ぼうしすることができ、断線や半導体基板とゲート電極
との接触抵抗の増大を抑制し、ひいては高速かつ低消費
電力で動作マージンの大きく、信頼性の高い半導体装置
を製造することが可能となる。
【図１】本発明の半導体装置のベリッドコンタクト部を
示す概略平面図である。
示す概略平面図である。
【図２】図１のＸ−Ｘ′線の概略断面図である。
【図３】図１の半導体装置の製造工程を説明するための
概略平面図である。
概略平面図である。
【図４】図１の半導体装置の製造工程を説明するための
概略断面図である。
概略断面図である。
【図５】図１の半導体装置の製造工程を説明するための
概略断面図である。
概略断面図である。
【図６】図１の半導体装置の製造工程を説明するための
概略断面図である。
概略断面図である。
【図７】本発明の半導体装置の別の製造工程を説明する
ための概略断面図である。
ための概略断面図である。
【図８】本発明の半導体装置の別の製造工程を説明する
ための概略断面図である。
ための概略断面図である。
【図９】本発明の半導体装置の別の製造工程を説明する
ための概略断面図である。
ための概略断面図である。
【図１０】本発明の半導体装置の別の製造工程を説明す
るための概略断面図である。
るための概略断面図である。
【図１１】本発明の半導体装置の別の実施例を示す要部
の概略平面図である。
の概略平面図である。
【図１２】本発明の半導体装置の別の実施例を示す要部
の概略平面図である。
の概略平面図である。
【図１３】本発明の半導体装置の別の実施例を示す要部
の概略平面図である。
の概略平面図である。
【図１４】一般的なＳＲＡＭを示す等価回路図である。
【図１５】図１４のＳＲＡＭを示す要部の概略平面図で
ある。
ある。
【図１６】図１５の半導体装置の製造工程を説明するた
めのＡ−Ａ′線概略断面図である。
めのＡ−Ａ′線概略断面図である。
【図１７】図１５の半導体装置の製造工程を説明するた
めのＡ−Ａ′線概略断面図である。
めのＡ−Ａ′線概略断面図である。
【図１８】図１５の半導体装置の製造工程を説明するた
めのＡ−Ａ′線概略断面図である。
めのＡ−Ａ′線概略断面図である。
【図１９】図１５の半導体装置の製造工程を説明するた
めのＡ−Ａ′線概略断面図である。
めのＡ−Ａ′線概略断面図である。
【図２０】図１５の半導体装置の製造工程を説明するた
めのＡ−Ａ′線概略断面図である。
めのＡ−Ａ′線概略断面図である。
【図２１】従来の半導体装置の別の実施例を示す要部の
概略断面図である。
概略断面図である。
【図２２】図２１のＢ−Ｂ′線の概略断面図である。
【図２３】図２１のＣ−Ｃ′線の概略断面図である。
【図２４】従来の半導体装置のさらに別の実施例を示す
要部の概略断面図である。
要部の概略断面図である。
【図２５】図２４のＤ−Ｄ′線の概略断面図である。
１、２１ 半導体基板 ２、２２ 素子分離用フィールド酸化膜 ３、２３ ゲート絶縁膜 ４、２４ ポリシリコン膜（マスクシリコン膜） ５、５ａ、５ｂ、５ｃ 開口部 ６、１０、２６ レジスト ７、２７ ポリシリコン膜 ８、１２、２９、３３、３５ 拡散層 ９、２８ ＷＳｉ膜 １１、１１ａ、１１ｂ、１１ｃ、３２ａ、３２ｂ ゲー
ト電極 １３、１３ａ、１３ｂ、１３ｃ、２１ａ 活性領域 ３４ サイドウォールスペーサ
ト電極 １３、１３ａ、１３ｂ、１３ｃ、２１ａ 活性領域 ３４ サイドウォールスペーサ
Claims (4)
- 【請求項１】 半導体基板表面に形成された活性領域
と、該活性領域に形成された拡散層と、該拡散層上に形
成されたゲート絶縁膜と、少なくとも前記拡散層上のゲ
ート絶縁膜の一部を除去して形成された開口部と、該開
口部を介して前記拡散層と直接接続されたゲート電極と
を有し、該ゲート電極の端部が前記拡散層上の少なくと
も１か所で開口部の外周部と交差していることを特徴と
する半導体装置。 - 【請求項２】 (i) 半導体基板表面に活性領域、ゲート
絶縁膜及びシリコン膜を順次積層し、該シリコン膜を、
前記活性領域内に開口部を有するマスクシリコン膜とし
てパターニングし、(ii)該マスクシリコン膜をマスクと
して、ゲート絶縁膜に半導体基板を露出する開口部を形
成し、(iii) 該開口部から前記活性領域内に不純物を拡
散させて第１の拡散層を形成するとともに、前記開口部
を含むマスクシリコン膜上にポリシリコン膜を形成し、
(iv)該ポリシリコン膜及びマスクシリコン膜をパターニ
ングして前記活性領域上の少なくとも１か所でその端部
が開口部の外周部と交差するとともに、前記開口部にお
いて半導体基板に直接接続されたゲート電極を形成し、
(v) 該ゲート電極をマスクとしてイオン注入することに
より前記第１の拡散層と接続される第２の拡散層を形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 工程(iii) が、開口部を含む前記マスク
シリコン膜上にポリシリコン膜を形成した後、不純物を
前記ポリシリコン膜中に拡散させ、該ポリシリコン膜か
ら前記開口部を通して前記活性領域内に不純物を拡散さ
せて第１の拡散層を形成する請求項２記載の製造方法。 - 【請求項４】 工程(v) において、第２の拡散層を形成
した後、さらに、前記半導体基板上全面に絶縁膜を堆積
し、エッチバックして前記ゲート電極にサイドウォール
スペーサを形成し、さらに前記ゲート電極とサイドウォ
ールスペーサとをマスクとしてイオン注入する請求項２
記載の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7089356A JPH08288406A (ja) | 1995-04-14 | 1995-04-14 | 半導体装置及びその製造方法 |
| US08/548,197 US5814867A (en) | 1995-04-14 | 1995-10-25 | Semiconductor device and fabrication method thereof |
| TW084111471A TW307921B (ja) | 1995-04-14 | 1995-10-30 | |
| KR1019950043055A KR100231763B1 (ko) | 1995-04-14 | 1995-11-17 | 반도체 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7089356A JPH08288406A (ja) | 1995-04-14 | 1995-04-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288406A true JPH08288406A (ja) | 1996-11-01 |
Family
ID=13968441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7089356A Pending JPH08288406A (ja) | 1995-04-14 | 1995-04-14 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5814867A (ja) |
| JP (1) | JPH08288406A (ja) |
| KR (1) | KR100231763B1 (ja) |
| TW (1) | TW307921B (ja) |
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| AU2003234817A1 (en) * | 2002-05-17 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
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Family Cites Families (3)
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|---|---|---|---|---|
| JPH04334054A (ja) * | 1991-05-09 | 1992-11-20 | Mitsubishi Electric Corp | 半導体装置、電界効果トランジスタおよびその製造方法 |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
| US5422296A (en) * | 1994-04-25 | 1995-06-06 | Motorola, Inc. | Process for forming a static-random-access memory cell |
-
1995
- 1995-04-14 JP JP7089356A patent/JPH08288406A/ja active Pending
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- 1995-10-30 TW TW084111471A patent/TW307921B/zh not_active IP Right Cessation
- 1995-11-17 KR KR1019950043055A patent/KR100231763B1/ko not_active Expired - Fee Related
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| Publication number | Publication date |
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| US5814867A (en) | 1998-09-29 |
| KR960039158A (ko) | 1996-11-21 |
| TW307921B (ja) | 1997-06-11 |
| KR100231763B1 (ko) | 1999-11-15 |
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