JPH08289302A - 画像復号化装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリ容量を低減する。 【構成】加算器５からはＢピクチャの復号化出力がメモ
リ21に与えられる。メモリ制御回路22は１画面を４つの
領域に分割し、第１及び第２フィールドの８つの領域に
対する各分割画像データ毎にメモリ21への書込みを行
う。分割画像データが属するフィールド及び画面上の位
置に応じて、各分割画像データがメモリ21に保持される
時間が決定され、これに基いて、分割画像データの読出
し以後に他の分割画像データをメモリ21の共通の記憶領
域に書込む。これにより、メモリ容量を低減してインタ
ーレース変換を可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、両方向予測符号化デー
タを含む符号化データを復号化する画像復号化装置に関
する。

【０００２】

【従来の技術】近年、画像の高能率符号化技術の確立に
伴って、画像のディジタル処理が普及してきている。高
能率符号化技術は、ディジタル伝送及び記録等の効率を
向上させるために、少ないビットレートで画像データを
符号化するものである。この高能率符号化においては、
ｍ×ｎ画素のブロック単位でＤＣＴ（離散コサイン変
換）処理等の直交変換を行っている。直交変換は、入力
される標本値を空間周波数成分等の直交成分に変換する
ものである。これにより空間的な相関成分が削減可能と
なる。直交変換された成分は量子化することにより、ブ
ロックの信号の冗長度を削減する。

【０００３】更に、量子化出力にハフマン符号化等の可
変長符号化を施すことにより、データ量を一層削減す
る。ハフマン符号化は、量子化出力の統計的符号量から
算出した結果に基づいて符号化を行うものであり、出現
確率が高いデータには短いビットを割当て、出現確率が
低いデータには長いビットを割当てる可変長符号化によ
って全体のデータ量を削減する。

【０００４】更に、高能率符号化を行う装置において
は、ＭＰＥＧ（Moving Picture experts group）等など
で検討されているハイブリッド方式が主流となってい
る。この方式では、フレーム内の画像をＤＣＴ処理する
フレーム内圧縮の外に、フレーム間の相関を利用して時
間軸方向の冗長度を削減するフレーム間圧縮も採用す
る。フレーム間圧縮は、一般の動画像が前後のフレーム
でよく似ているという性質を利用して、前後のフレーム
の差分を求め差分値（予測誤差）を符号化することによ
って、ビットレートを一層低減させるものである。特
に、画像の動きを予測してフレーム間差を求めることに
より予測誤差を低減する動き補償フレーム間予測符号化
が有効である。

【０００５】このように、ハイブリッド方式では、所定
フレームの画像データをそのままＤＣＴ処理して符号化
するフレーム内符号化の外に、所定フレームの画像デー
タとこのフレーム前後のフレームの参照画像データとの
差分データのみをＤＣＴ処理して符号化する予測符号化
とを採用する。予測符号化方法としては、時間的に前方
向の参照画像データを動き補償して予測誤差を求める前
方予測符号化と、時間的に後方向の参照画像データを動
き補償して予測誤差を求める後方予測符号化と、符号化
効率を考慮して、前方若しくは後方のいずれか一方又は
両方向の平均を用いた両方向予測符号化とがある。

【０００６】フレーム内符号化によって符号化されたフ
レーム（以下、Ｉピクチャという）はフレーム内情報の
みによって符号化されているので、単独の符号化データ
のみによって復号可能である。従って、ＭＰＥＧ規格に
おいては、エラー伝播防止等のために、Ｉピクチャを固
定周期（例えば１２フレーム）に１枚挿入するようにな
っている。ＭＰＥＧ規格では、このＩピクチャを用いた
前方予測符号化によってフレーム間符号化フレーム（以
下、Ｐピクチャという）を得る。なお、Ｐピクチャは前
方のＰピクチャを前方予測符号化することによっても得
られる。また、前方若しくは後方のいずれか一方又は両
方向のＩ，Ｐピクチャを用いた両方向予測符号化によっ
て両方向予測適応切換フレーム（以下、Ｂピクチャとい
う）を得る。

【０００７】図９はこの方式の圧縮法を説明するための
説明図である。図９（ａ）は入力されるフレーム画像を
示し、図９（ｂ）は符号化データを示し、図９（ｃ）は
復号化データを示している。また、図１０はブロック化
を説明するための説明図である。

【０００８】フレーム番号０のフレーム画像はフレーム
内符号化される。このフレーム画像を参照画像として用
いてフレーム番号３のフレーム画像を前方予測符号化す
る。図９（ｂ）の矢印はこのような符号化の予測方向を
示しており、フレーム番号６のフレーム画像も前方のフ
レーム番号３のフレーム画像を参照画像として前方予測
符号化する。また、フレーム番号１，２のフレーム画像
はフレーム番号０，３のフレーム画像を参照画像として
両方向予測符号化される。また、フレーム番号４，５の
フレーム画像はフレーム番号３，６のフレーム画像を参
照画像として両方向予測符号化する。

【０００９】即ち、図９（ｂ）に示すように、先ず、フ
レーム番号０の画像データをフレーム内符号化してＩピ
クチャを得る。この場合には、フレーム番号０の画像デ
ータをメモリ等によってフレーム化すると共に、図１０
に示すように、８画素×８ライン毎にブロック化し、ブ
ロック単位でＤＣＴ処理を施す。なお、図中、実線で示
すＯＤＤは奇数フィールドの走査線を示し、破線で示す
ＥＶＥＮは偶数フィールドの走査線を示している。ＤＣ
Ｔ処理によって得たＤＣＴ変換係数は所定の量子化係数
を用いて量子化した後、可変長符号化を施して符号化デ
ータを得る。

【００１０】次に入力されるフレーム番号１のフレーム
画像については、フレーム番号０，３のフレーム画像を
用いた両方向予測符号化を行うので、フレーム番号３の
フレーム画像を符号化するまではメモリに保持する。同
様に、フレーム番号２のフレーム画像についてもフレー
ム番号３のフレーム画像の符号化の後に符号化する。フ
レーム番号３のフレーム画像については、フレーム番号
０のフレーム画像を参照画像として用いた前方予測符号
化を行ってＰピクチャを得る（図９（ｂ））。即ち、フ
レーム番号０の画像データを動きベクトルを用いて動き
補償し、動き補償した参照画像データと現フレーム（フ
レーム番号３のフレーム）の画像データとの差分（予測
誤差）をＤＣＴ処理する。ＤＣＴ変換係数を量子化した
後可変長符号化することはフレーム内符号化時と同様で
ある。

【００１１】次に、既に符号化したフレーム番号０，３
のＩピクチャ，Ｐピクチャを用いてフレーム番号１，２
のフレーム画像を順次両方向予測符号化する。こうし
て、図９（ｂ）に示すように、２つのＢピクチャを得
る。以後同様にして、図９（ｂ）に示すように、フレー
ム番号６，４，５，…のフレーム画像の順に符号化を行
って、Ｐピクチャ，Ｂピクチャ，Ｂピクチャ，…を得
る。

【００１２】このように、符号化時においては、実際に
入力されるフレーム順と異なるフレーム順で符号化を行
う。復号化時には、符号化データの復号化順を元に戻し
てフレーム番号０，１，２，…の順に復号化データを出
力する必要がある。図１１はこのような従来の画像復号
化装置を示すブロック図である。また、図１２はフレー
ム化を説明するための説明図であり、図１２（ａ）はノ
ンインターレース走査時のフレーム化を示し、図１２
（ｂ）はインターレース走査時のフレーム化を示してい
る。

【００１３】符号バッファメモリ回路１には符号化デー
タを与える。この符号化データは図９（ｂ）に示す符号
化順で、画像データ又は予測誤差をＤＣＴ処理して量子
化した後、可変長符号化したものである。符号バッファ
メモリ回路１は入力された符号化データを保持し、復号
化処理時間と出力処理時間との時間あわせを行って可変
長復号回路２に出力する。可変長復号回路２は符号化デ
ータを可変長復号化して逆量子化回路３及びバッファ制
御回路７に出力する。バッファ制御回路７によって符号
バッファメモリ回路１を制御する。

【００１４】可変長復号回路２の出力は逆量子化回路３
によって逆量子化し、逆ＤＣＴ回路４によって逆ＤＣＴ
処理して符号化側のＤＣＴ処理前のデータに戻す。い
ま、フレーム番号０の符号化データであるＩピクチャが
入力されているものとする。この場合には、逆ＤＣＴ回
路４の出力がフレーム番号０の復元画像であり、逆ＤＣ
Ｔ回路４の出力をそのままフレームメモリ６に与える。

【００１５】逆ＤＣＴ回路４の出力はブロック単位の画
素データであり、フレームメモリ６は１フレーム分の画
素データを保持する。フレームメモリ６は後述するよう
に、Ｍ1 乃至Ｍ4 の４つの領域を有している。ノンイン
ターレース表示を行う場合には、図１２（ａ）に示すよ
うに、フレームメモリ６は逆ＤＣＴ回路４の出力をフレ
ーム順に配列して、ラスタ順に出力する。また、インタ
ーレース表示を行う場合には、図１２（ｂ）に示すよう
に、フレームメモリ６は逆ＤＣＴ回路４の出力を奇数フ
ィールドのデータと偶数フィールドのデータとに分けて
配列して、各フィールド毎にラスタ順で出力する。フレ
ームメモリ６の出力はスイッチ16を介して復号化データ
として出力する（図９（ｃ））。逆ＤＣＴ回路４からの
フレーム番号０の復元画像データはＰ，Ｂピクチャの復
号化のためにフレームメモリ12にも供給する。

【００１６】なお、ＤＣＴブロックがフレーム化後にブ
ロック化されている場合には、ノンインターレース表示
を行うものとすると、ライン方向の画素配列は変化させ
る必要がないので、出力順を変更するメモリとしては、
８ライン（１ブロックライン）分のデータを保持する容
量があればよい。しかし、インターレース表示を可能に
するためには、奇数フィールドと偶数フィールドとに分
けてデータを出力する必要があることから、更に多くの
メモリを必要とする。このため、一般的には、表示順を
変更するためのメモリとしてフレームメモリを採用して
フレーム化を行うことが多い。

【００１７】次に、フレーム番号３のＰピクチャを復号
化する。この場合には、逆ＤＣＴ回路４の出力は予測誤
差である。一方、動きベクトル抽出回路８は可変長復号
化回路２の出力に含まれる動きベクトルを抽出して動き
補償回路10に与えており、動き補償回路10はフレームメ
モリ12からＩピクチャの復元画像データを読出して、動
きベクトルを用いて動き補償する。動き補償回路10の出
力はスイッチ15を介して加算器５に与える。加算器５は
動き補償したフレーム番号０の復元画像データと逆ＤＣ
Ｔ回路４からの予測誤差とを加算してフレーム番号３の
復元画像データを得る。このデータはフレームメモリ11
に供給する。

【００１８】次に、フレーム番号１のＢピクチャを復号
化する。この場合にも、逆ＤＣＴ回路４の出力は予測誤
差である。動きベクトル抽出回路８はフレーム番号３の
画像とフレーム番号１の画像との間の動きベクトルを可
変長復号出力から抽出して動き補償回路９に与え、動き
補償回路９はこの動きベクトルを用いて、フレームメモ
リ11からフレーム番号３の復元画像データを動き補償し
て加算器13に出力する。加算器13は符号化時の予測モー
ドに応じて、動き補償回路９，10の出力を加算し、スイ
ッチ15を介して加算器５に供給する。加算器５は予測誤
差にスイッチ15の出力を加算してフレーム番号１のＢピ
クチャの復元画像データを得る。この画像データはフレ
ームメモリ６に与えてフレーム化した後、スイッチ16を
介して出力する（図９（ｃ））。

【００１９】次に、フレーム番号２のＢピクチャを復号
化する。この場合にも、逆ＤＣＴ回路４の出力とスイッ
チ15の出力とを加算してフレーム番号２のＢピクチャの
復元画像データを得る。この画像データはフレームメモ
リ６に与えてフレーム化した後、スイッチ16を介して出
力する（図９（ｃ））。次に、図９（ｃ）に示すよう
に、フレームメモリ11に格納しているフレーム番号３の
復元画像データをスイッチ14及びスイッチ16を介して表
示順に復号化データとして出力する。

【００２０】以後、同様の動作を繰返して、図９（ｃ）
の復号化順で復元した画像データ（復号化データ）を出
力する。なお、復号処理と出力処理とはメモリのオーバ
ラップ分とシステム中の動作時間とを考慮しながら制御
される。

【００２１】次に、図１３を参照してインターレース出
力を得る場合のフレームメモリ６の書込み及び読出しに
ついて説明する。図１３（ａ）はフレームメモリ６の書
込み及び読出しを示し、図１３（ｂ）は１画面の画像デ
ータの分割方法を示している。

【００２２】上述したように、フレームメモリ６はＭ1
乃至Ｍ4 の４つの領域を有している。１フレーム分のメ
モリを用いて１フレームの画像データをインターレース
化して出力するためには、書込み及び読出しを同時に行
う必要がある。そこで、１フレームの画像データを４つ
に分割すると共に４つの領域Ｍ1 乃至Ｍ4 を設けて、領
域毎に書込みと読出しとを制御するようになっている。

【００２３】即ち、図１３（ｂ）に示すように、第１フ
ィールドの画像データを画面の上下で分けて夫々データ
Ａ1 ，Ａ2 とする。また、第２フィールドの画像データ
も画面の上下で分けて夫々データＢ1 ，Ｂ2 とする。デ
ータＡ1 ，Ａ2 は夫々領域Ｍ1 ，Ｍ2 に記憶させ、デー
タＢ1 ，Ｂ2 は夫々領域Ｍ3 ，Ｍ4 に記憶させる。

【００２４】フレーム構成で符号化された符号化データ
を復号化した場合には、加算器５からの復号化出力は、
画面の上端に対応する第１ブロックラインから画面下端
に対応するブロックラインまでブロック単位で順次出力
される。即ち、図１１の画像復号化装置では、１フィー
ルド時間にデータＡ1 ，Ｂ1 が復号化され、次の１フィ
ールド期間にデータＡ2 ，Ｂ2 が復号化されることにな
る。図１３（ａ）の横軸は復号時間及び出力時間をフィ
ールド単位で示しており、縦軸はフレームメモリ６の領
域Ｍ1 乃至Ｍ4 のメモリアドレスを示している。各領域
Ｍ1 乃至Ｍ4 の容量はフレームメモリ６の全容量の１／
４である。

【００２５】最初の１フィールド期間には、加算器５か
ら出力されたデータＡ1 ，Ｂ1 が夫々メモリＭ1 ，Ｍ3
に順次書込まれる。図１３（ａ）の斜線Ｋ1 ，Ｋ3 は領
域Ｍ1 ，Ｍ3 への書込みを示している。データＡ1 ，Ｂ
1 のデータ量は１フレームの１／４であり、領域Ｍ1 ，
Ｍ3 の全域に１フィールド期間で書込まれる。

【００２６】次の１フィールド期間には、加算器５から
出力されたデータＡ2 ，Ｂ2 が夫々メモリＭ2 ，Ｍ4 に
順次書込まれる。図１３（ａ）の斜線Ｋ2 ，Ｋ4 は領域
Ｍ2，Ｍ4 への書込みを示している。データＡ2 ，Ｂ2
のデータ量は１フレームの１／４であり、領域Ｍ2 ，Ｍ
4 の全域に１フィールド期間で書込まれる。

【００２７】また、このフィールド期間には、領域Ｍ1
から読出しが行われる。図１３（ａ）の斜線Ｒ1 は領域
Ｍ1 からの読出しを示しており、領域Ｍ1 からは書込み
順にデータが読出されて、半フィールド期間で領域Ｍ1
に格納されたデータＡ1 の全てが読出されている。図１
３（ａ）の斜線領域はデータがフレームメモリ６の所定
のアドレスに蓄積中であることを示している。更に、図
１３（ａ）の斜線Ｒ2によって、このフィールド期間の
後半では、領域Ｍ2 に格納されたデータＡ2 も読出され
ることが示されている。このフィールド期間において読
出したデータＡ1 ，Ａ2 は第１フィールドのデータとし
て出力される。

【００２８】次のフィールド期間の前半には、斜線Ｋ3
の期間に領域Ｍ3 に書込まれたデータＢ1 が読出され
（斜線Ｒ3 ）、後半には、斜線Ｋ4の期間に領域Ｍ4 に
書込まれたデータＢ2 が読出される（斜線Ｒ4 ）。こう
して、データＢ1 ，Ｂ2 は第二フィールドのデータとし
て出力される。

【００２９】以後同様の書込み及び読出しを繰返して、
フレーム毎の復号化出力をフィールド毎のインターレー
ス出力に変換して出力する。

【００３０】ところで、Ｐピクチャは前方フレームの参
照画像を用いて復号化しており、復号化には参照画像を
保持するための１フレーム分のメモリが必要である。ま
た、Ｂピクチャは前方及び後方フレームの参照画像を用
いて復号化しており、これらの参照画像を保持するため
の２フレーム分のメモリが必要である。更に、符号化処
理はＤＣＴブロック単位で行っていることから、上述し
たように、加算器５の出力をフレーム化してインタレー
ス表示又はノンインターレース表示を可能にする１フレ
ーム分のメモリが必要である。この場合、Ｉ，Ｐピクチ
ャの復号化データはＢピクチャの参照画像として用いる
ためにフレームメモリ11，12に記憶させており、これら
のフレームメモリ11，12からの読出しを制御して出力す
ることにより、これらのフレームメモリ11，12をフレー
ム化用に兼用することができる。しかし、Ｂピクチャの
復号化データは参照画像用として用いられることはなく
フレームメモリ11，12に記憶されないので、フレーム化
のためにフレームメモリ６を設ける必要がある。

【００３１】

【発明が解決しようとする課題】このように、上述した
従来の画像復号化装置においては、Ｂピクチャを含む画
像符号化データを復号化するためには、多数のメモリが
必要であり、回路規模が増大すると共にコスト高である
という問題点があった。

【００３２】本発明は、Ｂピクチャを含む画像符号化デ
ータの復号化に必要なメモリを削減して回路規模を小さ
くし、低コスト化することができる画像復号化装置を提
供することを目的とする。

【００３３】

【課題を解決するための手段】本発明に係る画像復号化
装置は、前方及び後方の参照画像を用いた両方向予測符
号化データを含む符号化データが入力され、入力された
符号化データを所定のブロック単位で復号化して復号化
データを出力する復号化手段と、前記復号化データを１
フレーム分記憶する容量の所定分割数分の１の容量の記
憶領域を複数有し、前記両方向予測符号化データに対す
る復号化処理によって前記復号化手段から出力されたフ
レーム構成の復号化データが与えられて前記記憶領域に
記憶し、記憶したデータを表示順に読出すことによりイ
ンターレース出力を得る記憶手段と、画面を垂直方向位
置に対応させて前記所定分割数の１／２の数の分割画像
領域に分割し、第１及び第２フィールドの前記所定分割
数個の各分割画像領域に夫々対応した前記復号化データ
列である分割画像データ毎に前記記憶手段の書込み及び
読出しを制御するものであって、前記各分割画像データ
の入出力時間を考慮して前記記憶手段に対する書込み及
び読出しを制御することにより、異なる前記分割画像領
域に対応する複数の前記分割画像データを前記記憶手段
の共通の記憶領域に記憶させて前記記憶手段からインタ
ーレース出力を得る制御手段とを具備したものである。

【００３４】

【作用】本発明において、両方向予測符号化データは復
号化手段によって復号化される。制御手段は、画面を所
定分割数の１／２の分割画像領域に分割し、第１フィー
ルドと第２フィールドの所定分割数個の分割画像データ
毎に記憶手段の書込み及び読出しを制御する。この場合
に、制御手段は、複数の分割画像データを共通の記憶領
域に記憶させることにより、１フレーム分のデータを記
憶してインターレース出力を得るための記憶手段の記憶
領域の数を低減可能にする。制御手段は、記憶手段から
分割画像データ毎にデータを読出して、インターレース
出力を得る。

【００３５】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る画像復号化装置の一実
施例を示すブロック図である。図１において図１１と同
一の構成要素には同一符号を付してある。

【００３６】符号化データは符号バッファメモリ回路１
に供給される。この符号化データは、ＤＣＴ処理、量子
化処理及び可変長符号化処理によって作成されたもので
あり、フレーム内の処理によるＩピクチャ、前方又は後
方フレームの参照画像を用いたＰピクチャ及び両方向フ
レームの参照画像を用いたＢピクチャを有している。ま
た、符号化データはＰ，Ｂピクチャ作成時に用いた動き
ベクトルの情報も含んでいる。なお、ＤＣＴ処理はフレ
ーム化後にブロック化して得たブロック単位で行う。

【００３７】符号バッファメモリ回路１は入力された符
号化データを保持し、復号化処理時間と出力処理時間と
の時間あわせを行って出力する。符号バッファメモリ回
路１の出力は可変長復号回路２に与えられる。可変長復
号回路２は入力された符号化データを可変長復号化処理
によって符号化側の可変長符号化処理前のデータに戻し
て、バッファ制御回路７、逆量子化回路３及び動きベク
トル抽出回路８に出力する。バッファ制御回路７は可変
長復号回路２の出力に基づいて符号バッファメモリ回路
１を制御するようになっている。

【００３８】動きベクトル抽出回路８はＰ，Ｂピクチャ
については、可変長復号出力に含まれる動きベクトルを
抽出して動き補償回路９，10に出力する。逆量子化回路
３は入力されたデータを逆量子化処理して逆ＤＣＴ回路
４に与え、逆ＤＣＴ回路４は逆量子化出力を逆ＤＣＴ処
理して加算器５に出力する。

【００３９】加算器５にはスイッチ15の出力も与えられ
る。スイッチ15は、逆ＤＣＴ回路４の出力がＩピクチャ
に基づくものである場合には０を加算器５に与え、Ｐピ
クチャに基づくものである場合には後述する動き補償回
路９，10の一方の出力を加算器５に与え、Ｂピクチャに
基づくものである場合には動き補償回路９，10又は後述
する加算器13の出力を加算器５に与える。加算器５は逆
ＤＣＴ回路４の出力とスイッチ15の出力とを加算するこ
とにより画像を復元して、フレームメモリ11，12に出力
すると共に、メモリ21に出力する。

【００４０】フレームメモリ11，12は、メモリ制御回路
22に書込み及び読出しが制御されて、参照画像となる
Ｉ，Ｐピクチャの復元画像データを保持する。フレーム
メモリ11，12は対応するＰ，Ｂピクチャの復号タイミン
グで保持している参照画像データを動き補償回路９，10
に出力するようになっている。動き補償回路９，10は夫
々フレームメモリ11，12からの参照画像データを動きベ
クトル抽出回路８からの動きベクトルに基づいて動き補
償して出力する。動き補償回路９，10の出力はスイッチ
15に供給されると共に、加算器13にも供給される。加算
器13は、予測モードに応じて動き補償回路９，10の出力
を加算してスイッチ15に出力するようになっている。

【００４１】メモリ21は複数の記憶領域に分割されてお
り、各領域は、１フレーム分の画像データを記憶する容
量（以下、フレーム容量という）の所定分割数分の１
（後述する画面分割数×２分の１）の容量を有してい
る。なお、図１ではメモリ21をフレーム容量の１／８の
容量を有する５つの領域Ｍ1 乃至Ｍ5 によって構成した
例を示している。即ち、この場合には、メモリ21の容量
はフレーム容量の５／８である。メモリ21は、後述する
ように、メモリ制御回路22に書込み及び読出しが制御さ
れて、順次入力されるＢピクチャの復号化データを記憶
し、インターレース順に読出してスイッチ16に出力する
ようになっている。

【００４２】一方、Ｉ，Ｐピクチャについては、フレー
ムメモリ11，12に格納されている復元画像データを用い
るようになっている。フレームメモリ11，12はメモリ制
御回路22に書込み及び読出しが制御されて、格納されて
いる復元画像データをインターレース順に読出してスイ
ッチ14に出力する。スイッチ14は、画像の出力フレーム
順に応じて切換り、フレームメモリ11，12からの画像デ
ータをスイッチ16に出力する。スイッチ16は画像の出力
フレーム順に応じて切換って、一連のフレームの復元画
像データを復号化データとして出力するようになってい
る。

【００４３】メモリ制御回路22は、第１及び第２フィー
ルドを夫々画面の上下方向に所定の画面分割数で分割し
て、分割した各領域に対応する分割画像データ毎に、メ
モリ21に対する書込みを行うようになっている。例え
ば、画面分割数を４とし、第１フィールドの第１乃至第
４の４つの領域に対応する分割画像データを夫々Ａ1 乃
至Ａ4 とし、第２フィールドの第１乃至第４の４つの領
域に対応する分割画像データを夫々Ｂ1 乃至Ｂ4 とする
ものとする。この場合には、メモリ制御回路22は、例え
ば、分割画像データＡ1 ，Ａ3 ，Ａ4 をメモリ21の領域
Ｍ1 に書込み、分割画像データＢ1 を領域Ｍ2 に書込
み、分割画像データＢ2 を領域Ｍ3 に書込む。更に、メ
モリ制御回路22は、分割画像データＡ2 を分割画像デー
タＡ3 又はＡ4 と組にして領域Ｍ4 又はＭ5 に書込み、
残った分割画像データＡ3 又はＡ4 を領域Ｍ5 又はＭ4
に書込むようになっている。

【００４４】次に、このように構成された実施例の動作
について図２の説明図を参照して説明する。図２（ａ）
はメモリ21の書込み及び読出しを示し、図２（ｂ）は１
画面の画像データの分割方法を示している。なお、図２
中では、奇数フィールドのデータを斜線にて示し、偶数
フィールドのデータを網線にて示している。

【００４５】復号化処理は従来と同様である。即ち、符
号化データは符号バッファメモリ回路１に入力される。
符号化データはＩ，Ｐ，Ｂピクチャを有しており、例え
ば、図９（ｂ）のフレーム順で入力されるものとする。
符号バッファメモリ回路１は符号化処理時間及び出力時
間を考慮して、入力された符号化データを保持して可変
長復号回路２に出力する。

【００４６】可変長復号回路２によって符号化データは
可変長復号化され、逆量子化回路３によって逆量子化さ
れ、逆ＤＣＴ回路４によって逆ＤＣＴ処理されて、符号
化側のＤＣＴ処理前のデータに戻されて加算器５に供給
される。なお、これらの処理はブロック単位で行われ
る。

【００４７】入力された符号化データがＩピクチャを符
号化したものである場合には、スイッチ15は０を加算器
５に与える。これにより、加算器５は逆ＤＣＴ回路４の
出力をそのままフレームメモリ12に出力する。フレーム
メモリ12によって、各ブロックの復号化データは１フレ
ーム分蓄積され、所定の出力タイミングにおいて、表示
順に読出されてスイッチ14，16を介して出力される。

【００４８】入力された符号化データがＰピクチャを符
号化したものである場合には、可変長復号回路２の出力
は動きベクトル抽出回路８にも与えられる。動きベクト
ル抽出回路８によって、Ｐピクチャの符号化データに含
まれる動きベクトルが抽出されて動き補償回路10に与え
られる。

【００４９】フレームメモリ12はＩピクチャの復号化デ
ータを参照画像として保持しており、動き補償回路10は
フレームメモリ12のデータを読出して、動きベクトルを
用いて動き補償する。この動き補償された参照画像のデ
ータはスイッチ15を介して加算器５に与えられる。逆Ｄ
ＣＴ回路４の出力は復号された予測誤差であり、加算器
５はこの予測誤差にスイッチ15からの参照画像のデータ
を加算することにより画像データを復元する。この画像
データはフレームメモリ11に格納される。

【００５０】次に、Ｂピクチャに基く符号化データが入
力されるものとする。この場合にも、可変長復号回路２
の出力は、逆量子化回路３及び逆ＤＣＴ回路４に与えら
れると共に、動きベクトル抽出回路８にも与えられる。
逆ＤＣＴ回路４からはＤＣＴ処理前の予測誤差が加算器
５に出力される。一方、動きベクトル抽出回路８は可変
長復号出力から参照画像に対応する動きベクトルを抽出
して夫々動き補償回路10，９に出力する。なお、予測モ
ードによっては、いずれか一方の動きベクトルのみが抽
出されることもある。

【００５１】フレームメモリ12，11は夫々Ｉピクチャ，
Ｐピクチャの復元画像データを参照画像データとして保
持しており、動き補償回路９，10はこれらの復元画像デ
ータを読出して、動きベクトルに基づいて動き補償して
スイッチ15及び加算器13に出力する。即ち、動き補償回
路９，10は、逆ＤＣＴ回路４から出力された所定ブロッ
クの復号化データに対応するブロック化位置を動きベク
トルによって補正して、補正したブロック化位置のブロ
ックデータを動き補償した参照画像データとして出力す
る。加算器13は動き補償回路９，10の出力を加算してス
イッチ15に出力する。スイッチ15は、予測方向が前方で
ある場合には動き補償回路10の出力を選択し、後方であ
る場合には動き補償回路９の出力を選択し、両方向であ
る場合には加算器13の出力を選択して、動き補償した参
照画像データとして加算器５に出力する。

【００５２】こうして、加算器５は、逆ＤＣＴ回路４か
らのブロックデータとスイッチ15からのブロック単位の
参照画像データとを加算して、各ブロック単位でＢピク
チャの画像データを復元してメモリ21に出力する。

【００５３】加算器５からのブロックデータはブロック
単位で出力される。即ち、加算器５からは画面上端のブ
ロックラインから画面下端のブロックラインまで順次ブ
ロック単位でＢピクチャのデータが出力される。いま、
画面分割数を４とすると、加算器５からは、先ず、所定
の１／２フィールド期間に図２（ｂ）の分割画像データ
Ａ1 ，Ｂ1 が出力され、次の１／２フィールド期間に分
割画像データＡ2 ，Ｂ2 が出力され、次の１／２フィー
ルド期間に分割画像データＡ3 ，Ｂ3 が出力され、次の
１／２フィールド期間に分割画像データＡ4 ，Ｂ4 が出
力される。

【００５４】一方、メモリ21が５つの領域Ｍ1 乃至Ｍ5
を有しているものとする。各領域Ｍ1 乃至Ｍ5 の容量は
フレーム容量の１／８である。従って、所定タイミング
において、各領域Ｍ1 乃至Ｍ5 は夫々分割画像データＡ
1 乃至Ａ4 ，Ｂ1 乃至Ｂ4 のいずれか１つのデータを格
納することができる。

【００５５】図２（ａ）は横軸にフィールド単位の時間
をとり、縦軸に各領域Ｍ1 乃至Ｍ5に対応するメモリア
ドレスを示している。この図２（ａ）に示すように、加
算器５から分割画像データＡ1 ，Ｂ1 が出力されるタイ
ミング、即ち図２（ａ）のＴ0 期間の前半において、メ
モリ制御回路22はメモリ21の領域Ｍ1 ，Ｍ2 に対応する
アドレスを順次発生する。こうして、図２（ａ）の斜線
Ｋ1 ，Ｋ3 に示すように、Ｔ0 期間の前半の１／２フィ
ールド期間で領域Ｍ1 ，Ｍ2 に対して分割画像データＡ
1 ，Ｂ1 の書込みが行われる。

【００５６】次のＴ0 期間の後半には、加算器５から分
割画像データＡ2 ，Ｂ2 が出力される。メモリ制御回路
22はこのタイミングで領域Ｍ4 ，Ｍ3 に対応するアドレ
スを順次指定する。これにより、図２（ａ）の斜線Ｋ2
，Ｋ4 に示すように、領域Ｍ4 ，Ｍ3 に対して分割画
像データＡ2 ，Ｂ2 の書込みが行われる。

【００５７】図２（ａ）の斜線部は分割画像データＡ1
乃至Ａ4 がメモリ21に蓄積されている期間を示してお
り、網線部は分割画像データＢ1 乃至Ｂ4 がメモリ21に
蓄積されている期間を示している。メモリ制御回路22
は、図２（ａ）の斜線Ｒ1 に示すように、次のＴ1 期間
の開始タイミングから領域Ｍ1 に対して読出しアドレス
を順次指定する。これにより、図２（ａ）に示すよう
に、分割画像データＡ1 は次のＴ1 期間の最初の１／４
の期間で領域Ｍ1 から読出されてスイッチ16を介して出
力される。Ｔ1 期間の次の１／４の期間には、メモリ制
御回路22によって領域Ｍ4 の読出しアドレスが指定され
て、分割画像データＡ2 が読出されて出力される。

【００５８】また、このＴ1 期間の前半には、加算器５
から分割画像データＡ3 ，Ｂ3 が出力されている。メモ
リ制御回路22は、領域Ｍ1 に対して上述した斜線Ｒ1 で
示す読出しアドレスを発生すると共に、斜線Ｋ5 で示す
書込みアドレスも発生している。これらの読出しアドレ
スと書込みアドレスとは例えば時分割で発生させる。即
ち、メモリ制御回路22は期間Ｔ1 の前半において領域Ｍ
1 に対して読出し及び書込みアドレスを順次指定して、
分割画像データＡ1 を読出しながら分割画像データＡ3
を領域Ｍ1 に記憶させる。なお、読出しレートは書込み
レートの２倍であるので、分割画像データＡ3 によって
領域Ｍ1 が更新される前に、分割画像データＡ1 は読出
される。また、Ｔ1 期間の前半には領域Ｍ5 のアドレス
も順次指定されて、分割画像データＢ3 が領域Ｍ5 に記
憶される。

【００５９】同様にして、Ｔ1 期間の後半には、領域Ｍ
1 に対して読出しアドレス及び書込みアドレスが指定さ
れて、分割画像データＡ3 が１／４フィールド期間で読
出されながら（斜線Ｋ6 ）、分割画像データＡ4 が１／
２フィールド期間で書込まれる（斜線Ｒ4 ）。また、領
域Ｍ4 の書込みアドレスが指定されて、斜線Ｋ8 に示す
分割画像データＢ4 の書込みが行われる。また、Ｔ2 期
間の最後の１／４フィールド期間には、領域Ｍ1 に対す
る書込みアドレスが発生して、斜線Ｒ4 に示す分割画像
データＡ4 の読出しが行われる。こうして、Ｔ1 期間に
は分割画像データＡ1 乃至Ａ4 が順次読出されることに
なって、第１フィールドの画像が形成される。

【００６０】次のＴ2 期間の前半には、最初の１／４フ
ィールド期間で領域Ｍ2 から分割画像データＢ1 を読出
し（斜線Ｒ5 ）、次の１／４フィールド期間で領域Ｍ3
から分割画像データＢ2 を読出す（斜線Ｒ6 ）。このＴ
2 期間の前半において、加算器５から出力される分割画
像データＡ1 ，Ｂ1 が領域Ｍ1 ，Ｍ2 に夫々書込まれる
ことは期間Ｔ0 と同様である。

【００６１】Ｔ2 期間の後半には加算器５から分割画像
データＡ2 ，Ｂ2 が出力される。Ｔ0 期間においては分
割画像データＡ2 を領域Ｍ4 に蓄積したが、Ｔ2 期間の
後半においては、領域Ｍ4 に格納されている分割画像デ
ータＢ4 が読出されていないので、分割画像データＡ2
は領域Ｍ5 に書込む。即ち、メモリ制御回路22はＴ2期
間の後半において、領域Ｍ5 に対して読出しアドレス及
び書込みアドレスを指定して、斜線Ｒ7 ，Ｋ10に示すよ
うに、データＲ3 を読出しながら、分割画像データＡ2
を書込む。Ｔ2 期間の最後の１／４フィールド期間に領
域Ｍ4 から分割画像データＢ4 を読出す。こうして、Ｔ
2 期間において分割画像データＢ1 乃至Ｂ4 が順次読出
されて、第２フィールドの画像が形成される。

【００６２】次のＴ3 期間には領域Ｍ1 ，Ｍ5 ，Ｍ1 ，
Ｍ1 の読出しアドレスが１／４フィールド毎に指定され
て、分割画像データＡ1 乃至Ａ4 が読出される。また、
Ｔ3期間の前半には、領域Ｍ1 ，Ｍ4 の書込みアドレス
が発生して分割画像データＡ3 ，Ｂ3 が書込まれ、後半
には、領域Ｍ1 ，Ｍ5 の書込みアドレスが発生して分割
画像データＡ4 ，Ｂ4 が書込まれる。

【００６３】Ｔ4 期間においては、領域Ｍ2 乃至Ｍ5 の
書込みアドレスが１／４フィールド期間ごとに発生し
て、これらの領域から分割画像データＢ1 乃至Ｂ4 が順
次読出される。以後、同様の動作が繰返される。

【００６４】このようにして、フレーム容量の５／８の
容量のメモリ21を用いて、Ｂピクチャをインターレース
出力することができる。

【００６５】このように、本実施例においては、１つの
記憶領域に画面上の複数の領域の分割画像データを書込
むようになっている。各分割画像データがメモリ21に書
込まれる時間及びメモリ21から読出される時間は、分割
画像データが属するフィールド及び画面上の位置に応じ
て決定され、分割画像データによっては、比較的短い時
間だけメモリ21に蓄積される。本実施例は、メモリ21の
１領域に複数の分割画像データを記憶させることによ
り、図２（ａ）と図１３（ａ）との比較から明らかなよ
うに、メモリが使用されていない期間を少なくして、メ
モリ容量を低減させている。分割画像データＢ3 と分割
画像データＢ4 とは同一期間にメモリに保持されている
必要があるが、所定フレームの分割画像データＢ3 の読
出し終了から次のフレームの分割画像データＢ4 の書込
み開始の間には、分割画像データＡ2 を書込んで読出す
だけの余裕が存在する。

【００６６】この理由から、分割画像データＢ3 と分割
画像データＢ3 の読出し終了時点から書込みが開始され
る分割画像データＡ2 とを組にして、この組のデータと
分割画像データＢ4 とを１フレームおきに領域Ｍ4 ，Ｍ
5 に交互に書込む。そして、読出しが終了した分割画像
データＡ3 と同一の領域Ｍ5 に分割画像データＡ2 を書
込み、この分割画像データＡ2 の読出しが終了した後の
領域Ｍ4 に分割画像データＢ4 を書込むようになってい
る。

【００６７】また、例えば領域Ｍ1 に示すように、読出
しレートと書込みレートとの相違を利用して、書込みア
ドレスと読出しアドレスとを同一の期間に発生させて、
データを読出しながら書込みを行っており、メモリ21の
利用効率を一層向上させている。

【００６８】このようにして、復号化された画像データ
の出力を停止させることなく、メモリを有効に使用し
て、少ないメモリ容量で１フレーム単位の画像データを
インターレース変換している。メモリ21の各領域Ｍ1 乃
至Ｍ5 の容量はフレーム容量の８分の１であり、メモリ
21の容量を０．６２５フレーム分の容量に低減すること
ができる。例えば、本実施例をＰＡＬ方式に採用する
と、デコーダで必要な全メモリを例えば１６Ｍビット容
量のメモリを用いて構成することが可能となる。

【００６９】なお、例えば、分割画像データＡ1 ，Ａ3
，Ａ4 は領域Ｍ1 に書込み、分割画像データＢ1 ，Ｂ2
は夫々領域Ｍ2 ，Ｍ3 に書込んだが、他の領域に書込
んでもよく、メモリが５つの領域を有していればいずれ
の領域に割り当てて書込んでもよいことは明らかであ
る。

【００７０】更に、分割画像データＡ1 乃至Ａ4 ，Ｂ1
乃至Ｂ4 を書込むパターンとしては、図２（ａ）のパタ
ーンに限定されるものではない。図３（ａ）乃至（ｃ）
は夫々他の書込みパターンを説明するための説明図であ
る。図３（ａ）は図２（ａ）と同一のパターンを示し、
図３（ｂ），（ｃ）は他のパターンを示している。

【００７１】同一領域に対する各分割画像データＡ1 乃
至Ａ4 ，Ｂ1 乃至Ｂ4 の蓄積時間が重ならないように、
各データを記憶させる領域を決定すればよい。例えば、
領域Ｍ1 に記憶させた分割画像データＡ1 の読出しは、
図３（ａ）に示すように、第１フレームの後半から開始
されるので、加算器５からの出力がこのタイミング以降
に行われる分割画像データＡ3 ，Ｂ3 ，Ａ4 ，Ｂ4 を領
域Ｍ1 に書込むことができる。この場合、分割画像デー
タＡ4 ，Ｂ4 をこの領域に書込むよりも、分割画像デー
タＡ3 ，Ｂ3 を書込んだ方が効率がよいことは明らかで
ある。

【００７２】効率を考慮すると、同一領域に書込む２つ
の連続したデータの組合せは、下記表１に示すものとな
る。

【００７３】

【表１】 更に、分割画像データＢ1 ，Ｂ2 は蓄積時間が長いの
で、分割画像データＢ1，Ｂ2 は夫々所定の領域に単独
で書込む。これらの条件に基いて図３のパターンが考え
られている。例えば、図３（ｂ）は領域Ｍ1 について
は、分割画像データＡ1 の次に分割画像データＢ3 を書
込んだ例である。また、上述したように、分割画像デー
タＢ3 と分割画像データＡ2 とを組にして、この組のデ
ータについては、書込む領域を領域Ｍ1 と領域Ｍ4 とで
変化させている。また、図３（ｃ）は分割画像データＡ
1 の次に分割画像データＡ3 を書込んだ例である。この
例においても、分割画像データＢ3 と分割画像データＡ
2 とを組にして、この組のデータについては、書込む領
域を領域Ｍ4 ，Ｍ5 で交互に変化させている。

【００７４】また、例えば、分割画像データＡ1 と分割
画像データＢ1 とは書込み開始時間が一致している。従
って、分割画像データＡ1 以降のデータを書込む領域と
分割画像データＢ1 以降のデータを書込む領域とを交換
してもよいことは明らかである。書込み開始時間が一致
している他のデータについても同様である。

【００７５】図４は本発明の他の実施例を示すブロック
図である。図４において図１と同一の構成要素には同一
符号を付して説明を省略する。

【００７６】本実施例は図１のメモリ21に代えてメモリ
31を採用している。メモリ31は６つの領域Ｍ1 乃至Ｍ6
に分割されており、各領域は、フレーム容量の１／８の
容量を有している。即ち、この場合には、メモリ31の容
量はフレーム容量の６／８である。メモリ31は、メモリ
制御回路22に書込み及び読出しが制御されて、順次入力
されるＢピクチャの復号化データを記憶し、インターレ
ース順に読出してスイッチ16に出力するようになってい
る。

【００７７】次に、このように構成された実施例の動作
について図５の説明図を参照して説明する。図５
（ａ），（ｂ）は夫々図２（ａ），（ｂ）に対応してい
る。図５（ａ）はメモリ31の書込み及び読出しを示し、
図５（ｂ）は１画面の画像データの分割方法を示してい
る。また、図５においても、奇数フィールドのデータを
斜線にて示し、偶数フィールドのデータを網線にて示し
ている。

【００７８】図１の実施例においては、所定の領域から
のデータの読出しタイミングとこの領域に対する他のデ
ータの書込みタイミングとが一致するパターンが比較的
多い。これに対し、本実施例は同一領域に対する読出し
終了から書込みまでに、時間余裕を有するパターンを得
るものである。これにより、メモリ制御が容易となり、
回路設計上の制限を緩和することができる。

【００７９】いずれの領域においても、蓄積されている
データの読出し終了タイミングと次のデータの書込み開
始タイミングとの間に所定の時間を設けるものとする
と、同一領域に書込む２つの連続したデータの組合せ
は、下記表２に示すものとなる。なお、括弧内はフレー
ム番号を示している。

【００８０】

【表２】 図５（ａ）は領域Ｍ1 に分割画像データＡ1 と分割画像
データＡ4 とを交互に書込んだ例である。領域Ｍ4 ，Ｍ
5 には夫々分割画像データＢ2 ，Ｂ3 のみを書込む。領
域Ｍ2 には分割画像データＡ3 ，Ｂ1 ，Ａ2 ，Ｂ4 の順
でデータを書込む。また、領域Ｍ3 には分割画像データ
Ｂ1 ，Ａ2 ，Ｂ4 ，Ａ3 の順でデータを書込み、領域Ｍ
6 には分割画像データＡ2 ，Ｂ4 ，Ａ3 ，Ｂ1 の順でデ
ータを書込む。こうして、図５（ａ）に示すように、読
出しと書込みとの間に時間を有したインターレース変換
が可能である。

【００８１】本実施例においても、図１の実施例と同様
に、図５（ａ）のパターンに特定されることはない。図
６は本実施例における他の書込みパターンを示す説明図
である。

【００８２】図６（ａ），（ｂ）のいずれも上記表２の
制約に従ったパターンとなっている。また、異なる領域
に書込むデータの書込み開始時間が一致している場合に
は、これらの領域同士で書込むデータを交換してもよい
ことは図１の実施例と同様である。

【００８３】このように、本実施例においては、メモリ
43を０．７５フレーム分の容量で構成してインターレー
ス変換が可能である。

【００８４】図７は本発明の他の実施例を示すブロック
図である。図７において図４と同一の構成要素には同一
符号を付して説明を省略する。

【００８５】本実施例はメモリ31に代えてメモリ41を採
用している。メモリ41は３つの領域Ｍ1 乃至Ｍ3 に分割
されており、各領域は、フレーム容量の１／４の容量を
有している。即ち、この場合には、メモリ41の容量はフ
レーム容量の３／４である。メモリ41は、メモリ制御回
路22に書込み及び読出しが制御されて、順次入力される
Ｂピクチャの復号化データを記憶し、インターレース順
に読出してスイッチ16に出力するようになっている。

【００８６】次に、このように構成された実施例の動作
について図８の説明図を参照して説明する。図８
（ａ），（ｃ）は夫々図５（ａ），（ｂ）に対応してい
る。図８（ａ）はメモリ41の書込み及び読出しを示し、
図８（ｃ）は１画面の画像データの分割方法を示してい
る。また、図８（ｂ）は本実施例おいて考えられる他の
書込みパターンを示している。図８においても、奇数フ
ィールドのデータを斜線にて示し、偶数フィールドのデ
ータを網線にて示している。

【００８７】図４の実施例においては、画面分割数を４
にして１フレームの画像データを８つの分割画像データ
Ａ1 乃至Ａ4 ，Ｂ1 乃至Ｂ4 に分割し、分割した各デー
タ毎にメモリへの書込みを制御している。画面分割数を
大きくすればするほどメモリを有効に使用することがで
きるが、画面分割数が大きくなると、メモリ制御が複雑
になってしまう。本実施例はメモリ制御を比較的容易に
するために、画面分割数を２に設定した例を示してい
る。

【００８８】メモリ制御回路22は、第１及び第２フィー
ルドを夫々画面の上下方向に２分割し、第１フィールド
の２つの領域に対応する分割画像データＡ1 ，Ａ2 及び
第２フィールドの２つの領域に対応する分割画像データ
Ｂ1 ，Ｂ2 をメモリ41の領域Ｍ1 乃至Ｍ3 に書込む。分
割画像データＡ1 ，Ａ2 はメモリ41に蓄積する時間が比
較的短く、分割画像データＡ1 の読出し開始時間と分割
画像データＡ2 の書込み開始時間は一致している。ま
た、各データに対する読出しレートは書込みレートの２
倍であるので、分割画像データＡ1 ，Ａ2 を同一の領域
に書込むことができる。

【００８９】メモリ制御回路22は、分割画像データＡ1
，Ａ2 を領域Ｍ1 に書込む。また、メモリ制御回路22
は分割画像データＢ1 ，Ｂ2 を夫々領域Ｍ2 ，Ｍ3 に書
込む。こうして、図８（ａ）に示すように、フレーム画
像をインターレース変換して出力することができる。

【００９０】図８（ｂ）は分割画像データＡ1 ，Ｂ2 ，
Ａ2 を組にして領域Ｍ1 と領域Ｍ2とで切換えながら書
込み、分割画像データＢ1 は領域Ｍ2 に書込んだ例であ
る。この場合においても、正常にインターレース変換が
行われる。

【００９１】このように、本実施例においては、画面分
割数を小さくすることによりメモリ制御を容易にするこ
とができるという効果を有する。

【００９２】

【発明の効果】以上説明したように本発明によれば、Ｂ
ピクチャを含む画像符号化データの復号化に必要なメモ
リを削減して回路規模を小さくし、低コスト化すること
ができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る画像復号化装置の一実施例を示す
ブロック図。

【図２】実施例の動作を説明するための説明図。

【図３】実施例の動作を説明するための説明図。

【図４】本発明の他の実施例を示すブロック図。

【図５】図４の実施例の動作を説明するための説明図。

【図６】図４の実施例の動作を説明するための説明図。

【図７】本発明の他の実施例を示すブロック図。

【図８】図７の実施例の動作を説明するための説明図。

【図９】予測符号化を説明するための説明図。

【図１０】ブロック化を説明するための説明図。

【図１１】従来の画像復号化装置を示すブロック図。

【図１２】フレーム化を説明するための説明図。

【図１３】従来例におけるインターレース変換を説明す
るための説明図。

【符号の説明】

２…可変長復号回路、３…逆量子化回路、４…逆ＤＣＴ
回路、５…加算器、11，12…フレームメモリ、21…メモ
リ、22…メモリ制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 前方及び後方の参照画像を用いた両方向
   予測符号化データを含む符号化データが入力され、入力
   された符号化データを所定のブロック単位で復号化して
   復号化データを出力する復号化手段と、 前記復号化データを１フレーム分記憶する容量の所定分
   割数分の１の容量の記憶領域を複数有し、前記両方向予
   測符号化データに対する復号化処理によって前記復号化
   手段から出力されたフレーム構成の復号化データが与え
   られて前記記憶領域に記憶し、記憶したデータを表示順
   に読出すことによりインターレース出力を得る記憶手段
   と、 画面を垂直方向位置に対応させて前記所定分割数の１／
   ２の数の分割画像領域に分割し、第１及び第２フィール
   ドの前記所定分割数個の各分割画像領域に夫々対応した
   前記復号化データ列である分割画像データ毎に前記記憶
   手段の書込み及び読出しを制御するものであって、前記
   各分割画像データの入出力時間を考慮して前記記憶手段
   に対する書込み及び読出しを制御することにより、異な
   る前記分割画像領域に対応する複数の前記分割画像デー
   タを前記記憶手段の共通の記憶領域に記憶させて前記記
   憶手段からインターレース出力を得る制御手段とを具備
   したことを特徴とする画像復号化装置。
2. 【請求項２】 前記所定分割数の１／２の数は、４であ
   り、 前記記憶手段は、前記復号化データを１フレーム分記憶
   する容量の１／８の容量の５つの領域を有することを特
   徴とする請求項１に記載の画像復号化装置。
3. 【請求項３】 前記所定分割数の１／２の数は、４であ
   り、 前記記憶手段は、前記復号化データを１フレーム分記憶
   する容量の１／８の容量の６つの領域を有することを特
   徴とする請求項１に記載の画像復号化装置。
4. 【請求項４】 前記所定分割数の１／２の数は、２であ
   り、 前記記憶手段は、前記復号化データを１フレーム分記憶
   する容量の１／４の容量の３つの領域を有することを特
   徴とする請求項１に記載の画像復号化装置。
5. 【請求項５】 前記符号化データはＰＡＬ方式の映像信
   号を符号化したものであることを特徴とする請求項１に
   記載の画像復号化装置。