JPH08293564A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH08293564A JPH08293564A JP7095596A JP9559695A JPH08293564A JP H08293564 A JPH08293564 A JP H08293564A JP 7095596 A JP7095596 A JP 7095596A JP 9559695 A JP9559695 A JP 9559695A JP H08293564 A JPH08293564 A JP H08293564A
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Abstract
(57)【要約】
【目的】 フローティングゲート型ＥＥＰＲＯＭの微細
化を図るとともに、製造工程を削減する。 【構成】 Ｐ型シリコン基板１１上にシリコン酸化膜を
形成し、このシリコン酸化膜上の所定の部分にシリコン
窒化膜を形成し、このシリコン窒化膜を耐酸化マスクと
して酸化処理を行い素子分離用のシリコン酸化膜１４を
形成する。はじめに形成したシリコン酸化膜とシリコン
窒化膜を除去した後、ソース領域１５とドレイン領域１
６を形成する。その後、熱酸化することによりゲート酸
化膜となるシリコン酸化膜１７を形成する。このとき同
時に、シリコン酸化膜１４とＰ型シリコン基板１１の露
出部との境界部に、トンネル酸化膜となる薄いシリコン
酸化膜１８が形成される。シリコン酸化膜１７およびシ
リコン酸化膜１８上に、フローティングゲート電極のポ
リシリコン膜１９、ポリ酸化膜２０およびコントロール
ゲートゲート電極のポリシリコン膜２１を順次形成す
る。
化を図るとともに、製造工程を削減する。 【構成】 Ｐ型シリコン基板１１上にシリコン酸化膜を
形成し、このシリコン酸化膜上の所定の部分にシリコン
窒化膜を形成し、このシリコン窒化膜を耐酸化マスクと
して酸化処理を行い素子分離用のシリコン酸化膜１４を
形成する。はじめに形成したシリコン酸化膜とシリコン
窒化膜を除去した後、ソース領域１５とドレイン領域１
６を形成する。その後、熱酸化することによりゲート酸
化膜となるシリコン酸化膜１７を形成する。このとき同
時に、シリコン酸化膜１４とＰ型シリコン基板１１の露
出部との境界部に、トンネル酸化膜となる薄いシリコン
酸化膜１８が形成される。シリコン酸化膜１７およびシ
リコン酸化膜１８上に、フローティングゲート電極のポ
リシリコン膜１９、ポリ酸化膜２０およびコントロール
ゲートゲート電極のポリシリコン膜２１を順次形成す
る。
Description
【０００１】
【産業上の利用分野】この発明はフローティングゲート
型ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａ
ｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ）からなる半導体記憶装置およ
びその製造方法に関するものである。
型ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａ
ｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ）からなる半導体記憶装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、電気的書き込み消去が可能なＥＥ
ＰＲＯＭの一つとして、トンネリングにより書き込み消
去を行うフローティングゲート型ＥＥＰＲＯＭがよく知
られている。このフローティングゲート型ＥＥＰＲＯＭ
は、拡散上の薄い絶縁膜を介して電荷のトンネリング注
入を行い、絶縁膜上のフローティングゲート電極に電荷
を蓄積させトランジスタのしきい値電圧を変化させて情
報を記憶させることを原理としている。
ＰＲＯＭの一つとして、トンネリングにより書き込み消
去を行うフローティングゲート型ＥＥＰＲＯＭがよく知
られている。このフローティングゲート型ＥＥＰＲＯＭ
は、拡散上の薄い絶縁膜を介して電荷のトンネリング注
入を行い、絶縁膜上のフローティングゲート電極に電荷
を蓄積させトランジスタのしきい値電圧を変化させて情
報を記憶させることを原理としている。
【０００３】従来の半導体記憶装置として代表的なフロ
ーティングゲート型ＥＥＰＲＯＭについて図面を参照し
ながら説明する。図１３〜図１５は代表的なフローティ
ングゲート型ＥＥＰＲＯＭの半導体記憶装置の製造方法
を示す工程順断面図である。この従来の半導体記憶装置
の製造方法は、まず、図１３に示すように、Ｐ型のシリ
コン基板１にＮ型拡散層からなるソース領域２およびド
レイン領域３を形成し、ソース領域２およびドレイン領
域３にまたがって比較的厚いシリコン酸化膜４を形成し
た後、公知のフォトエッチング技術によりドレイン領域
３上のシリコン酸化膜４の一部分のみをドレイン領域３
に達するように開口する。このシリコン酸化膜４の開口
部に、図１４に示すように、トンネリング媒体となりう
る薄いシリコン酸化膜５を形成する。この薄いシリコン
酸化膜５は、通常熱酸化法により形成し、１５〜２０Ｖ
のプログラム電圧で書き込み消去ができるように１０ｎ
ｍ程度になるように非常に薄く形成する。その後、図１
５に示すように、シリコン酸化膜４，５上にフローティ
ングゲート電極６，シリコン酸化膜７およびコントロー
ルゲート電極８を順次積層形成する。
ーティングゲート型ＥＥＰＲＯＭについて図面を参照し
ながら説明する。図１３〜図１５は代表的なフローティ
ングゲート型ＥＥＰＲＯＭの半導体記憶装置の製造方法
を示す工程順断面図である。この従来の半導体記憶装置
の製造方法は、まず、図１３に示すように、Ｐ型のシリ
コン基板１にＮ型拡散層からなるソース領域２およびド
レイン領域３を形成し、ソース領域２およびドレイン領
域３にまたがって比較的厚いシリコン酸化膜４を形成し
た後、公知のフォトエッチング技術によりドレイン領域
３上のシリコン酸化膜４の一部分のみをドレイン領域３
に達するように開口する。このシリコン酸化膜４の開口
部に、図１４に示すように、トンネリング媒体となりう
る薄いシリコン酸化膜５を形成する。この薄いシリコン
酸化膜５は、通常熱酸化法により形成し、１５〜２０Ｖ
のプログラム電圧で書き込み消去ができるように１０ｎ
ｍ程度になるように非常に薄く形成する。その後、図１
５に示すように、シリコン酸化膜４，５上にフローティ
ングゲート電極６，シリコン酸化膜７およびコントロー
ルゲート電極８を順次積層形成する。
【０００４】
【発明が解決しようとする課題】上記従来の製造方法で
は、トンネリング媒体となる薄いシリコン酸化膜５を形
成する領域となるシリコン酸化膜４の開口部の形成方法
として、シリコン酸化膜４を公知のフォトエッチング技
術により開口する方法を使用していたため、開口部の面
積をリソグラフィーの解像限界値以下にすることができ
ず、フローティングゲート型ＥＥＰＲＯＭの微細化は極
めて困難であり、さらに製造方法も複雑になるという問
題を有していた。
は、トンネリング媒体となる薄いシリコン酸化膜５を形
成する領域となるシリコン酸化膜４の開口部の形成方法
として、シリコン酸化膜４を公知のフォトエッチング技
術により開口する方法を使用していたため、開口部の面
積をリソグラフィーの解像限界値以下にすることができ
ず、フローティングゲート型ＥＥＰＲＯＭの微細化は極
めて困難であり、さらに製造方法も複雑になるという問
題を有していた。
【０００５】この発明は上記従来の問題点を解決するも
ので、フローティングゲート型ＥＥＰＲＯＭの微細化を
図れるとともに、製造工程を削減することのできる半導
体記憶装置およびその製造方法を提供することを目的と
する。
ので、フローティングゲート型ＥＥＰＲＯＭの微細化を
図れるとともに、製造工程を削減することのできる半導
体記憶装置およびその製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、一導電型の半導体基板上に素子形成領域の周
囲に形成した素子分離用酸化膜と、半導体基板の素子形
成領域内の素子分離用酸化膜の近傍に形成した他導電型
のソース領域およびドレイン領域と、ソース領域とドレ
イン領域との間のチャネル領域上およびドレイン領域上
に形成したゲート酸化膜と、素子分離用酸化膜とゲート
酸化膜との境界付近のドレイン領域上にゲート酸化膜よ
り膜厚が薄くゲート酸化膜と同時に自己整合的に形成し
たトンネル酸化膜と、ゲート酸化膜およびトンネル酸化
膜上に形成したフローティングゲート電極と、フローテ
ィングゲート電極上に絶縁膜を介して形成したコントロ
ールゲート電極とを備えている。
憶装置は、一導電型の半導体基板上に素子形成領域の周
囲に形成した素子分離用酸化膜と、半導体基板の素子形
成領域内の素子分離用酸化膜の近傍に形成した他導電型
のソース領域およびドレイン領域と、ソース領域とドレ
イン領域との間のチャネル領域上およびドレイン領域上
に形成したゲート酸化膜と、素子分離用酸化膜とゲート
酸化膜との境界付近のドレイン領域上にゲート酸化膜よ
り膜厚が薄くゲート酸化膜と同時に自己整合的に形成し
たトンネル酸化膜と、ゲート酸化膜およびトンネル酸化
膜上に形成したフローティングゲート電極と、フローテ
ィングゲート電極上に絶縁膜を介して形成したコントロ
ールゲート電極とを備えている。
【０００７】請求項２記載の半導体記憶装置の製造方法
は、一導電型の半導体基板の表面に第１のシリコン酸化
膜を形成する工程と、第１のシリコン酸化膜上にシリコ
ン窒化膜を形成する工程と、シリコン窒化膜を素子形成
領域上の部分を残してエッチング除去する工程と、シリ
コン窒化膜を耐酸化マスクとして酸化処理を行い素子分
離用酸化膜を形成する工程と、シリコン窒化膜および第
１のシリコン酸化膜をエッチング除去し半導体基板の素
子形成領域を露出させる工程と、露出した半導体基板の
素子形成領域内の素子分離用酸化膜の近傍に他導電型の
ソース領域およびドレイン領域を選択的に形成する工程
と、半導体基板全面を熱酸化することにより素子分離用
酸化膜と露出した半導体基板との境界部の半導体基板上
にトンネル酸化膜となる第２のシリコン酸化膜を形成す
ると同時に境界部以外の半導体基板上に第２のシリコン
酸化膜より膜厚の厚いゲート酸化膜となる第３のシリコ
ン酸化膜を形成する工程と、第２のシリコン酸化膜およ
び第３のシリコン酸化膜上にフローティングゲート電極
を形成しフローティングゲート電極上に絶縁膜を形成し
絶縁膜上にコントロールゲート電極を形成する工程とを
含んでいる。
は、一導電型の半導体基板の表面に第１のシリコン酸化
膜を形成する工程と、第１のシリコン酸化膜上にシリコ
ン窒化膜を形成する工程と、シリコン窒化膜を素子形成
領域上の部分を残してエッチング除去する工程と、シリ
コン窒化膜を耐酸化マスクとして酸化処理を行い素子分
離用酸化膜を形成する工程と、シリコン窒化膜および第
１のシリコン酸化膜をエッチング除去し半導体基板の素
子形成領域を露出させる工程と、露出した半導体基板の
素子形成領域内の素子分離用酸化膜の近傍に他導電型の
ソース領域およびドレイン領域を選択的に形成する工程
と、半導体基板全面を熱酸化することにより素子分離用
酸化膜と露出した半導体基板との境界部の半導体基板上
にトンネル酸化膜となる第２のシリコン酸化膜を形成す
ると同時に境界部以外の半導体基板上に第２のシリコン
酸化膜より膜厚の厚いゲート酸化膜となる第３のシリコ
ン酸化膜を形成する工程と、第２のシリコン酸化膜およ
び第３のシリコン酸化膜上にフローティングゲート電極
を形成しフローティングゲート電極上に絶縁膜を形成し
絶縁膜上にコントロールゲート電極を形成する工程とを
含んでいる。
【０００８】請求項３記載の半導体記憶装置の製造方法
は、一導電型の半導体基板の表面に第１のシリコン酸化
膜を形成する工程と、第１のシリコン酸化膜上にシリコ
ン窒化膜を形成する工程と、シリコン窒化膜を素子形成
領域上の部分を残してエッチング除去する工程と、シリ
コン窒化膜を耐酸化マスクとして酸化処理を行い素子分
離用酸化膜を形成する工程と、シリコン窒化膜および第
１のシリコン酸化膜をエッチング除去し半導体基板の素
子形成領域を露出させる工程と、露出した半導体基板の
素子形成領域内の素子分離用酸化膜の近傍に他導電型の
ソース領域およびドレイン領域を選択的に形成する工程
と、素子分離用酸化膜上から露出した半導体基板のドレ
イン領域上に跨がる領域をフォトレジストで覆いフォト
レジストで覆われていない半導体基板表面をエッチング
する工程と、フォトレジストを除去した後で半導体基板
全面を熱酸化することにより素子分離用酸化膜と露出し
た半導体基板との境界部のうちフォトレジストで覆った
部分の半導体基板上にトンネル酸化膜となる第２のシリ
コン酸化膜を形成すると同時にフォトレジストで覆った
部分以外の半導体基板上に第２のシリコン酸化膜より膜
厚の厚いゲート酸化膜となる第３のシリコン酸化膜を形
成する工程と、第２のシリコン酸化膜および第３のシリ
コン酸化膜上にフローティングゲート電極を形成しフロ
ーティングゲート電極上に絶縁膜を形成し絶縁膜上にコ
ントロールゲート電極を形成する工程とを含んでいる。
は、一導電型の半導体基板の表面に第１のシリコン酸化
膜を形成する工程と、第１のシリコン酸化膜上にシリコ
ン窒化膜を形成する工程と、シリコン窒化膜を素子形成
領域上の部分を残してエッチング除去する工程と、シリ
コン窒化膜を耐酸化マスクとして酸化処理を行い素子分
離用酸化膜を形成する工程と、シリコン窒化膜および第
１のシリコン酸化膜をエッチング除去し半導体基板の素
子形成領域を露出させる工程と、露出した半導体基板の
素子形成領域内の素子分離用酸化膜の近傍に他導電型の
ソース領域およびドレイン領域を選択的に形成する工程
と、素子分離用酸化膜上から露出した半導体基板のドレ
イン領域上に跨がる領域をフォトレジストで覆いフォト
レジストで覆われていない半導体基板表面をエッチング
する工程と、フォトレジストを除去した後で半導体基板
全面を熱酸化することにより素子分離用酸化膜と露出し
た半導体基板との境界部のうちフォトレジストで覆った
部分の半導体基板上にトンネル酸化膜となる第２のシリ
コン酸化膜を形成すると同時にフォトレジストで覆った
部分以外の半導体基板上に第２のシリコン酸化膜より膜
厚の厚いゲート酸化膜となる第３のシリコン酸化膜を形
成する工程と、第２のシリコン酸化膜および第３のシリ
コン酸化膜上にフローティングゲート電極を形成しフロ
ーティングゲート電極上に絶縁膜を形成し絶縁膜上にコ
ントロールゲート電極を形成する工程とを含んでいる。
【０００９】
【作用】この発明の構成および製造方法によれば、膜厚
の薄いトンネル酸化膜（第２のシリコン酸化膜）とゲー
ト酸化膜（第３のシリコン酸化膜）とを同時に形成する
ことができるため、製造工程を削減することができる。
さらに、トンネル酸化膜（第２のシリコン酸化膜）を素
子分離用酸化膜の近傍に自己整合的に形成することによ
り、トンネル酸化膜を微小領域とすることができ、フロ
ーティングゲート型ＥＥＰＲＯＭの微細化を実現でき
る。
の薄いトンネル酸化膜（第２のシリコン酸化膜）とゲー
ト酸化膜（第３のシリコン酸化膜）とを同時に形成する
ことができるため、製造工程を削減することができる。
さらに、トンネル酸化膜（第２のシリコン酸化膜）を素
子分離用酸化膜の近傍に自己整合的に形成することによ
り、トンネル酸化膜を微小領域とすることができ、フロ
ーティングゲート型ＥＥＰＲＯＭの微細化を実現でき
る。
【００１０】
【実施例】以下、この発明の実施例について説明する。 〔第１の実施例〕まず、この発明の第１の実施例につい
て図面を参照しながら説明する。図１〜図５はこの発明
の第１の実施例における半導体記憶装置の製造方法の工
程順断面図である。
て図面を参照しながら説明する。図１〜図５はこの発明
の第１の実施例における半導体記憶装置の製造方法の工
程順断面図である。
【００１１】図１に示すように、Ｐ型シリコン基板（半
導体基板）１１の一主面に熱酸化によって膜厚約２０ｎ
ｍのシリコン酸化膜（第１のシリコン酸化膜）１２を形
成し、その上に減圧気相成長法によりシリコン窒化膜１
３を約１６０ｎｍ堆積する。その後、公知のフォトエッ
チング技術を用いてシリコン窒化膜１３の所定の部分を
残すようにエッチング除去する。次いで１０００℃の熱
酸化雰囲気中で処理して、フローティング型ＥＥＰＲＯ
Ｍ形成領域とそれ以外の領域を分離する膜厚約４００ｎ
ｍのシリコン酸化膜（素子分離用酸化膜）１４を形成す
る。
導体基板）１１の一主面に熱酸化によって膜厚約２０ｎ
ｍのシリコン酸化膜（第１のシリコン酸化膜）１２を形
成し、その上に減圧気相成長法によりシリコン窒化膜１
３を約１６０ｎｍ堆積する。その後、公知のフォトエッ
チング技術を用いてシリコン窒化膜１３の所定の部分を
残すようにエッチング除去する。次いで１０００℃の熱
酸化雰囲気中で処理して、フローティング型ＥＥＰＲＯ
Ｍ形成領域とそれ以外の領域を分離する膜厚約４００ｎ
ｍのシリコン酸化膜（素子分離用酸化膜）１４を形成す
る。
【００１２】次に図２に示すように、シリコン窒化膜１
３を熱燐酸にて除去し、シリコン酸化膜１２をバッファ
ード弗酸にて除去する。その後、フォトレジストを用い
た公知の選択的イオン注入技術を用いてＡｓイオンをＰ
型シリコン基板１１に選択的に注入する。その後９５０
℃の熱処理を行うことにより、Ｎ型拡散層からなるフロ
ーティング型ＥＥＰＲＯＭのソース領域１５と、ドレイ
ン領域１６とを形成する。
３を熱燐酸にて除去し、シリコン酸化膜１２をバッファ
ード弗酸にて除去する。その後、フォトレジストを用い
た公知の選択的イオン注入技術を用いてＡｓイオンをＰ
型シリコン基板１１に選択的に注入する。その後９５０
℃の熱処理を行うことにより、Ｎ型拡散層からなるフロ
ーティング型ＥＥＰＲＯＭのソース領域１５と、ドレイ
ン領域１６とを形成する。
【００１３】次に図３に示すように、９００℃の熱酸化
によりＰ型シリコン基板１１上にシリコン酸化膜（ゲー
ト酸化膜，第３のシリコン酸化膜）１７を２０ｎｍの厚
さで形成する。このとき同時に、シリコン酸化膜１４と
Ｐ型シリコン基板１１の露出部との境界部には、トンネ
ル領域となる約１０ｎｍの薄いシリコン酸化膜（トンネ
ル酸化膜，第２のシリコン酸化膜）１８が形成される。
これはシリコン酸化膜１４の形成時にシリコン窒化膜１
３の端部近傍のＰ型シリコン基板１１中に生じたシリコ
ンの結晶欠陥がその後も残留し、シリコン酸化膜１７形
成時にシリコン酸化膜１４とＰ型シリコン基板１１の露
出部との境界部の酸化膜形成が阻害されるためである。
この実施例では、シリコン酸化膜１８の幅はシリコン酸
化膜１４端から約０．０５μｍとなり、従来のフォトレ
ジストを用いた選択的エッチングによりトンネル領域を
形成する場合に比べ、極めて微小なトンネル領域を形成
することが可能となる。
によりＰ型シリコン基板１１上にシリコン酸化膜（ゲー
ト酸化膜，第３のシリコン酸化膜）１７を２０ｎｍの厚
さで形成する。このとき同時に、シリコン酸化膜１４と
Ｐ型シリコン基板１１の露出部との境界部には、トンネ
ル領域となる約１０ｎｍの薄いシリコン酸化膜（トンネ
ル酸化膜，第２のシリコン酸化膜）１８が形成される。
これはシリコン酸化膜１４の形成時にシリコン窒化膜１
３の端部近傍のＰ型シリコン基板１１中に生じたシリコ
ンの結晶欠陥がその後も残留し、シリコン酸化膜１７形
成時にシリコン酸化膜１４とＰ型シリコン基板１１の露
出部との境界部の酸化膜形成が阻害されるためである。
この実施例では、シリコン酸化膜１８の幅はシリコン酸
化膜１４端から約０．０５μｍとなり、従来のフォトレ
ジストを用いた選択的エッチングによりトンネル領域を
形成する場合に比べ、極めて微小なトンネル領域を形成
することが可能となる。
【００１４】次に図４に示すように、燐をドープ（約３
×１０20ｃｍ-3）したポリシリコン膜１９を減圧気相成
長法により約３００ｎｍ形成する。次いで公知のフォト
エッチング技術により、ポリシリコン膜１９をフローテ
ィングゲート電極とするために部分的にエッチング除去
する。その後、公知の熱酸化法によりポリ酸化膜（絶縁
膜）２０をポリシリコン膜１９上に約３０ｎｍの膜厚と
なるように形成する。
×１０20ｃｍ-3）したポリシリコン膜１９を減圧気相成
長法により約３００ｎｍ形成する。次いで公知のフォト
エッチング技術により、ポリシリコン膜１９をフローテ
ィングゲート電極とするために部分的にエッチング除去
する。その後、公知の熱酸化法によりポリ酸化膜（絶縁
膜）２０をポリシリコン膜１９上に約３０ｎｍの膜厚と
なるように形成する。
【００１５】次に図５に示すように、燐をドープ（約３
×１０20ｃｍ-3）したポリシリコン膜２１を減圧気相成
長法により約４００ｎｍ形成する。次いで公知のフォト
エッチング技術により、ポリシリコン膜２１、ポリ酸化
膜２０、ポリシリコン膜１９およびシリコン酸化膜１７
の所定の部分を残すようにエッチングを行い、ポリシリ
コン膜１９をフローティングゲート電極とし、ポリシリ
コン膜２１をコントロールゲート電極としたフローティ
ングゲート型ＥＥＰＲＯＭを作製することができる。
×１０20ｃｍ-3）したポリシリコン膜２１を減圧気相成
長法により約４００ｎｍ形成する。次いで公知のフォト
エッチング技術により、ポリシリコン膜２１、ポリ酸化
膜２０、ポリシリコン膜１９およびシリコン酸化膜１７
の所定の部分を残すようにエッチングを行い、ポリシリ
コン膜１９をフローティングゲート電極とし、ポリシリ
コン膜２１をコントロールゲート電極としたフローティ
ングゲート型ＥＥＰＲＯＭを作製することができる。
【００１６】図６は図５に示したフローティングゲート
型ＥＥＰＲＯＭの平面図を示したものである。トンネル
領域であるシリコン酸化膜１８は、図３に示す段階では
シリコン酸化膜１４とＰ型シリコン基板１１の露出部と
の境界部の全周に渡って形成されるため、フローティン
グゲート電極であるポリシリコン膜１９は、図６に示す
ように、ソース領域１５とドレイン領域１６との間のチ
ャンネル領域上にトンネル領域が形成されないように、
トンネル領域形成部以外では、シリコン酸化膜１４から
距離をおいて配置されなければならない。
型ＥＥＰＲＯＭの平面図を示したものである。トンネル
領域であるシリコン酸化膜１８は、図３に示す段階では
シリコン酸化膜１４とＰ型シリコン基板１１の露出部と
の境界部の全周に渡って形成されるため、フローティン
グゲート電極であるポリシリコン膜１９は、図６に示す
ように、ソース領域１５とドレイン領域１６との間のチ
ャンネル領域上にトンネル領域が形成されないように、
トンネル領域形成部以外では、シリコン酸化膜１４から
距離をおいて配置されなければならない。
【００１７】以上のようにこの実施例の製造方法によれ
ば、トンネル酸化膜であるシリコン酸化膜１８を、フロ
ーティングゲート電極下のゲート酸化膜であるシリコン
酸化膜１７と同時にかつ自己整合的に形成することがで
きるため、製造工程の削減とフローティングゲート型Ｅ
ＥＰＲＯＭの微細化を同時に実現できる。また、図７は
図５，図６の工程の後、保護膜および金属配線を形成
し、フローティングゲート型ＥＥＰＲＯＭとして動作さ
せる場合の各領域とのコンタクト孔を示す平面図であ
る。図７において、２３は保護膜（図示せず）に形成し
たソース領域１５へのコンタクト孔、２４はドレイン領
域１６へのコンタクト孔、２５はポリシリコン膜２１か
らなるコントロールゲート電極へのコンタクト孔であ
り、金属配線については省略した。
ば、トンネル酸化膜であるシリコン酸化膜１８を、フロ
ーティングゲート電極下のゲート酸化膜であるシリコン
酸化膜１７と同時にかつ自己整合的に形成することがで
きるため、製造工程の削減とフローティングゲート型Ｅ
ＥＰＲＯＭの微細化を同時に実現できる。また、図７は
図５，図６の工程の後、保護膜および金属配線を形成
し、フローティングゲート型ＥＥＰＲＯＭとして動作さ
せる場合の各領域とのコンタクト孔を示す平面図であ
る。図７において、２３は保護膜（図示せず）に形成し
たソース領域１５へのコンタクト孔、２４はドレイン領
域１６へのコンタクト孔、２５はポリシリコン膜２１か
らなるコントロールゲート電極へのコンタクト孔であ
り、金属配線については省略した。
【００１８】このように製造されたこの実施例の半導体
記憶装置の動作を説明しておく。まず書き込みは、コン
トロールゲート電極であるポリシリコン膜２１に例えば
１５Ｖの電圧を印加し、Ｎ型拡散層のドレイン領域１６
を接地することによって行う。このときトンネル酸化膜
であるシリコン酸化膜１８を、Ｎ型拡散層のドレイン領
域１６から電子がトンネリングによって通過し、フロー
ティングゲート電極であるポリシリコン膜１９に蓄積さ
れ、フローティングゲート型ＥＥＰＲＯＭのしきい値電
圧を上昇させる。
記憶装置の動作を説明しておく。まず書き込みは、コン
トロールゲート電極であるポリシリコン膜２１に例えば
１５Ｖの電圧を印加し、Ｎ型拡散層のドレイン領域１６
を接地することによって行う。このときトンネル酸化膜
であるシリコン酸化膜１８を、Ｎ型拡散層のドレイン領
域１６から電子がトンネリングによって通過し、フロー
ティングゲート電極であるポリシリコン膜１９に蓄積さ
れ、フローティングゲート型ＥＥＰＲＯＭのしきい値電
圧を上昇させる。
【００１９】次に消去については、Ｎ型拡散層のドレイ
ン領域１６に例えば１５Ｖの電圧を印加することによ
り、フローティングゲート電極であるポリシリコン膜１
９に蓄積された電子をＮ型拡散層のドレイン領域１６に
トンネリングによって引き抜き、フローティングゲート
型ＥＥＰＲＯＭのしきい値電圧を低下させることによっ
て行う。
ン領域１６に例えば１５Ｖの電圧を印加することによ
り、フローティングゲート電極であるポリシリコン膜１
９に蓄積された電子をＮ型拡散層のドレイン領域１６に
トンネリングによって引き抜き、フローティングゲート
型ＥＥＰＲＯＭのしきい値電圧を低下させることによっ
て行う。
【００２０】この実施例の半導体記憶装置は、シリコン
酸化膜１７と同時に、シリコン酸化膜１４とＰ型シリコ
ン基板１１の露出部との境界部に自己整合的に形成され
たシリコン酸化膜１８をトンネル酸化膜として使用する
ため、製造工程の削減とフローティングゲート型ＥＥＰ
ＲＯＭの微細化を同時に実現できる。 〔第２の実施例〕次にこの発明の第２の実施例について
図面を参照しながら説明する。
酸化膜１７と同時に、シリコン酸化膜１４とＰ型シリコ
ン基板１１の露出部との境界部に自己整合的に形成され
たシリコン酸化膜１８をトンネル酸化膜として使用する
ため、製造工程の削減とフローティングゲート型ＥＥＰ
ＲＯＭの微細化を同時に実現できる。 〔第２の実施例〕次にこの発明の第２の実施例について
図面を参照しながら説明する。
【００２１】図８および図１０はこの発明の第２の実施
例における半導体記憶装置の製造方法の工程順断面図で
あり、図９は図８の平面図、図１１は図１０の後の工程
の平面図である。この実施例では、第１の実施例におけ
る図１および図２の工程は同一の工程を用いるので、そ
の後の工程について詳しく説明する。図１，図２に示す
第１の実施例と同様にして、Ｐ型シリコン基板（半導体
基板）１１に、フローティング型ＥＥＰＲＯＭ形成領域
とそれ以外の領域を分離する膜厚約４００ｎｍのシリコ
ン酸化膜（素子分離用酸化膜）１４と、Ｎ型拡散層から
なるフローティング型ＥＥＰＲＯＭのソース領域１５
と、ドレイン領域１６とを形成し、その後、図８，図９
に示すように、フォトレジスト２２を、シリコン酸化膜
１４とＰ型シリコン基板１１の境界の一部分のみを覆う
ように形成する。次いで、バッファード弗酸によりエッ
チング処理を行い、フォトレジスト２２で覆われていな
いＰ型シリコン基板１１の表面をエッチングする。この
エッチング処理により、シリコン酸化膜１４の形成時に
Ｐ型シリコン基板１１とシリコン酸化膜１４の境界部の
Ｐ型シリコン基板１１中に形成され残留したシリコンの
結晶欠陥を含む層がエッチング除去される。バッファー
ド弗酸による処理後、フォトレジスト２２をアッシング
により除去する。
例における半導体記憶装置の製造方法の工程順断面図で
あり、図９は図８の平面図、図１１は図１０の後の工程
の平面図である。この実施例では、第１の実施例におけ
る図１および図２の工程は同一の工程を用いるので、そ
の後の工程について詳しく説明する。図１，図２に示す
第１の実施例と同様にして、Ｐ型シリコン基板（半導体
基板）１１に、フローティング型ＥＥＰＲＯＭ形成領域
とそれ以外の領域を分離する膜厚約４００ｎｍのシリコ
ン酸化膜（素子分離用酸化膜）１４と、Ｎ型拡散層から
なるフローティング型ＥＥＰＲＯＭのソース領域１５
と、ドレイン領域１６とを形成し、その後、図８，図９
に示すように、フォトレジスト２２を、シリコン酸化膜
１４とＰ型シリコン基板１１の境界の一部分のみを覆う
ように形成する。次いで、バッファード弗酸によりエッ
チング処理を行い、フォトレジスト２２で覆われていな
いＰ型シリコン基板１１の表面をエッチングする。この
エッチング処理により、シリコン酸化膜１４の形成時に
Ｐ型シリコン基板１１とシリコン酸化膜１４の境界部の
Ｐ型シリコン基板１１中に形成され残留したシリコンの
結晶欠陥を含む層がエッチング除去される。バッファー
ド弗酸による処理後、フォトレジスト２２をアッシング
により除去する。
【００２２】次に図１０に示すように、９００℃の熱酸
化によりＰ型シリコン基板１１上にシリコン酸化膜（ゲ
ート酸化膜，第３のシリコン酸化膜）１７を２０ｎｍの
厚さで形成する。このとき同時に、図８，図９の工程で
フォトレジスト２２に覆われていた領域におけるシリコ
ン酸化膜１４とＰ型シリコン基板１１の露出部との境界
部には、トンネル領域となる膜厚約１０ｎｍの薄いシリ
コン酸化膜（トンネル酸化膜，第２のシリコン酸化膜）
１８が形成される。これは第１の実施例でも説明したよ
うに、図１に示すシリコン酸化膜１４の形成時にシリコ
ン窒化膜１３の端部近傍のＰ型シリコン基板１１中に形
成され残留したシリコンの結晶欠陥の作用により、酸化
膜の成長が阻害されるためである。図８，図９の工程で
フォトレジスト２２に覆われてなかった領域では、窒素
原子を含む層がエッチングにより除去されているため、
酸化時の薄膜化は起きない。この実施例では、シリコン
酸化膜１８の幅はシリコン酸化膜１４端から約０．０５
μｍとなり、従来のフォトレジストを用いた選択的エッ
チングによりトンネル領域を形成する場合に比べ、極め
て微小なトンネル領域を形成することが可能となる。
化によりＰ型シリコン基板１１上にシリコン酸化膜（ゲ
ート酸化膜，第３のシリコン酸化膜）１７を２０ｎｍの
厚さで形成する。このとき同時に、図８，図９の工程で
フォトレジスト２２に覆われていた領域におけるシリコ
ン酸化膜１４とＰ型シリコン基板１１の露出部との境界
部には、トンネル領域となる膜厚約１０ｎｍの薄いシリ
コン酸化膜（トンネル酸化膜，第２のシリコン酸化膜）
１８が形成される。これは第１の実施例でも説明したよ
うに、図１に示すシリコン酸化膜１４の形成時にシリコ
ン窒化膜１３の端部近傍のＰ型シリコン基板１１中に形
成され残留したシリコンの結晶欠陥の作用により、酸化
膜の成長が阻害されるためである。図８，図９の工程で
フォトレジスト２２に覆われてなかった領域では、窒素
原子を含む層がエッチングにより除去されているため、
酸化時の薄膜化は起きない。この実施例では、シリコン
酸化膜１８の幅はシリコン酸化膜１４端から約０．０５
μｍとなり、従来のフォトレジストを用いた選択的エッ
チングによりトンネル領域を形成する場合に比べ、極め
て微小なトンネル領域を形成することが可能となる。
【００２３】この後は、第１の実施例と同様の工程を経
て、フローティングゲート電極であるポリシリコン膜１
９、ポリ酸化膜（絶縁膜）２０およびコントロールゲー
ト電極としてポリシリコン膜２１を形成し、フローティ
ングゲート型ＥＥＰＲＯＭを作製する。図１１に、コン
トロールゲート電極としてポリシリコン膜２１を形成し
たときのフローティングゲート型ＥＥＰＲＯＭの平面図
を示す。なお、このときの断面図は図５と同じである。
この実施例では、トンネル領域であるシリコン酸化膜１
８をフローティングゲート電極であるポリシリコン膜１
９の下部に限定的に形成しているので、フローティング
ゲート電極であるポリシリコン膜１９を、第１の実施例
のようにチャンネル領域上にトンネル領域が形成されな
いようにトンネル領域形成部以外でシリコン酸化膜１４
から距離をおいて配置する必要がなく、第１の実施例に
比べ、工程数は増えるが、フローティングゲート型ＥＥ
ＰＲＯＭをより微細化できる。
て、フローティングゲート電極であるポリシリコン膜１
９、ポリ酸化膜（絶縁膜）２０およびコントロールゲー
ト電極としてポリシリコン膜２１を形成し、フローティ
ングゲート型ＥＥＰＲＯＭを作製する。図１１に、コン
トロールゲート電極としてポリシリコン膜２１を形成し
たときのフローティングゲート型ＥＥＰＲＯＭの平面図
を示す。なお、このときの断面図は図５と同じである。
この実施例では、トンネル領域であるシリコン酸化膜１
８をフローティングゲート電極であるポリシリコン膜１
９の下部に限定的に形成しているので、フローティング
ゲート電極であるポリシリコン膜１９を、第１の実施例
のようにチャンネル領域上にトンネル領域が形成されな
いようにトンネル領域形成部以外でシリコン酸化膜１４
から距離をおいて配置する必要がなく、第１の実施例に
比べ、工程数は増えるが、フローティングゲート型ＥＥ
ＰＲＯＭをより微細化できる。
【００２４】以上のようにこの実施例の製造方法によれ
ば、トンネル酸化膜であるシリコン酸化膜１８を、フロ
ーティングゲート電極下のゲート酸化膜であるシリコン
酸化膜１７と同時にかつ自己整合的に形成することがで
きるため、製造工程の削減とフローティングゲート型Ｅ
ＥＰＲＯＭの微細化を同時に実現できる。さらに、トン
ネル領域であるシリコン酸化膜１８をフローティングゲ
ート電極であるポリシリコン膜１９の下部に限定的に形
成しているので、フローティングゲート型ＥＥＰＲＯＭ
をより微細化できる。
ば、トンネル酸化膜であるシリコン酸化膜１８を、フロ
ーティングゲート電極下のゲート酸化膜であるシリコン
酸化膜１７と同時にかつ自己整合的に形成することがで
きるため、製造工程の削減とフローティングゲート型Ｅ
ＥＰＲＯＭの微細化を同時に実現できる。さらに、トン
ネル領域であるシリコン酸化膜１８をフローティングゲ
ート電極であるポリシリコン膜１９の下部に限定的に形
成しているので、フローティングゲート型ＥＥＰＲＯＭ
をより微細化できる。
【００２５】また、図１２は図１１の工程の後、保護膜
および金属配線を形成し、フローティングゲート型ＥＥ
ＰＲＯＭとして動作させる場合の各領域とのコンタクト
孔を示す平面図である。図１２において、２３は保護膜
（図示せず）に形成したソース領域１５へのコンタクト
孔、２４はドレイン領域１６へのコンタクト孔、２５は
ポリシリコン膜２１からなるコントロールゲート電極へ
のコンタクト孔であり、金属配線については省略した。
および金属配線を形成し、フローティングゲート型ＥＥ
ＰＲＯＭとして動作させる場合の各領域とのコンタクト
孔を示す平面図である。図１２において、２３は保護膜
（図示せず）に形成したソース領域１５へのコンタクト
孔、２４はドレイン領域１６へのコンタクト孔、２５は
ポリシリコン膜２１からなるコントロールゲート電極へ
のコンタクト孔であり、金属配線については省略した。
【００２６】このように製造されたこの第２の実施例の
半導体記憶装置の動作は、第１の実施例で説明した動作
と全く同様である。この第２の実施例の半導体記憶装置
は、シリコン酸化膜１７と同時に、シリコン酸化膜１４
とＰ型シリコン基板１１の露出部との境界部に自己整合
的に形成されたシリコン酸化膜１８をトンネル酸化膜と
して使用するため、製造工程の削減とフローティングゲ
ート型ＥＥＰＲＯＭの微細化を同時に実現できる。さら
に、トンネル領域であるシリコン酸化膜１８をフローテ
ィングゲート電極であるポリシリコン膜１９の下部に限
定的に形成しているので、フローティングゲート型ＥＥ
ＰＲＯＭをより微細化できる。
半導体記憶装置の動作は、第１の実施例で説明した動作
と全く同様である。この第２の実施例の半導体記憶装置
は、シリコン酸化膜１７と同時に、シリコン酸化膜１４
とＰ型シリコン基板１１の露出部との境界部に自己整合
的に形成されたシリコン酸化膜１８をトンネル酸化膜と
して使用するため、製造工程の削減とフローティングゲ
ート型ＥＥＰＲＯＭの微細化を同時に実現できる。さら
に、トンネル領域であるシリコン酸化膜１８をフローテ
ィングゲート電極であるポリシリコン膜１９の下部に限
定的に形成しているので、フローティングゲート型ＥＥ
ＰＲＯＭをより微細化できる。
【００２７】なお、上記実施例では、ＮＰＮ型の半導体
記憶装置について説明したが、ＰＮＰ型でも本発明を適
用することができる。
記憶装置について説明したが、ＰＮＰ型でも本発明を適
用することができる。
【００２８】
【発明の効果】この発明によれば、膜厚の薄いトンネル
酸化膜（第２のシリコン酸化膜）とゲート酸化膜（第３
のシリコン酸化膜）とを同時に形成することができるた
め、製造工程を削減することができる。さらに、トンネ
ル酸化膜（第２のシリコン酸化膜）を素子分離用酸化膜
の近傍に自己整合的に形成することにより、トンネル酸
化膜を微小領域とすることができ、フローティングゲー
ト型ＥＥＰＲＯＭの微細化を実現できる。
酸化膜（第２のシリコン酸化膜）とゲート酸化膜（第３
のシリコン酸化膜）とを同時に形成することができるた
め、製造工程を削減することができる。さらに、トンネ
ル酸化膜（第２のシリコン酸化膜）を素子分離用酸化膜
の近傍に自己整合的に形成することにより、トンネル酸
化膜を微小領域とすることができ、フローティングゲー
ト型ＥＥＰＲＯＭの微細化を実現できる。
【図１】この発明の第１の実施例の半導体記憶装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図２】この発明の第１の実施例の半導体記憶装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図３】この発明の第１の実施例の半導体記憶装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図４】この発明の第１の実施例の半導体記憶装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図５】この発明の第１の実施例の半導体記憶装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図６】この発明の第１の実施例における図５の工程の
平面図。
平面図。
【図７】この発明の第１の実施例の半導体記憶装置の平
面図。
面図。
【図８】この発明の第２の実施例の半導体記憶装置の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図９】この発明の第２の実施例における図８の工程の
平面図。
平面図。
【図１０】この発明の第２の実施例の半導体記憶装置の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１１】この発明の第２の実施例の半導体記憶装置の
製造方法を示す平面図。
製造方法を示す平面図。
【図１２】この発明の第２の実施例の半導体記憶装置を
示す平面図。
示す平面図。
【図１３】従来の半導体記憶装置の製造方法を示す工程
順断面図。
順断面図。
【図１４】従来の半導体記憶装置の製造方法を示す工程
順断面図。
順断面図。
【図１５】従来の半導体記憶装置の製造方法を示す工程
順断面図。
順断面図。
１１ Ｐ型シリコン基板（半導体基板） １２ シリコン酸化膜（第１のシリコン酸化膜） １３ シリコン窒化膜 １４ シリコン酸化膜（素子分離用酸化膜） １５ ソース領域 １６ ドレイン領域 １７ シリコン酸化膜（ゲート酸化膜，第３のシリコ
ン酸化膜） １８ シリコン酸化膜（トンネル酸化膜，第２のシリ
コン酸化膜） １９ ポリシリコン膜（フローティングゲート電極） ２０ ポリ酸化膜（絶縁膜） ２１ ポリシリコン膜（コントロールゲート電極）
ン酸化膜） １８ シリコン酸化膜（トンネル酸化膜，第２のシリ
コン酸化膜） １９ ポリシリコン膜（フローティングゲート電極） ２０ ポリ酸化膜（絶縁膜） ２１ ポリシリコン膜（コントロールゲート電極）
Claims (3)
- 【請求項１】 一導電型の半導体基板上に素子形成領域
の周囲に形成した素子分離用酸化膜と、前記半導体基板
の素子形成領域内の前記素子分離用酸化膜の近傍に形成
した他導電型のソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域との間のチャネル領域上
および前記ドレイン領域上に形成したゲート酸化膜と、
前記素子分離用酸化膜と前記ゲート酸化膜との境界付近
の前記ドレイン領域上に前記ゲート酸化膜より膜厚が薄
く前記ゲート酸化膜と同時に自己整合的に形成したトン
ネル酸化膜と、前記ゲート酸化膜および前記トンネル酸
化膜上に形成したフローティングゲート電極と、前記フ
ローティングゲート電極上に絶縁膜を介して形成したコ
ントロールゲート電極とを備えた半導体記憶装置。 - 【請求項２】 一導電型の半導体基板の表面に第１のシ
リコン酸化膜を形成する工程と、前記第１のシリコン酸
化膜上にシリコン窒化膜を形成する工程と、前記シリコ
ン窒化膜を素子形成領域上の部分を残してエッチング除
去する工程と、前記シリコン窒化膜を耐酸化マスクとし
て酸化処理を行い素子分離用酸化膜を形成する工程と、
前記シリコン窒化膜および前記第１のシリコン酸化膜を
エッチング除去し前記半導体基板の素子形成領域を露出
させる工程と、露出した前記半導体基板の素子形成領域
内の前記素子分離用酸化膜の近傍に他導電型のソース領
域およびドレイン領域を選択的に形成する工程と、前記
半導体基板全面を熱酸化することにより前記素子分離用
酸化膜と露出した前記半導体基板との境界部の前記半導
体基板上にトンネル酸化膜となる第２のシリコン酸化膜
を形成すると同時に前記境界部以外の前記半導体基板上
に前記第２のシリコン酸化膜より膜厚の厚いゲート酸化
膜となる第３のシリコン酸化膜を形成する工程と、前記
第２のシリコン酸化膜および前記第３のシリコン酸化膜
上にフローティングゲート電極を形成し前記フローティ
ングゲート電極上に絶縁膜を形成し前記絶縁膜上にコン
トロールゲート電極を形成する工程とを含む半導体記憶
装置の製造方法。 - 【請求項３】 一導電型の半導体基板の表面に第１のシ
リコン酸化膜を形成する工程と、前記第１のシリコン酸
化膜上にシリコン窒化膜を形成する工程と、前記シリコ
ン窒化膜を素子形成領域上の部分を残してエッチング除
去する工程と、前記シリコン窒化膜を耐酸化マスクとし
て酸化処理を行い素子分離用酸化膜を形成する工程と、
前記シリコン窒化膜および前記第１のシリコン酸化膜を
エッチング除去し前記半導体基板の素子形成領域を露出
させる工程と、露出した前記半導体基板の素子形成領域
内の前記素子分離用酸化膜の近傍に他導電型のソース領
域およびドレイン領域を選択的に形成する工程と、前記
素子分離用酸化膜上から露出した前記半導体基板の前記
ドレイン領域上に跨がる領域をフォトレジストで覆い前
記フォトレジストで覆われていない前記半導体基板表面
をエッチングする工程と、前記フォトレジストを除去し
た後で前記半導体基板全面を熱酸化することにより前記
素子分離用酸化膜と露出した前記半導体基板との境界部
のうち前記フォトレジストで覆った部分の前記半導体基
板上にトンネル酸化膜となる第２のシリコン酸化膜を形
成すると同時に前記フォトレジストで覆った部分以外の
前記半導体基板上に前記第２のシリコン酸化膜より膜厚
の厚いゲート酸化膜となる第３のシリコン酸化膜を形成
する工程と、前記第２のシリコン酸化膜および前記第３
のシリコン酸化膜上にフローティングゲート電極を形成
し前記フローティングゲート電極上に絶縁膜を形成し前
記絶縁膜上にコントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095596A JPH08293564A (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095596A JPH08293564A (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293564A true JPH08293564A (ja) | 1996-11-05 |
Family
ID=14141953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095596A Pending JPH08293564A (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092368A (ja) * | 2001-09-19 | 2003-03-28 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US6548355B2 (en) * | 1998-06-30 | 2003-04-15 | Stmicroelectronics S.R.L. | EEPROM memory cell and corresponding manufacturing method |
| JP2011100876A (ja) * | 2009-11-06 | 2011-05-19 | Asahi Kasei Electronics Co Ltd | Ｐチャネル型不揮発性メモリ及び半導体装置、ｐチャネル型不揮発性メモリの製造方法 |
-
1995
- 1995-04-20 JP JP7095596A patent/JPH08293564A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548355B2 (en) * | 1998-06-30 | 2003-04-15 | Stmicroelectronics S.R.L. | EEPROM memory cell and corresponding manufacturing method |
| JP2003092368A (ja) * | 2001-09-19 | 2003-03-28 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| WO2003028113A1 (en) * | 2001-09-19 | 2003-04-03 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| US6949790B2 (en) | 2001-09-19 | 2005-09-27 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| US7314797B2 (en) | 2001-09-19 | 2008-01-01 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| JP2011100876A (ja) * | 2009-11-06 | 2011-05-19 | Asahi Kasei Electronics Co Ltd | Ｐチャネル型不揮発性メモリ及び半導体装置、ｐチャネル型不揮発性メモリの製造方法 |
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