JPH08293731A - CMOS piezoelectric oscillator circuit - Google Patents
CMOS piezoelectric oscillator circuitInfo
- Publication number
- JPH08293731A JPH08293731A JP7093696A JP9369695A JPH08293731A JP H08293731 A JPH08293731 A JP H08293731A JP 7093696 A JP7093696 A JP 7093696A JP 9369695 A JP9369695 A JP 9369695A JP H08293731 A JPH08293731 A JP H08293731A
- Authority
- JP
- Japan
- Prior art keywords
- input
- nand gate
- circuit
- oscillation
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 40
- 239000013078 crystal Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】 スタンバイ電流を低く抑えることができ、電
源の効率的な使用を可能とするＣＭＯＳ圧電発振回路を
提供する。
【構成】 ＣＭＯＳ回路によるＮＡＮＤゲートと、この
ＮＡＮＤゲートの入出力間に並列に接続された低抵抗値
の抵抗および水晶振動子と、その水晶振動子の両端と基
準電位との間にそれぞれ接続されたコンデンサと、水晶
振動子の発振の動作／停止を選択するためのスイッチを
有するスタンバイ回路とからなり、ＮＡＮＤゲートの１
つの入力には動作信号あるいは停止信号が入力され、も
う一方の入力にはＮＡＮＤゲートの出力が水晶振動子を
介して入力される。また、ＮＡＮＤゲートは、停止信号
が入力された場合には、その停止信号と同レベルの電位
との遮断がなされるようｎＭＯＳあるいはｐＭＯＳをオ
フとする。また、ＮＡＮＤゲートに代えてＮＯＲゲート
としてもよい。
(57) [Summary] [Object] To provide a CMOS piezoelectric oscillator circuit capable of suppressing standby current to a low level and enabling efficient use of a power supply. [Structure] A NAND gate formed by a CMOS circuit, a low-resistance resistor and a crystal oscillator connected in parallel between the input and output of the NAND gate, and connected between both ends of the crystal oscillator and a reference potential, respectively. And a standby circuit having a switch for selecting the operation / stop of the oscillation of the crystal unit.
The operation signal or the stop signal is input to one input, and the output of the NAND gate is input to the other input via the crystal oscillator. When the stop signal is input, the NAND gate turns off the nMOS or pMOS so that the stop signal is cut off from the potential at the same level. A NOR gate may be used instead of the NAND gate.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、三次オーバートーン周
波数で発振するＣＭＯＳデバイスを用いた圧電発振回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a piezoelectric oscillator circuit using a CMOS device which oscillates at a third overtone frequency.
【０００２】[0002]
【従来の技術】従来、オーバートーン周波数で発振する
圧電発振回路には、例えば図５に示すようなＣＭＯＳイ
ンバータを用いた構成のものがある。この発振回路は、
ＭＯＳ−ＦＥＴ４２，４３を２個直列接続した構成のＣ
ＭＯＳインバータの入出力間に、抵抗Ｒf と水晶振動子
とが並列に接続され、また、この水晶振動子の両端と基
準電位との間には、それぞれコンデンサが接続されてい
る。さらに、インバータの入力端子と電源または接地間
には、ＦＥＴ４１が接続され、このＦＥＴ４１に印加す
る電圧によって発振出力を‘ＯＮ’／‘ＯＦＦ’するス
タンバイ機能を有するものとなっている。2. Description of the Related Art Conventionally, there is a piezoelectric oscillator circuit which oscillates at an overtone frequency, for example, a structure using a CMOS inverter as shown in FIG. This oscillator circuit
C with a structure in which two MOS-FETs 42 and 43 are connected in series
A resistor Rf and a crystal oscillator are connected in parallel between the input and output of the MOS inverter, and capacitors are connected between both ends of the crystal oscillator and the reference potential. Further, the FET 41 is connected between the input terminal of the inverter and the power supply or the ground, and has a standby function of turning the oscillation output “ON” / “OFF” by the voltage applied to the FET 41.
【０００３】この回路構成を有する圧電発振回路におい
て、まず、発振を停止させる場合は、ＦＥＴ４１のゲー
トに＋５Ｖ（Ｈ）の電圧を印加する。これにより、イン
バータの入力端子は接地され、発振は停止する。一方、
発振動作をさせる場合には、ＦＥＴ４１のゲートに０Ｖ
（Ｌ）の電圧を印加するようになっている。In the piezoelectric oscillation circuit having this circuit configuration, first, in order to stop the oscillation, a voltage of +5 V (H) is applied to the gate of the FET 41. As a result, the input terminal of the inverter is grounded and the oscillation is stopped. on the other hand,
When oscillating, 0V is applied to the gate of FET41.
The voltage of (L) is applied.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上述した従
来の圧電発振回路では、発振を停止させるためにＦＥＴ
４１を‘ＯＮ’とした場合、発振段の入力側ａ（図５に
示す）点が０Ｖ、出力側ｂ（図５に示す）点がＨレベル
（電源電圧）となるために、抵抗Ｒf に電圧がかかり、
無駄に電流を消費していた。特に、オーバートーン周波
数で発振させる場合、抵抗Ｒf は、基本波を発振させる
場合では１ＭΩであるのに対し、数ｋΩの値としなけれ
ばならず、発振停止時にはこの抵抗Ｒf の両端には数ｍ
Ａ（３ｍＡ〜５ｍＡ）のスタンバイ電流が流れる。従来
技術では、このように無駄に電流を消費してしまうた
め、例えば、バッテリーや乾電池等を使用した機器で
は、動作時間が短縮され、電源の効率的な使用ができな
いという問題があった。By the way, in the above-mentioned conventional piezoelectric oscillation circuit, the FET is used to stop the oscillation.
When 41 is set to “ON”, the input side a (shown in FIG. 5) of the oscillation stage becomes 0V and the output side b (shown in FIG. 5) becomes H level (power supply voltage). Voltage is applied,
It was wasting current. In particular, when oscillating at the overtone frequency, the resistance Rf is 1 MΩ when oscillating the fundamental wave, but it must be set to a value of several kΩ.
A standby current of A (3 mA to 5 mA) flows. In the related art, since the current is wastefully consumed in this way, there is a problem that, for example, in an apparatus using a battery, a dry cell, etc., the operation time is shortened and the power supply cannot be used efficiently.
【０００５】本発明はこのような問題点を解決するため
になされたもので、スタンバイ電流を低く抑えることが
でき、電源の効率的な使用を可能とするＣＭＯＳ圧電発
振回路を提供することを目的とする。The present invention has been made in order to solve such a problem, and an object thereof is to provide a CMOS piezoelectric oscillation circuit capable of suppressing a standby current to a low level and enabling efficient use of a power supply. And
【０００６】[0006]
【課題を解決するための手段】本発明の目的を達成する
ために、本発明のＣＭＯＳ圧電発振回路は、ｎＭＯＳと
ｐＭＯＳをコンプリメンタリ接続してなるＣＭＯＳ回路
によるＮＡＮＤゲートと、このＮＡＮＤゲートの入出力
間に並列に接続された低抵抗値の抵抗および水晶振動子
と、その水晶振動子の両端と基準電位との間にそれぞれ
接続された発振用コンデンサと、その水晶振動子の発振
の動作あるいは停止を選択するためのスイッチを有する
スタンバイ回路とからなり、上記ＮＡＮＤゲートの１つ
の入力には上記スタンバイ回路からの動作信号あるいは
停止信号が入力され、かつ、もう一方の入力には上記Ｎ
ＡＮＤゲートの出力が上記水晶振動子を介して入力され
るとともに、そのＮＡＮＤゲートは、上記停止信号が入
力された場合には、その停止信号と同レベルの電位との
遮断がなされるよう上記ｎＭＯＳあるいはｐＭＯＳをオ
フとする構成としたことによって特徴付けられる。In order to achieve the object of the present invention, a CMOS piezoelectric oscillator circuit of the present invention is a NAND gate by a CMOS circuit in which nMOS and pMOS are connected in a complementary manner, and the input / output of this NAND gate. A low-resistance resistor and a crystal unit connected in parallel between them, an oscillation capacitor connected between both ends of the crystal unit and the reference potential, and the operation or stop of oscillation of the crystal unit. And a standby circuit having a switch for selecting the operation signal. The operation signal or the stop signal from the standby circuit is input to one input of the NAND gate, and the N signal is input to the other input.
The output of the AND gate is input through the crystal oscillator, and the NAND gate is configured to cut off the potential of the same level as the stop signal when the stop signal is input. Alternatively, it is characterized in that the pMOS is turned off.
【０００７】また、上記ＮＡＮＤゲートに代えてＮＯＲ
ゲートとしてもよい。なお、本願発明でいう低抵抗値と
は、数ｋΩ〜十数ｋΩの範囲をいう。Further, NOR is used instead of the NAND gate.
It may be a gate. The low resistance value in the present invention means a range of several kΩ to several tens of kΩ.
【０００８】[0008]
【作用】ＮＡＮＤゲート（もしくはＮＯＲゲート）の１
つの入力にはスタンバイ回路からの動作信号あるいは停
止信号が入力され、もう一方の入力にはＮＡＮＤゲート
（もしくはＮＯＲゲート）の出力が水晶振動子を介して
入力される。[Function] 1 of NAND gate (or NOR gate)
The operation signal or the stop signal from the standby circuit is input to one input, and the output of the NAND gate (or NOR gate) is input to the other input via the crystal oscillator.
【０００９】このように、発振の動作あるいは発振の停
止を指示する信号入力と、発振回路を構成するための入
力とは独立しており、互いの入力間において影響を及ぼ
さない。As described above, the signal input for instructing the operation of the oscillation or the stop of the oscillation and the input for forming the oscillation circuit are independent of each other and do not affect each other.
【００１０】ここで、スタンバイ回路からの動作信号あ
るいは停止信号が入力された場合、ＮＡＮＤゲートによ
る、入出力レベルの関係は表１に示すようになる。Here, when an operation signal or a stop signal is input from the standby circuit, the relationship between the input and output levels of the NAND gate is as shown in Table 1.
【００１１】[0011]
【表１】 [Table 1]
【００１２】また、ＮＡＮＤゲートに代えて、ＮＯＲゲ
ートによる入出力レベルの関係は表２に示すようにな
る。Table 2 shows the relationship between the input and output levels of the NOR gate instead of the NAND gate.
【００１３】[0013]
【表２】 [Table 2]
【００１４】また、このＮＡＮＤゲート（もしくはＮＯ
Ｒゲート）は、ｎＭＯＳとｐＭＯＳをコンプリメンタリ
接続されたＣＭＯＳデバイスによって構成されているの
で、能動負荷となるトランジスタに電流は流れず、直流
電流の消費は低減される。Further, this NAND gate (or NO
Since the R gate) is composed of the CMOS device in which the nMOS and the pMOS are connected in a complementary manner, no current flows through the transistor serving as an active load, and the consumption of direct current is reduced.
【００１５】さらに、発振の停止時には、停止信号と同
レベルの電位との遮断がなされるようｎＭＯＳあるいは
ｐＭＯＳをオフとすることにより、ＮＡＮＤゲートの出
力はその電位から遮断されるので電流は流れない。Further, when the oscillation is stopped, the output of the NAND gate is cut off from the potential by turning off the nMOS or pMOS so as to cut off the potential of the same level as the stop signal, so that no current flows. .
【００１６】[0016]
【実施例】図１は本発明実施例のＣＭＯＳ圧電発振回路
であり、発振段をＮＡＮＤ回路で構成したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a CMOS piezoelectric oscillator circuit according to an embodiment of the present invention, in which the oscillation stage is composed of a NAND circuit.
【００１７】このＣＭＯＳ回路圧電発振回路は、ＮＡＮ
Ｄゲートで構成された発振段１と、この発振段１の入出
力間に並列に接続された低抵抗値の抵抗Ｒf および水晶
振動子ＬQ と、その水晶振動子ＬQ の両端と基準電位と
の間にそれぞれ接続された発振用コンデンサＣ1 ，Ｃ2
と、その水晶振動子ＬQ の発振の動作あるいは停止を選
択するためのスイッチング回路２とからなる。This CMOS circuit piezoelectric oscillation circuit has a NAN
The oscillation stage 1 composed of the D gate, the resistor Rf having a low resistance value and the crystal oscillator LQ connected in parallel between the input and output of the oscillation stage 1, the both ends of the crystal oscillator LQ and the reference potential Oscillation capacitors C 1 and C 2 respectively connected between
And a switching circuit 2 for selecting the operation or stop of the oscillation of the crystal oscillator LQ.
【００１８】まず、スタンバイ回路は、後述するＴｒ1
およびＴｒ4 のゲートと電源または接地間にスイッチン
グ回路２を接続し、ゲートに印加する電圧によって発振
出力を‘ＯＮ’／‘ＯＦＦ’させるスタンバイ機能を有
する。ここで、正電位（＋Ｖ）の電圧を印加すると、発
振動作が行われ、また、アース電位に接続されると発振
動作の停止が行われるようになっている。First, the standby circuit is provided with Tr 1 which will be described later.
Further, the switching circuit 2 is connected between the gate of Tr 4 and the power source or ground, and has a standby function of turning ON / OFF the oscillation output according to the voltage applied to the gate. Here, when a positive potential (+ V) voltage is applied, the oscillation operation is performed, and when the voltage is connected to the ground potential, the oscillation operation is stopped.
【００１９】また、発振段１を構成するＮＡＮＤ回路
は、ｎＭＯＳとｐＭＯＳをコンプリメンタリ接続したＣ
ＭＯＳ回路によって構成されている。すなわち、Ｔｒ1
のゲートとＴｒ4 のゲート、また、Ｔｒ2 のゲートとＴ
ｒ3 のゲートがそれぞれ接続され、ｐＭＯＳのＴｒ3 お
よびＴｒ4 は並列に、また ｎＭＯＳのＴｒ1 およびＴ
ｒ2 は直列に接続されている。ここで、発振回路を構成
しているトランジスタはＴｒ3 およびＴｒ2 である。こ
れらの構成により、能動負荷となるトランジスタに電流
は流れないので、直流電流の消費を極端に低減した回路
となっている。Further, the NAND circuit constituting the oscillation stage 1 has a C in which nMOS and pMOS are complementarily connected.
It is composed of a MOS circuit. That is, Tr 1
Gate and Tr 4 gate, and Tr 2 gate and T
The gates of r 3 are connected to each other, Tr 3 and Tr 4 of pMOS are connected in parallel, and Tr 1 and T of nMOS are connected.
r 2 is connected in series. Here, the transistors forming the oscillation circuit are Tr 3 and Tr 2 . With these configurations, a current does not flow in the transistor serving as an active load, so that the circuit has a significantly reduced consumption of DC current.
【００２０】なお、抵抗Ｒf は抵抗値が数ｋΩ〜十数ｋ
Ωといった低いものが用いられており、これによりオー
バートーン周波数の発振を可能としている。以上の構成
の本実施例のＣＭＯＳ圧電発振回路の動作を以下に説明
する。The resistance value of the resistor Rf is several kΩ to several tens k.
A low value such as Ω is used, which enables oscillation at overtone frequencies. The operation of the CMOS piezoelectric oscillator circuit of the present embodiment having the above configuration will be described below.
【００２１】発振動作を停止とする場合、まず、スイッ
チング回路２によって、アース電位に接続すると、図２
に示すように、Ｔｒ1 は‘ＯＦＦ’、Ｔｒ4 は‘ＯＮ’
となる。これにより出力Ｖ0 側はＧＮＤレベルと遮断さ
れ、抵抗Ｒf 両端には電圧がかからず、従って、電流は
流れない。When the oscillation operation is stopped, first, the switching circuit 2 is connected to the ground potential.
As shown in, Tr 1 is'OFF 'and Tr 4 is'ON'.
Becomes As a result, the output V 0 side is cut off from the GND level and no voltage is applied across the resistor Rf, so that no current flows.
【００２２】一方、発振動作をする場合は、スイッチン
グ回路２によって、正電位（＋Ｖ）に接続すると、図３
に示すように、Ｔｒ4 は‘ＯＦＦ’、Ｔｒ1 は‘ＯＮ’
となる。この状態で、通常の発振動作が行われる。On the other hand, in the case of oscillating operation, when the switching circuit 2 is connected to a positive potential (+ V), the switching circuit shown in FIG.
As shown in, Tr 4 is'OFF 'and Tr 1 is'ON'.
Becomes In this state, normal oscillation operation is performed.
【００２３】次に、本発明の他の実施例として、発振段
をＮＯＲ回路で構成した場合のＣＭＯＳ圧電発振回路を
図４（ａ）に示す。この回路において、発振動作を停止
とする場合、まず、スイッチング回路によって片方の入
力端子を正電位（＋Ｖ）に接続する。この状態で図４
（ｂ）に示すように、Ｔｒ2 は‘ＯＮ’、Ｔｒ3 は‘Ｏ
ＦＦ’となる。これにより出力Ｖ0 側はＶddレベルと遮
断され、抵抗Ｒf 両端には電圧がかからず、従って、電
流は流れない。Next, as another embodiment of the present invention, FIG. 4A shows a CMOS piezoelectric oscillation circuit in which the oscillation stage is formed of a NOR circuit. In this circuit, when the oscillation operation is stopped, first, one of the input terminals is connected to the positive potential (+ V) by the switching circuit. Figure 4 in this state
As shown in (b), Tr 2 is'ON 'and Tr 3 is'O'.
FF '. As a result, the output V 0 side is cut off from the V dd level, no voltage is applied across the resistor Rf, and therefore no current flows.
【００２４】一方、発振動作をする場合は、スイッチン
グ回路によって、片方の入力端子をアース電位に接続す
ると、図４（ｃ）に示すように、Ｔｒ2 は‘ＯＦＦ’、
Ｔｒ 3 は‘ＯＮ’となる。この状態で、通常の発振動作
が行われる。On the other hand, when oscillating,
Circuit, connect one input terminal to earth potential.
Then, as shown in FIG.2Is'OFF ',
Tr 3Will be'ON '. Normal oscillation operation in this state
Is performed.
【００２５】以上述べた本実施例の三次オーバートーン
発振器を用いた場合、スタンバイ電流は数μＡ以下とす
ることができ、従来３ｍＡ〜５ｍＡであったのに対し、
かなりの減少を実現することできた。When the third-order overtone oscillator of the present embodiment described above is used, the standby current can be set to several μA or less, which is 3 mA to 5 mA in the past.
We were able to achieve a considerable reduction.
【００２６】[0026]
【発明の効果】以上説明したように、本発明のＣＭＯＳ
圧電発振回路は、ＣＭＯＳ回路によるＮＡＮＤゲート
と、このＮＡＮＤゲートの入出力間に並列に接続された
低抵抗値の抵抗および水晶振動子と、その水晶振動子の
両端と基準電位との間にそれぞれ接続された発振用コン
デンサと、その水晶振動子の発振の動作あるいは停止を
選択するためのスイッチを有するスタンバイ回路とから
なり、ＮＡＮＤゲートの１つの入力にはスタンバイ回路
からの動作信号あるいは停止信号が入力され、もう一方
の入力にはＮＡＮＤゲートの出力が水晶振動子を介して
入力されるとともに、そのＮＡＮＤゲートは、停止信号
が入力された場合には、その停止信号と同レベルの電位
との遮断がなされるようｎＭＯＳあるいはｐＭＯＳをオ
フとする構成としたので、スタンバイ電流は殆ど流れ
ず、例えば従来３ｍＡ〜５ｍＡであったのに対し、数μ
Ａ以下という低いオーダーとすることができ、効率的な
使用を可能とすることができる。また特に、小型の機器
における電源を確保できる効果も大きい。As described above, the CMOS of the present invention
The piezoelectric oscillator circuit includes a NAND gate formed of a CMOS circuit, a low-resistance resistor and a crystal oscillator connected in parallel between the input and output of the NAND gate, and between both ends of the crystal oscillator and a reference potential. It is composed of a connected oscillation capacitor and a standby circuit having a switch for selecting the operation or stop of the oscillation of the crystal unit, and the operation signal or the stop signal from the standby circuit is input to one input of the NAND gate. The output of the NAND gate is input to the other input via the crystal oscillator, and when the stop signal is input, the NAND gate outputs the same potential as the stop signal. Since the nMOS or pMOS is turned off so that the circuit is cut off, almost no standby current flows. Whereas was 5mA, the number μ
The order can be as low as A or less, and efficient use can be enabled. In particular, the effect of ensuring a power source in a small device is also great.
【００２７】なお、上記のＮＡＮＤゲートに代えてＮＯ
Ｒゲートとした場合も、上記したＮＡＮＤゲートの場合
と同様の効果を得ることができる。In place of the above NAND gate, NO
Even when the R gate is used, the same effect as in the case of the NAND gate described above can be obtained.
【図１】本発明実施例の回路図FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】本発明実施例の発振動作停止時の状態を示す図FIG. 2 is a diagram showing a state when an oscillation operation is stopped according to the embodiment of the present invention.
【図３】本発明実施例の発振動作時の状態を示す図FIG. 3 is a diagram showing a state during an oscillating operation according to an embodiment of the present invention.
【図４】本発明の他の実施例を説明するための回路図FIG. 4 is a circuit diagram for explaining another embodiment of the present invention.
【図５】従来例の回路図FIG. 5 is a circuit diagram of a conventional example.
１・・・・発振段 ２・・・・スイッチング回路 Ｒf ・・・・抵抗 ＬQ ・・・・水晶振動子 Ｃ1 ，Ｃ2 ・・・・コンデンサ1 ... ・ Oscillation stage 2 ・ ・ ・ ・ ・ ・ Switching circuit Rf ・ ・ ・ ・ Resistance LQ ・ ・ ・ ・ Crystal resonator C 1 , C 2・ ・ ・ ・ Capacitor
Claims (2)
接続してなるＣＭＯＳ回路によるＮＡＮＤゲートと、こ
のＮＡＮＤゲートの入出力間に並列に接続された低抵抗
値の抵抗および水晶振動子と、その水晶振動子の両端と
基準電位との間にそれぞれ接続された発振用コンデンサ
と、その水晶振動子の発振の動作あるいは停止を選択す
るためのスイッチを有するスタンバイ回路とからなり、
上記ＮＡＮＤゲートの１つの入力には上記スタンバイ回
路からの動作信号あるいは停止信号が入力され、かつ、
もう一方の入力には上記ＮＡＮＤゲートの出力が上記水
晶振動子を介して入力されるとともに、そのＮＡＮＤゲ
ートは、上記停止信号が入力された場合には、その停止
信号と同レベルの電位との遮断がなされるよう上記ｎＭ
ＯＳあるいはｐＭＯＳをオフとする構成としたことを特
徴とするＣＭＯＳ圧電発振回路。1. A NAND gate formed by a CMOS circuit in which an nMOS and a pMOS are complementarily connected, a low resistance resistor and a crystal oscillator connected in parallel between the input and output of the NAND gate, and a crystal oscillator of the crystal oscillator. An oscillation capacitor connected between both ends and the reference potential, and a standby circuit having a switch for selecting the operation or stop of the oscillation of the crystal unit,
An operation signal or a stop signal from the standby circuit is input to one input of the NAND gate, and
The output of the NAND gate is input to the other input through the crystal oscillator, and when the stop signal is input, the NAND gate outputs the same potential as the stop signal. The above nM to be cut off
A CMOS piezoelectric oscillation circuit having a configuration in which an OS or pMOS is turned off.
トとすることを特徴とするＣＭＯＳ圧電発振回路。2. A CMOS piezoelectric oscillator circuit characterized by using a NOR gate instead of the NAND gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09369695A JP3358379B2 (en) | 1995-04-19 | 1995-04-19 | CMOS piezoelectric oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09369695A JP3358379B2 (en) | 1995-04-19 | 1995-04-19 | CMOS piezoelectric oscillation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293731A true JPH08293731A (en) | 1996-11-05 |
| JP3358379B2 JP3358379B2 (en) | 2002-12-16 |
Family
ID=14089574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09369695A Ceased JP3358379B2 (en) | 1995-04-19 | 1995-04-19 | CMOS piezoelectric oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358379B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237851A (en) * | 2010-04-20 | 2011-11-09 | 慧荣科技股份有限公司 | Oscillation signal generating device and related method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652906A (en) | 1979-10-04 | 1981-05-12 | Toshiba Corp | Oscillating circuit |
-
1995
- 1995-04-19 JP JP09369695A patent/JP3358379B2/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237851A (en) * | 2010-04-20 | 2011-11-09 | 慧荣科技股份有限公司 | Oscillation signal generating device and related method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3358379B2 (en) | 2002-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7183868B1 (en) | Triple inverter pierce oscillator circuit suitable for CMOS | |
| JPS6232846B2 (en) | ||
| JP3270880B2 (en) | Crystal oscillation circuit | |
| EP0361529B1 (en) | Voltage controlled oscillator | |
| KR100618059B1 (en) | Integrated oscillator | |
| US6624710B2 (en) | External oscillator resistor detection circuit | |
| JP2000513509A (en) | Low voltage low power oscillator with voltage level shift circuit | |
| JP3358379B2 (en) | CMOS piezoelectric oscillation circuit | |
| JPH0983344A (en) | Inverter circuit | |
| JP2001274627A (en) | Quartz oscillator | |
| JP3934189B2 (en) | Crystal oscillation circuit | |
| US6177847B1 (en) | Oscillating circuit | |
| JP3612929B2 (en) | OSCILLATOR CIRCUIT, ELECTRONIC CIRCUIT USING THE SAME, SEMICONDUCTOR DEVICE USING THEM, ELECTRONIC DEVICE, AND WATCH | |
| JP3155977B2 (en) | Oscillation integrated circuit and oscillation circuit | |
| JP2004023195A (en) | Oscillation circuit | |
| JPH02122705A (en) | Low power consumption type cmos crystal oscillation circuit | |
| JP4074041B2 (en) | Oscillator circuit | |
| JPH04167806A (en) | Crystal oscillation circuit | |
| JP3635519B2 (en) | Oscillator circuit | |
| JP2859898B2 (en) | Chopper type comparator | |
| JP3660784B2 (en) | High frequency switch circuit | |
| JPS63146503A (en) | Oscillation circuit | |
| JP3543524B2 (en) | Oscillator circuit, electronic circuit using the same, semiconductor device using the same, portable electronic device and watch | |
| JP2789424B2 (en) | Oscillation integrated circuit and oscillation circuit | |
| JPH0697732A (en) | Oscillation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RVOP | Cancellation by post-grant opposition |