JPH08293745A - Ｃｍｉｓ差動増幅回路 - Google Patents
Ｃｍｉｓ差動増幅回路Info
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- JPH08293745A JPH08293745A JP7123205A JP12320595A JPH08293745A JP H08293745 A JPH08293745 A JP H08293745A JP 7123205 A JP7123205 A JP 7123205A JP 12320595 A JP12320595 A JP 12320595A JP H08293745 A JPH08293745 A JP H08293745A
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Abstract
(57)【要約】
【目的】 回路素子を大きくせずに回路動作を高めるこ
とができるＣＭＯＳ差動増幅回路を提供すること。 【構成】 電源端子ＶCCと電源端子ＶCCよりも低い電圧
が印加される電源端子ＶSSとの間に、入力段１”出力段
２が接続されている。入力段１”は、電源端子ＶSSに接
続された定電流源ＩCSに対してカレントスイッチを構成
するＮチャネルトランジスタＱN1、ＱN2、及びカレント
スイッチを構成するＰチャネルトランジスタＱP1、ＱP2
よりなる。ＮチャネルトランジスタＱN1、ＱN2の各ゲー
トには入力端子ＩＮ1、ＩＮ2が接続されている。出力段
２は、入力段１のノードＮ2、Ｎ1の各電圧によって制御
されるＰチャネルトランジスタＱP3、ＱP4、及びカレン
トミラー回路を構成するＮチャネルトランジスタＱN3、
ＱN4よりなる。ＰチャネルトランジスタＱP4とＮチャネ
ルトランジスタＱN4との接続ノードＮ4が出力端子ＯＵ
Ｔに接続されている。
とができるＣＭＯＳ差動増幅回路を提供すること。 【構成】 電源端子ＶCCと電源端子ＶCCよりも低い電圧
が印加される電源端子ＶSSとの間に、入力段１”出力段
２が接続されている。入力段１”は、電源端子ＶSSに接
続された定電流源ＩCSに対してカレントスイッチを構成
するＮチャネルトランジスタＱN1、ＱN2、及びカレント
スイッチを構成するＰチャネルトランジスタＱP1、ＱP2
よりなる。ＮチャネルトランジスタＱN1、ＱN2の各ゲー
トには入力端子ＩＮ1、ＩＮ2が接続されている。出力段
２は、入力段１のノードＮ2、Ｎ1の各電圧によって制御
されるＰチャネルトランジスタＱP3、ＱP4、及びカレン
トミラー回路を構成するＮチャネルトランジスタＱN3、
ＱN4よりなる。ＰチャネルトランジスタＱP4とＮチャネ
ルトランジスタＱN4との接続ノードＮ4が出力端子ＯＵ
Ｔに接続されている。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号処理用のＣ
ＭＯＳ（広くは、ＣＭＩＳ）差動増幅回路に関する。
ＭＯＳ（広くは、ＣＭＩＳ）差動増幅回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ差動増幅回路を図５を参
照して説明する。電源端子ＶCCと電源端子ＶCCよりも低
い電圧が印加される電源端子ＶSSとの間に、入力端子Ｉ
Ｎ1、ＩＮ2の入力信号を入力する入力段１及び出力端子
ＯＵＴに出力信号を出力する出力段２が接続されてい
る。
照して説明する。電源端子ＶCCと電源端子ＶCCよりも低
い電圧が印加される電源端子ＶSSとの間に、入力端子Ｉ
Ｎ1、ＩＮ2の入力信号を入力する入力段１及び出力端子
ＯＵＴに出力信号を出力する出力段２が接続されてい
る。
【０００３】入力段１は、電源端子ＶSSに接続された定
電流源ＩCSに対してカレントスイッチを構成するＮチャ
ネルトランジスタＱN1、ＱN2、及び負荷としてのゲート
・ドレイン接続されたＰチャネルトランジスタＱP1、Ｑ
P2よりなる。ＮチャネルトランジスタＱN1、ＱN2の各ゲ
ートには入力端子ＩＮ1、ＩＮ2が接続されている。ま
た、ＰチャネルトランジスタＱP1とＮチャネルトランジ
スタＱN1との接続ノードＮ1及びＰチャネルトランジス
タＱP2とＮチャネルトランジスタＱN2との接続ノードＮ
2は出力段２への出力として作用する。
電流源ＩCSに対してカレントスイッチを構成するＮチャ
ネルトランジスタＱN1、ＱN2、及び負荷としてのゲート
・ドレイン接続されたＰチャネルトランジスタＱP1、Ｑ
P2よりなる。ＮチャネルトランジスタＱN1、ＱN2の各ゲ
ートには入力端子ＩＮ1、ＩＮ2が接続されている。ま
た、ＰチャネルトランジスタＱP1とＮチャネルトランジ
スタＱN1との接続ノードＮ1及びＰチャネルトランジス
タＱP2とＮチャネルトランジスタＱN2との接続ノードＮ
2は出力段２への出力として作用する。
【０００４】出力段２は、入力段１のノードＮ2、Ｎ1の
各電圧によって制御されるＰチャネルトランジスタ
ＱP3、ＱP4、及びカレントミラー回路を構成するＮチャ
ネルトランジスタＱN3、ＱN4よりなる。また、Ｐチャネ
ルトランジスタＱP3とＮチャネルトランジスタＱN3との
接続ノードＮ3及びＰチャネルトランジスタＱP4とＮチ
ャネルトランジスタＱN4との接続ノードＮ4のうちノー
ドＮ4が出力端子ＯＵＴに接続されている。
各電圧によって制御されるＰチャネルトランジスタ
ＱP3、ＱP4、及びカレントミラー回路を構成するＮチャ
ネルトランジスタＱN3、ＱN4よりなる。また、Ｐチャネ
ルトランジスタＱP3とＮチャネルトランジスタＱN3との
接続ノードＮ3及びＰチャネルトランジスタＱP4とＮチ
ャネルトランジスタＱN4との接続ノードＮ4のうちノー
ドＮ4が出力端子ＯＵＴに接続されている。
【０００５】図５の動作を説明する。まず、入力端子Ｉ
Ｎ1の電圧が入力端子ＩＮ2の電圧より高くなるとする。
この場合、カレントスイッチにおいて、トランジスタＱ
N1がオン状態となり、トランジスタＱN2がオフ状態とな
る。この結果、カレントミラー回路を構成する各トラン
ジスタＱP1、ＱP4に定電流源ＩCSの電流に応じた電流が
流れる。他方、カレントミラー回路を構成するトランジ
スタＱP2、ＱP3には電流はほとんど流れず、従って、カ
レントミラー回路を構成するトランジスタＱN3、ＱN4に
も電流はほとんど流れない。従って、Ｐチャネルトラン
ジスタのサイズをすべて同一とし、Ｎチャネルトランジ
スタのサイズをすべて同一と仮定すれば、図６に示すご
とく、出力端子ＯＵＴには定電流源ＩCSの電流Ｉが流れ
込むことになる。この場合の電流をソース電流と呼ぶ。
Ｎ1の電圧が入力端子ＩＮ2の電圧より高くなるとする。
この場合、カレントスイッチにおいて、トランジスタＱ
N1がオン状態となり、トランジスタＱN2がオフ状態とな
る。この結果、カレントミラー回路を構成する各トラン
ジスタＱP1、ＱP4に定電流源ＩCSの電流に応じた電流が
流れる。他方、カレントミラー回路を構成するトランジ
スタＱP2、ＱP3には電流はほとんど流れず、従って、カ
レントミラー回路を構成するトランジスタＱN3、ＱN4に
も電流はほとんど流れない。従って、Ｐチャネルトラン
ジスタのサイズをすべて同一とし、Ｎチャネルトランジ
スタのサイズをすべて同一と仮定すれば、図６に示すご
とく、出力端子ＯＵＴには定電流源ＩCSの電流Ｉが流れ
込むことになる。この場合の電流をソース電流と呼ぶ。
【０００６】次に、入力端子ＩＮ1の電圧が入力端子Ｉ
Ｎ2の電圧より低くなるとする。この場合、カレントス
イッチにおいて、トランジスタＱN1がオフ状態となり、
トランジスタＱN2がオン状態となる。この結果、カレン
トミラー回路を構成する各トランジスタＱP1、ＱP4には
電流はほとんど流れない。他方、カレントミラー回路を
構成するトランジスタＱP2、ＱP3には定電流源ＩCSの電
流に応じた電流が流れ、従って、カレントミラー回路を
構成するトランジスタＱN3、ＱN4にも定電流源ＩCSの電
流に応じた電流が流れる。従って、Ｐチャネルトランジ
スタのサイズをすべて同一とし、Ｎチャネルトランジス
タのサイズをすべて同一と仮定すれば、図７に示すごと
く、出力端子ＯＵＴから定電流源ＩCSの電流Ｉが流れ出
すことになる。この場合の電流をシンク電流と呼ぶ。
Ｎ2の電圧より低くなるとする。この場合、カレントス
イッチにおいて、トランジスタＱN1がオフ状態となり、
トランジスタＱN2がオン状態となる。この結果、カレン
トミラー回路を構成する各トランジスタＱP1、ＱP4には
電流はほとんど流れない。他方、カレントミラー回路を
構成するトランジスタＱP2、ＱP3には定電流源ＩCSの電
流に応じた電流が流れ、従って、カレントミラー回路を
構成するトランジスタＱN3、ＱN4にも定電流源ＩCSの電
流に応じた電流が流れる。従って、Ｐチャネルトランジ
スタのサイズをすべて同一とし、Ｎチャネルトランジス
タのサイズをすべて同一と仮定すれば、図７に示すごと
く、出力端子ＯＵＴから定電流源ＩCSの電流Ｉが流れ出
すことになる。この場合の電流をシンク電流と呼ぶ。
【０００７】他の従来のＣＭＯＳ差動増幅回路を図８を
参照して説明する（参照：特開昭５９−７４７３２号公
報）。図８においても、電源端子ＶCCと電源端子ＶCCよ
りも低い電圧が印加される電源端子ＶSSとの間に、入力
端子ＩＮ1、ＩＮ2の入力信号を入力する入力段１’及び
出力端子ＯＵＴに出力信号を出力する出力段２’が接続
されている。
参照して説明する（参照：特開昭５９−７４７３２号公
報）。図８においても、電源端子ＶCCと電源端子ＶCCよ
りも低い電圧が印加される電源端子ＶSSとの間に、入力
端子ＩＮ1、ＩＮ2の入力信号を入力する入力段１’及び
出力端子ＯＵＴに出力信号を出力する出力段２’が接続
されている。
【０００８】入力段１’は、電源端子ＶSSに接続された
定電流源ＩCSに対してカレントスイッチを構成するＮチ
ャネルトランジスタＱN1、ＱN2、及び負荷としてカレン
トミラー回路を構成する接続されたＰチャネルトランジ
スタＱP1、ＱP2よりなる。Ｎチャネルトランジスタ
ＱN1、ＱN2の各ゲートには入力端子ＩＮ1、ＩＮ2が接続
されている。また、ＰチャネルトランジスタＱP1とＮチ
ャネルトランジスタＱN1との接続ノードＮ1及びＰチャ
ネルトランジスタＱP2とＮチャネルトランジスタＱN2と
の接続ノードＮ2のうちＮ1が出力段２への出力として作
用する。
定電流源ＩCSに対してカレントスイッチを構成するＮチ
ャネルトランジスタＱN1、ＱN2、及び負荷としてカレン
トミラー回路を構成する接続されたＰチャネルトランジ
スタＱP1、ＱP2よりなる。Ｎチャネルトランジスタ
ＱN1、ＱN2の各ゲートには入力端子ＩＮ1、ＩＮ2が接続
されている。また、ＰチャネルトランジスタＱP1とＮチ
ャネルトランジスタＱN1との接続ノードＮ1及びＰチャ
ネルトランジスタＱP2とＮチャネルトランジスタＱN2と
の接続ノードＮ2のうちＮ1が出力段２への出力として作
用する。
【０００９】出力段２’はＣＭＯＳインバータを構成す
るＰチャネルトランジスタＱP3及びＮチャネルトランジ
スタＱN3よりなり、４０ｄＢ程度のゲインにより入力段
１’のノードＮ1の電圧を波形整形する。
るＰチャネルトランジスタＱP3及びＮチャネルトランジ
スタＱN3よりなり、４０ｄＢ程度のゲインにより入力段
１’のノードＮ1の電圧を波形整形する。
【００１０】
【発明が解決しようとする課題】しかしながら、図５に
示す従来のＣＭＯＳ差動増幅回路においては、十分に大
きなシンク電流が得られず、回路動作が低いという課題
がある。なお、回路動作を大きくするには、回路素子の
サイズを大きくすればよいが、この場合には、集積度の
低下を招く。また、図６に示すＣＭＯＳ差動増幅回路に
おいては、ＣＭＯＳインバータ出力段２’の入力信号範
囲が極狭であるので、入力段１’の出力信号範囲に制限
が加わり、この結果、入力段１’の入力信号範囲に制限
が加わる。従って、ＥＣＬ−ＣＭＯＳレベル変換のよう
な用途に限定され、アナログアンプにも適用できない。
従って、本発明の目的は、回路素子を大きくせずに回路
動作を高めることができるＣＭＯＳ差動増幅回路を提供
することにある。
示す従来のＣＭＯＳ差動増幅回路においては、十分に大
きなシンク電流が得られず、回路動作が低いという課題
がある。なお、回路動作を大きくするには、回路素子の
サイズを大きくすればよいが、この場合には、集積度の
低下を招く。また、図６に示すＣＭＯＳ差動増幅回路に
おいては、ＣＭＯＳインバータ出力段２’の入力信号範
囲が極狭であるので、入力段１’の出力信号範囲に制限
が加わり、この結果、入力段１’の入力信号範囲に制限
が加わる。従って、ＥＣＬ−ＣＭＯＳレベル変換のよう
な用途に限定され、アナログアンプにも適用できない。
従って、本発明の目的は、回路素子を大きくせずに回路
動作を高めることができるＣＭＯＳ差動増幅回路を提供
することにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに本発明においては、第１の電源端子と第２の電源端
子との間に、入力信号を入力する入力段及び出力端子に
出力信号を出力する出力段が接続されている。入力段
は、第２の電源端子に接続された定電流源に対してカレ
ントスイッチを構成する第１の型の第１、第２のトラン
ジスタ及び負荷としてのカレントミラー回路を構成する
第２の導電型の第１、第２のトランジスタよりなる。第
１の導電型の第１、第２のトランジスタの各ゲートには
第１、第２の入力端子が接続されている。また、第２の
導電型の第１のトランジスタと第１の導電型の第１のト
ランジスタとの第１の接続ノード及び第２の導電型の第
２のトランジスタと第１の導電型の第２のトランジスタ
との第２の接続ノードは出力段への出力として作用す
る。出力段は、入力段の第２、第１のノードの各電圧に
よって制御される第２の導電型の第３、第４のトランジ
スタ、及びカレントミラー回路を構成する第１の導電型
の第３、第４のトランジスタよりなる。また、第２の導
電型の第３のトランジスタと第１の導電型の第３のトラ
ンジスタとの第３の接続ノード及び第２の導電型の第４
のトランジスタと第１の導電型の第４のトランジスタと
の第４の接続ノードのうち第４のノードが出力端子に接
続されている。つまり、第２の導電型の第１、第２、第
４のトランジスタは１つのカレントミラー回路を構成し
ている。
めに本発明においては、第１の電源端子と第２の電源端
子との間に、入力信号を入力する入力段及び出力端子に
出力信号を出力する出力段が接続されている。入力段
は、第２の電源端子に接続された定電流源に対してカレ
ントスイッチを構成する第１の型の第１、第２のトラン
ジスタ及び負荷としてのカレントミラー回路を構成する
第２の導電型の第１、第２のトランジスタよりなる。第
１の導電型の第１、第２のトランジスタの各ゲートには
第１、第２の入力端子が接続されている。また、第２の
導電型の第１のトランジスタと第１の導電型の第１のト
ランジスタとの第１の接続ノード及び第２の導電型の第
２のトランジスタと第１の導電型の第２のトランジスタ
との第２の接続ノードは出力段への出力として作用す
る。出力段は、入力段の第２、第１のノードの各電圧に
よって制御される第２の導電型の第３、第４のトランジ
スタ、及びカレントミラー回路を構成する第１の導電型
の第３、第４のトランジスタよりなる。また、第２の導
電型の第３のトランジスタと第１の導電型の第３のトラ
ンジスタとの第３の接続ノード及び第２の導電型の第４
のトランジスタと第１の導電型の第４のトランジスタと
の第４の接続ノードのうち第４のノードが出力端子に接
続されている。つまり、第２の導電型の第１、第２、第
４のトランジスタは１つのカレントミラー回路を構成し
ている。
【００１２】
【作用】上述の手段によれば、第１の導電型の第１、第
２のトランジスタがオン状態、オフ状態となったときに
は、第２の導電型の第１、第２、第３のトランジスタが
オンとなり、出力端子に第１の電源端子より電流が流れ
込む（もしくは第１の電源端子に電流が出力端子より流
れ出す）。他方、第１の導電型の第１、第２のトランジ
スタがオフ状態、オン状態となったときには、第１の導
電型の第２のトランジスタに電流が流れ、この結果、第
２の導電型の第３のトランジスタは急速にオンとなり、
また、この場合に流れる電流は定電流源の電流に比べて
非常に大きい。従って、第１の導電型の第３、第４のト
ランジスタに大きな電流が流れ、出力端子から第２の電
源端子へ電流が流れ出る（もしくは第２の電源端子から
出力端子へ電流が流れ込む）。つまり、入力段における
入力信号の電圧は第１の導電型の第２のトランジスタに
より電流に変換され、これを第２の接続ノードの電圧に
変換し、再び第２の導電型の第３のトランジスタ第１の
導電型の第３、第４のトランジスタの電流に変換する。
２のトランジスタがオン状態、オフ状態となったときに
は、第２の導電型の第１、第２、第３のトランジスタが
オンとなり、出力端子に第１の電源端子より電流が流れ
込む（もしくは第１の電源端子に電流が出力端子より流
れ出す）。他方、第１の導電型の第１、第２のトランジ
スタがオフ状態、オン状態となったときには、第１の導
電型の第２のトランジスタに電流が流れ、この結果、第
２の導電型の第３のトランジスタは急速にオンとなり、
また、この場合に流れる電流は定電流源の電流に比べて
非常に大きい。従って、第１の導電型の第３、第４のト
ランジスタに大きな電流が流れ、出力端子から第２の電
源端子へ電流が流れ出る（もしくは第２の電源端子から
出力端子へ電流が流れ込む）。つまり、入力段における
入力信号の電圧は第１の導電型の第２のトランジスタに
より電流に変換され、これを第２の接続ノードの電圧に
変換し、再び第２の導電型の第３のトランジスタ第１の
導電型の第３、第４のトランジスタの電流に変換する。
【００１３】
【実施例】図１は本発明に係るＣＭＯＳ差動増幅回路の
第１の実施例を示す回路図である。図１の入力段１”に
おいては、図５の入力段１のＰチャネルトランジスタＱ
P2の配置のみが異なる。つまり、図５のトランジスタＱ
P2はトランジスタＱP3とカレントミラー回路を構成して
いるのに対し、図１のトランジスタＱP2はトランジスタ
ＱP1、ＱP4とカレントミラー回路を構成している。
第１の実施例を示す回路図である。図１の入力段１”に
おいては、図５の入力段１のＰチャネルトランジスタＱ
P2の配置のみが異なる。つまり、図５のトランジスタＱ
P2はトランジスタＱP3とカレントミラー回路を構成して
いるのに対し、図１のトランジスタＱP2はトランジスタ
ＱP1、ＱP4とカレントミラー回路を構成している。
【００１４】図１の動作を説明する。まず、入力端子Ｉ
Ｎ1の電圧が入力端子ＩＮ2の電圧より高くなるとする。
この場合、カレントスイッチにおいて、トランジスタＱ
N1がオン状態となり、トランジスタＱN2がオフ状態とな
る。この結果、カレントミラー回路を構成する各トラン
ジスタＱP1、ＱP2、ＱP4に定電流源ＩCSの電流に応じた
電流が流れる。他方、トランジスタＱN2はオフ状態であ
るので、トランジスタＱP2のオンによりノードＮ2の電
圧は電源端子ＶCCの電圧まで上昇し、トランジスタＱP3
はオフ状態となる。従って、カレントミラー回路を構成
するトランジスタＱN3、ＱN4にも電流はほとんど流れな
い。従って、Ｐチャネルトランジスタのサイズをすべて
同一とし、Ｎチャネルトランジスタのサイズをすべて同
一と仮定すれば、図２に示すごとく、出力端子ＯＵＴに
は定電流源ＩCSの電流Ｉがソース電流として流れ込むこ
とになる。つまり、図５の場合と同一である。
Ｎ1の電圧が入力端子ＩＮ2の電圧より高くなるとする。
この場合、カレントスイッチにおいて、トランジスタＱ
N1がオン状態となり、トランジスタＱN2がオフ状態とな
る。この結果、カレントミラー回路を構成する各トラン
ジスタＱP1、ＱP2、ＱP4に定電流源ＩCSの電流に応じた
電流が流れる。他方、トランジスタＱN2はオフ状態であ
るので、トランジスタＱP2のオンによりノードＮ2の電
圧は電源端子ＶCCの電圧まで上昇し、トランジスタＱP3
はオフ状態となる。従って、カレントミラー回路を構成
するトランジスタＱN3、ＱN4にも電流はほとんど流れな
い。従って、Ｐチャネルトランジスタのサイズをすべて
同一とし、Ｎチャネルトランジスタのサイズをすべて同
一と仮定すれば、図２に示すごとく、出力端子ＯＵＴに
は定電流源ＩCSの電流Ｉがソース電流として流れ込むこ
とになる。つまり、図５の場合と同一である。
【００１５】次に、入力端子ＩＮ1の電圧が入力端子Ｉ
Ｎ2の電圧より低くなるとする。この場合、カレントス
イッチにおいて、トランジスタＱN1がオフ状態となり、
トランジスタＱN2がオン状態となる。この結果、カレン
トミラー回路を構成する各トランジスタＱP1、ＱP2、Ｑ
P4には電流はほとんど流れない。他方、トランジスタＱ
P2はオフ状態、トランジスタＱN2はオン状態であるの
で、ノードＮ2の電圧は急速に低下する。この結果、ト
ランジスタＱP3は急速にオン状態に移行すると共に、そ
の電流は定電流源ＩCSの電流Ｉよりもはるかに大きく、
たとえば、５Ｉ以上である。従って、カレントミラー回
路を構成するトランジスタＱN3、ＱN4にも定電流源ＩCS
の電流Ｉの５倍以上の電流が流れる。従って、Ｐチャネ
ルトランジスタのサイズをすべて同一とし、Ｎチャネル
トランジスタのサイズをすべて同一と仮定すれば、図３
に示すごとく、出力端子ＯＵＴから定電流源ＩCSの電流
Ｉの５倍以上のシンク電流が流れ出すことになる。
Ｎ2の電圧より低くなるとする。この場合、カレントス
イッチにおいて、トランジスタＱN1がオフ状態となり、
トランジスタＱN2がオン状態となる。この結果、カレン
トミラー回路を構成する各トランジスタＱP1、ＱP2、Ｑ
P4には電流はほとんど流れない。他方、トランジスタＱ
P2はオフ状態、トランジスタＱN2はオン状態であるの
で、ノードＮ2の電圧は急速に低下する。この結果、ト
ランジスタＱP3は急速にオン状態に移行すると共に、そ
の電流は定電流源ＩCSの電流Ｉよりもはるかに大きく、
たとえば、５Ｉ以上である。従って、カレントミラー回
路を構成するトランジスタＱN3、ＱN4にも定電流源ＩCS
の電流Ｉの５倍以上の電流が流れる。従って、Ｐチャネ
ルトランジスタのサイズをすべて同一とし、Ｎチャネル
トランジスタのサイズをすべて同一と仮定すれば、図３
に示すごとく、出力端子ＯＵＴから定電流源ＩCSの電流
Ｉの５倍以上のシンク電流が流れ出すことになる。
【００１６】以上のごとく、本発明の第１の実施例にお
いては、トランジスタＱP3のゲート電圧の制御範囲を大
きくとるようにしている。つまり、トランジスタＱP3の
オン状態のときには、トランジスタＱP3を飼和状態に移
行させ、定電流モードで大きな電流を流すようにしたも
のである。従って、シンク電流を大きくでき、出力端子
ＯＵＴの立下り時間を大きく短縮できる。
いては、トランジスタＱP3のゲート電圧の制御範囲を大
きくとるようにしている。つまり、トランジスタＱP3の
オン状態のときには、トランジスタＱP3を飼和状態に移
行させ、定電流モードで大きな電流を流すようにしたも
のである。従って、シンク電流を大きくでき、出力端子
ＯＵＴの立下り時間を大きく短縮できる。
【００１７】図４は本発明に係るＣＭＯＳ差動増幅回路
の第２の実施例を示す回路図である。図４においては、
図１におけるＰチャネルトランジスタＱP1〜ＱP4をＮチ
ャネルトランジスタＱN1’〜ＱN4’とし、図１における
ＮチャネルトランジスタＱN1〜ＱN4をＰチャネルトラン
ジスタＱP1’〜ＱP4’とし、また、電源端子ＶCCと電源
端子ＶSSとを変換したものである。
の第２の実施例を示す回路図である。図４においては、
図１におけるＰチャネルトランジスタＱP1〜ＱP4をＮチ
ャネルトランジスタＱN1’〜ＱN4’とし、図１における
ＮチャネルトランジスタＱN1〜ＱN4をＰチャネルトラン
ジスタＱP1’〜ＱP4’とし、また、電源端子ＶCCと電源
端子ＶSSとを変換したものである。
【００１８】本発明の第２の実施例においては、トラン
ジスタＱN3’のゲート電圧の制御範囲を大きくとるよう
にしている。つまり、トランジスタＱN3’のオン状態の
ときには、トランジスタＱN3’を飼和状態に移行させ、
定電流モードで大きな電流を流すようにしたものであ
る。従って、ソース電流を大きくでき、出力端子ＯＵＴ
の立上り時間を大きく短縮できる。
ジスタＱN3’のゲート電圧の制御範囲を大きくとるよう
にしている。つまり、トランジスタＱN3’のオン状態の
ときには、トランジスタＱN3’を飼和状態に移行させ、
定電流モードで大きな電流を流すようにしたものであ
る。従って、ソース電流を大きくでき、出力端子ＯＵＴ
の立上り時間を大きく短縮できる。
【００１９】上述の実施例においては、シンク電流もし
くはソース電流を大きくして出力端子ＯＵＴの立下りも
しくは立上りを早くでき、これにより、スリュー・レー
トの大きなアナログ増幅器にも応用できる。
くはソース電流を大きくして出力端子ＯＵＴの立下りも
しくは立上りを早くでき、これにより、スリュー・レー
トの大きなアナログ増幅器にも応用できる。
【００２０】
【発明の効果】以上説明したように本発明によれば、回
路素子を大きくせずに回路動作を高めることができる。
路素子を大きくせずに回路動作を高めることができる。
【図１】本発明に係るＣＭＯＳ差動増幅回路の第１の実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１におけるソース電流を説明する回路図であ
る。
る。
【図３】図１におけるシンク電流を説明する回路図であ
る。
る。
【図４】本発明に係るＣＭＯＳ差動増幅回路の第２の実
施例を示す回路図である。
施例を示す回路図である。
【図５】従来のＣＭＯＳ差動増幅回路を示す回路図であ
る。
る。
【図６】図５におけるソース電流を説明する回路図であ
る。
る。
【図７】図１におけるシンク電流を説明する回路図であ
る。
る。
【図８】他の従来のＣＭＯＳ差動増幅回路を示す回路図
である。
である。
１、１’、１”…入力段 ２、２’…出力段 ＱP1〜ＱP4、ＱP1’〜ＱP4’…Ｐチャネルトランジスタ ＱN1〜ＱN4、ＱN1’〜ＱN4’…Ｎチャネルトランジスタ
Claims (2)
- 【請求項１】 第１の電源端子（ＶCC）と、 該第１の電源端子により低い電圧が印加される第２の電
源端子（ＶSS）と、 第１、第２の入力端子（ＩＮ1、ＩＮ2)と、 出力端子（ＯＵＴ）と、 前記第１の電源端子に接続されたソース、ゲート、及び
該ゲートに接続されたドレインを有する第１のＰチャネ
ルＭＩＳトランジスタ（ＱP1）と、 前記第１の電源端子に接続されたソース、前記第１のＰ
チャネルＭＩＳトランジスタのドレインに接続されたゲ
ート、及びドレインを有する第２のＰチャネルＭＩＳト
ランジスタ（ＱP2）と、 前記第１のＰチャネルＭＩＳトランジスタのドレインに
接続されたドレイン、前記第１の入力端子に接続された
ゲート、及びソースを有する第１のＮチャネルＭＩＳト
ランジスタ（ＱN1）と、 前記第２のＰチャネルＭＩＳトランジスタのドレインに
接続されたドレイン、前記第２の入力端子に接続された
ゲート、及びソースを有する第２のＮチャネルＭＩＳト
ランジスタ（ＱN2）と、 前記第１、第２のＮチャネルＭＩＳトランジスタの各ソ
ースと前記第２の電源端子との間に接続された定電流源
（ＩCS）と、 前記第１の電源端子に接続されたソース、前記第２のＰ
チャネルＭＩＳトランジスタのドレインに接続されたゲ
ート、及びドレインを有する第３のＰチャネルＭＩＳト
ランジスタ（ＱP3）と、 前記第１の電源端子に接続されたソース、前記第１のＰ
チャネルＭＩＳトランジスタのドレインに接続されたゲ
ート、及び前記出力端子に接続されたドレインを有する
第４のＰチャネルＭＩＳトランジスタ（ＱP4）と、 前記第３のＰチャネルＭＩＳトランジスタのドレインに
接続されたドレイン、該ドレインに接続されたゲート、
及び前記第２の電源端子に接続されたソースを有する第
３のＮチャネルＭＩＳトランジスタ（ＱN3）と、 前記出力端子に接続されたドレイン、前記第３のＰチャ
ネルＭＩＳトランジスタのドレインに接続されたゲー
ト、及び前記第２の電源端子に接続されたソースを有す
る第４のＮチャネルＭＩＳトランジスタ（ＱN4）と、 を具備するＣＭＩＳ差動増幅回路。 - 【請求項２】 第１の電源端子（ＶCC）と、 該第１の電源端子より低い電圧が印加される第２の電源
端子（ＶSS）と、 第１、第２の入力端子（ＩＮ1、ＩＮ2)と、 出力端子（ＯＵＴ）と、 前記第２の電源端子に接続されたソース、ゲート、及び
該ゲートに接続されたドレインを有する第１のＮチャネ
ルＭＩＳトランジスタ（ＱN1）と、 前記第２の電源端子に接続されたソース、前記第１のＮ
チャネルＭＩＳトランジスタのドレインに接続されたゲ
ート、及びドレインを有する第２のＮチャネルＭＩＳト
ランジスタ（ＱN2）と、 前記第１のＮチャネルＭＩＳトランジスタのドレインに
接続されたドレイン、前記第１の入力端子に接続された
ゲート、及びソースを有する第１のＰチャネルＭＩＳト
ランジスタ（ＱN1）と、 前記第２のＮチャネルＭＩＳトランジスタのドレインに
接続されたドレイン、前記第２の入力端子に接続された
ゲート、及びソースを有する第２のＰチャネルＭＩＳト
ランジスタ（ＱP2）と、 前記第１、第２のＰチャネルＭＩＳトランジスタの各ソ
ースと前記第１の電源端子との間に接続された定電流源
（ＩCS’）と、 前記第２の電源端子に接続されたソース、前記第２のＮ
チャネルＭＩＳトランジスタのドレインに接続されたゲ
ート、及びドレインを有する第３のＮチャネルＭＩＳト
ランジスタ（ＱN3）と、 前記第２の電源端子に接続されたソース、前記第１のＮ
チャネルＭＩＳトランジスタのドレインに接続されたゲ
ート、及び前記出力端子に接続されたドレインを有する
第４のＮチャネルＭＩＳトランジスタ（ＱN4）と、 前記第３のＮチャネルＭＩＳトランジスタのドレインに
接続されたドレイン、該ドレインに接続されたゲート、
及び前記第１の電源端子に接続されたソースを有する第
３のＰチャネルＭＩＳトランジスタ（ＱP3）と、 前記出力端子に接続されたドレイン、前記第３のＮチャ
ネルＭＩＳトランジスタのドレインに接続されたゲー
ト、及び前記第１の電源端子に接続されたソースを有す
る第４のＰチャネルＭＩＳトランジスタ（ＱP4）と、 を具備するＣＭＩＳ差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123205A JPH08293745A (ja) | 1995-04-24 | 1995-04-24 | Ｃｍｉｓ差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123205A JPH08293745A (ja) | 1995-04-24 | 1995-04-24 | Ｃｍｉｓ差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293745A true JPH08293745A (ja) | 1996-11-05 |
Family
ID=14854807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7123205A Pending JPH08293745A (ja) | 1995-04-24 | 1995-04-24 | Ｃｍｉｓ差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293745A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203564A (ja) * | 2000-01-18 | 2001-07-27 | Fuji Electric Co Ltd | コンパレータ |
| WO2002047063A1 (en) * | 2000-12-07 | 2002-06-13 | Hitachi, Ltd. | Semiconductor integrated circuit, liquid crystal drive device, and liquid crystal display system |
| JP2007148428A (ja) * | 2000-12-07 | 2007-06-14 | Renesas Technology Corp | 液晶駆動装置および液晶表示システム |
| JP2007318770A (ja) * | 2007-06-18 | 2007-12-06 | Fujitsu Ltd | 半導体集積回路 |
| JP2014123806A (ja) * | 2012-12-20 | 2014-07-03 | Nippon Telegr & Teleph Corp <Ntt> | 減算回路 |
-
1995
- 1995-04-24 JP JP7123205A patent/JPH08293745A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203564A (ja) * | 2000-01-18 | 2001-07-27 | Fuji Electric Co Ltd | コンパレータ |
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| US7405732B2 (en) | 2000-12-07 | 2008-07-29 | Renesas Technology Corp. | Semiconductor integrated circuit, liquid crystal drive device, and liquid crystal display system |
| US8094104B2 (en) | 2000-12-07 | 2012-01-10 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor integrated circuit, liquid crystal drive device, and liquid crystal display system |
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| JP2014123806A (ja) * | 2012-12-20 | 2014-07-03 | Nippon Telegr & Teleph Corp <Ntt> | 減算回路 |
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