JPH08297966A - マルチバンク構造のメモリセルアレイ - Google Patents

マルチバンク構造のメモリセルアレイ

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JPH08297966A
JPH08297966A JP8101210A JP10121096A JPH08297966A JP H08297966 A JPH08297966 A JP H08297966A JP 8101210 A JP8101210 A JP 8101210A JP 10121096 A JP10121096 A JP 10121096A JP H08297966 A JPH08297966 A JP H08297966A
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column
line
data
cell array
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JP8101210A
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Keiken Kei
桂顯 慶
Jei-Hwan Yoo
濟煥 柳
Jin-Man Han
眞晩 韓
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 チップサイズを抑え、より高速動作が可能で
あり、またデータライン間のスキューを防止できるマル
チバンク構造のメモリセルアレイを提供する。 【解決手段】 ロー方向に配列の単位セルアレイＵＣＡ
をまとめることでバンクＢ０〜Ｂ３をカラム方向に配列
する。ローコントロールブロックＲＣＢからはバンク情
報デコーディングラインＤＢＩＬがロー方向へ引き出さ
れ、このバンク情報デコーディングラインＤＢＩＬに
は、バンク情報ラインＢＩＬを通じて入力される信号を
デコードすることによるバンク選択信号が伝送される。
また、カラム選択ラインＣＳＬは各バンク共通とされ、
１回のカラムアクセスで１カラム選択ラインにつき各バ
ンク２ビットのデータがデータラインＤＬへ伝達可能で
ある。各バンク共通のデータラインＤＬはマルチプレク
サＭＵＸへ接続されるので、データ入出力パッドＤＰへ
達するまでのデータラインの長さが全部揃えられ、デー
タライン間のスキューを生じない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、多数のバンクを有するマルチバンク構造の
メモリセルアレイをもったメモリ装置に関する。
【０００２】
【従来の技術】図１は大容量の半導体メモリ装置の一般
的構成を示す。そのメモリセルアレイは多数の単位セル
アレイＵＣＡに分けられた構成とされ、そして単位セル
アレイＵＣＡ間に分割ワードラインドライバブロックＳ
ＷＤとセンスアンプブロックＳＡＢを配置してある。こ
のメモリセルアレイで、ローデコーダＲＤがローアドレ
スラインＲＡＬからローアドレスを入力して１本のワー
ドラインＷＬを選択し駆動すれば、該ワードラインＷＬ
に接続した全メモリセルの記憶データに従って対応のビ
ットラインＢＬの電荷量が変わり、この電荷量変化がセ
ンスアンプにより増幅感知される。これに伴って、カラ
ムアドレスラインＣＡＬからカラムアドレスを入力した
カラムデコーダＣＤによるカラム選択ラインＣＳＬの駆
動でカラム選択が行われれば、センスアンプにより増幅
された１又は２以上のデータがデータラインＤＬへ伝達
される。
【０００３】この図１では、カラム方向配列の８つの単
位セルアレイＵＣＡ当たり１本のカラム選択ラインＣＳ
Ｌが駆動され、１本のカラム選択ラインＣＳＬはセンス
アンプから出力された２ビットのデータをそれぞれ対応
するデータラインＤＬへ伝達する構造が示されている。
従って、１回のカラムアクセス動作で計１６ビットのデ
ータを出力可能である。もし、このメモリ装置が４ビッ
トのデータを出力する設計であるとすれば、１６ビット
のデータが４：１マルチプレクサＭＵＸを経てデータ入
出力パッドＤＰからチップ外部へ出力される。
【０００４】最近ではメモリ分野における高速化要求が
強く、これと共にメモリ装置の容量増加につれて、その
セルアレイを多数のバンクに分けてデータ処理を行う傾
向にある。特に、ローチェーンのデータアクセス動作に
より最初のデータが出力されるまでに相当な待ち時間(l
atency) を必要とするダイナミックＲＡＭの場合は、１
つのバンクでロープリチャージからローアクセス動作を
行う間に他のバンクからのデータを出力することがで
き、これによれば、チップ外部からみるとあたかも待ち
時間がないかのように隠せるので、多数のバンクよりな
るマルチバンク構造のメモリセルアレイが要求される。
このような多数のバンクを有する半導体メモリ装置で
は、その分割バンク数がメモリ装置の性能において大事
な要素となる。即ち、バンク数の逆数はメモリ装置内で
同じバンクをアクセスする確率となるが、同じバンクを
連続的にアクセスする確率が高ければ待ち時間がメモリ
外部にそのまま現れ遅延を生じることになるので、より
多くのバンクに分割して同じバンクのアクセス確率を下
げれば、より優秀なデータアクセス性能が保障される。
特に、メモリ容量増大で１つ以上のメモリ装置を備える
ようなメモリシステムの場合、メモリシステムつまりメ
モリモジュールにおけるバンクアクセス動作が難しくな
るので、多数のバンクを有するメモリ装置が要求され
る。しかし一方で、バンク数の増加はチップサイズの増
加につながるので、チップサイズの増加を抑えながらで
きるだけ多数のバンクを構成することが、設計上大切で
ある。
【０００５】図２は、図１に示したようなメモリセルア
レイを多数のバンク構成とした従来例を示す。この図２
のメモリ装置では、メモリセルアレイがロー方向で４つ
のバンクＢ０〜Ｂ３に分割されている。そして各バンク
は、独立したローデコーダＲＤＬ（ここではラッチ内蔵
ローデコーダが用いられている）とカラムデコーダＣＤ
を有する。ローデコーダＲＤＬにラッチが内蔵されてい
るのは、例えば１番目に選択されたバンクのワードライ
ンが駆動されている間に２番目に選択されたバンクでロ
ーアクセス動作が進む場合に、１番目に選択されたバン
クで既に選択駆動されているワードラインの駆動状態を
保つためである。
【０００６】ラッチ内蔵ローデコーダＲＤＬがローアド
レスＲＡＬ及びバンク情報ラインＢＩＬからローアドレ
スとバンク選択用の信号をそれぞれ入力し、該当するバ
ンクのワードラインを選択して駆動すれば、そのワード
ラインに接続したメモリセルからのデータがビットライ
ンとセンスアンプを通じて増幅される。センスアンプに
よりデータ増幅された後は、カラムアドレスラインＣＡ
Ｌ及びバンク情報ラインＢＩＬを通じてカラムアドレス
及びバンク選択用の信号がそれぞれカラムデコーダＣＤ
に印加されることにより、選択されたバンクで２本のカ
ラム選択ラインが選択駆動される。そして、１本のカラ
ム選択ラインにより２ビットのデータがデータラインＤ
Ｌに伝達される。即ち、選択されたバンクで２本のカラ
ム選択ラインが駆動されるので、選択された１つのバン
クからは全部で４ビットのデータが出力される。
【０００７】
【発明が解決しようとする課題】図２のようなバンク構
成のメモリセルアレイでは、バンク数に匹敵する数のロ
ーデコーダＲＤＬと、図１の場合よりも多い数の分割ワ
ードラインドライバブロックＳＷＤが必要であり、更
に、バンク数の半数ほどのローアドレスラインＲＡＬ及
びバンク情報ラインＢＩＬをバンク間に伸張させなけれ
ばならない。また、各バンクから出て来るデータライン
ＤＬをデータ入出力パッドＤＰへつなげるためのデータ
バスＤＢのような別途の配線が、少なくともチップ外部
に出力されるデータビット数ほど必要である。このよう
に構成要素が多いと、メモリ装置の構成密度を増加させ
レイアウト上の余裕度を低下させる原因となり、チップ
サイズの増加につながってくる。
【０００８】また更に、図２の構成では、各データライ
ンＤＬそれぞれでデータ入出力パッドＤＰへ達するまで
の配線長が異なることになる。例えばバンクＢ０におい
て、ｉ番目のデータラインＤＬがデータ入出力パッドＤ
Ｐへ達するまでの長さをＤＯｉ、同じくｊ番目のデータ
ラインＤＬについてはＤＯｊ、ｋ番目のデータラインＤ
ＬについてはＤＯｋ、ｌ番目のデータラインＤＬについ
てはＤＯｌとすれば、ＤＯｉ≠ＤＯｊ≠ＤＯｋ≠ＤＯｌ
である。これは結果的に、データライン間のスキュー発
生を招くことを意味する。このように、どのデータライ
ンにデータが伝送されるかにより伝送時間が異なること
になれば、高速動作に不利である。
【０００９】以上のような解決課題に鑑みて本発明の目
的は、チップサイズの増加を抑えながらより多数のバン
クを有し得る半導体メモリ装置を提供することにある。
また、チップサイズの増加を抑えながらも高速のデータ
アクセス動作を実現し得る半導体メモリ装置の提供を目
的とする。或いはまた、データライン間のスキューを取
り除けるようなマルチバンク構造のメモリセルアレイを
もった半導体メモリ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的のために本発明
は、マトリックス状に配列された多数の単位セルアレイ
と、カラム方向に配列の前記単位セルアレイ間に配置さ
れた多数のセンスアンプブロックと、ロー方向に配列の
前記単位セルアレイ間に配置された多数の分割ワードラ
インドライバブロックと、を有するメモリセルアレイに
おいて、ロー方向に配列の前記単位セルアレイを所定数
ずつグループとすることでカラム方向に配列された複数
のバンクと、この複数のバンクのいずれかを選択し、該
選択バンクに属する単位セルアレイのワードラインを選
択する少なくとも１つのローデコーダと、カラム方向に
伸張して前記バンクの２つ以上に共有とされる多数のデ
ータラインと、をもつマルチバンク構造とすることを特
徴とする。そして、前記多数のデータラインのデータ入
出力パッドまでの長さを揃えることを特徴とする。また
更に、カラム選択を行うためのカラム選択ラインを前記
各バンクに共通とすることを特徴とする。
【００１１】加えて、前記各データラインについて、バ
ンク選択信号とカラム選択信号に応じるスイッチ手段を
介してビットラインと接続する、或いは、増幅器を介し
てローカルデータラインと接続するようにし、そしてそ
の各ローカルデータラインを、バンク選択信号とカラム
選択信号に応じるスイッチ手段を介してビットラインと
接続することを特徴とする。このスイッチ手段として
は、前記データライン又は前記ローカルデータラインに
接続され、前記ローデコーダからバンク選択信号を伝送
するバンク情報デコーディングラインにより制御される
バンクスイッチ手段と、このバンクスイッチ手段とビッ
トラインとの間に接続され、カラムデコーダからカラム
選択信号を伝送する前記カラム選択ラインにより制御さ
れるカラムスイッチ手段と、から構成したものとする。
【００１２】また、本発明は、マトリックス状に配列さ
れた多数の単位セルアレイと、カラム方向に配列の前記
単位セルアレイ間に配置された多数のセンスアンプブロ
ックと、ロー方向に配列の前記単位セルアレイ間に配置
された多数の分割ワードラインドライバブロックと、ロ
ー方向に配列の前記単位セルアレイを所定数ずつグルー
プとすることでカラム方向に配列された複数のバンク
と、この複数のバンクのいずれかを選択し、該選択バン
クに属する単位セルアレイのワードラインを選択する少
なくとも１つのローデコーダと、１以上のカラムを選択
するカラムデコーダと、カラム方向に伸張して前記バン
クのうち２つ以上に共有とされ、データ入出力パッドま
での長さが揃えられた多数のデータラインと、を備えた
マルチバンク構造のメモリセルアレイをもち、前記デー
タ入出力パッドの数が前記データラインの数よりも少な
いことを特徴とする半導体メモリ装置を提供する。そし
てこの場合に、前記カラムデコーダからカラム方向へ伸
張するカラム選択のためのカラム選択ラインを前記各バ
ンクに共通とすることを特徴とする。また更に、前記デ
ータラインと前記データ入出力パッドとの間に、前記デ
ータ出力パッドと同数のマルチプレクサを設けることを
特徴とする。
【００１３】本発明によれば、チップサイズを増加を抑
えながらもより多数のバンクを有し、そしてより高速動
作が可能なマルチバンク構造のメモリセルアレイをもっ
た半導体メモリ装置を提供できる。また、データライン
間のスキューを取り除くことができる。
【００１４】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態を詳細に説明する。尚、各図面で共通の構成や
機能をもつ部分には同じ符号を付してある。
【００１５】本発明によるマルチバンク構造のメモリセ
ルアレイをもった半導体メモリ装置を示す図３によれ
ば、ローとカラムのマトリックス状に配列された多数の
単位セルアレイＵＣＡの間（両端）に、ロー方向には分
割ワードラインドライバブロックＳＷＤが配列され、カ
ラム方向にはセンスアンプブロックＳＡＢが配列され
る。単位セルアレイＵＣＡ、分割ワードラインドライバ
ブロックＳＷＤ、及びセンスアンプブロックＳＡＢの配
置、これらの接続、内部の動作方式については本発明の
技術分野で既に公知なので、説明は省略する。
【００１６】バンクの配列について、図２の従来例では
カラム方向に配列の単位セルアレイをまとめてバンクと
することで各バンクがロー方向に配列されていたが、図
３の構成では、ロー方向に配列の単位セルアレイをまと
めることでバンクＢ０，Ｂ１，Ｂ２，Ｂ３がカラム方向
に配列されている。そして、バンクとバンクとの境界部
で、センスアンプブロックＳＡＢが１つ追加されてい
る。特徴的なのは、当該メモリセルアレイはマルチバン
ク構造であるにもかかわらずローデコーダを１つですま
せてある点である（但し、両端に２つ設ける等も可能で
ある）。このローデコーダＲＣＢは、既存のローデコー
ド機能は勿論、ラッチとバンク情報デコーダとしての機
能を有するものである（以下“ローコントロールブロッ
ク”とする）。
【００１７】ローコントロールブロックＲＣＢからはバ
ンク情報デコーディングラインＤＢＩＬが引き出され、
単位セルアレイＵＣＡ上をロー方向へ伸張する。このバ
ンク情報デコーディングラインＤＢＩＬには、バンク選
択に必要なデコード信号、即ちバンク選択信号が伝送さ
れる。ローコントロールブロックＲＣＢにはローアドレ
スラインＲＡＬ及びバンク情報ラインＢＩＬが接続され
ており、バンク情報ラインＢＩＬを通じて入力されるバ
ンク選択用の信号をデコードすることによりバンク選択
信号をバンク情報デコーディングラインＤＢＩＬへ伝送
する。また、ローコントロールブロックＲＣＢに内蔵さ
れたラッチは前述した図２のものと同じ機能をもつ。
【００１８】カラムデコーダＣＤには、カラムアドレス
ラインＣＡＬとバンク情報ラインＢＩＬが接続されてい
る。そして図２とは異なり、本実施形態のデータライン
ＤＬはマルチプレクサＭＵＸへ接続される。即ち、デー
タ入出力パッドＤＰへ達するまでのデータラインの長さ
が全部揃えられ均一になるので、データライン間のスキ
ューを生じないことが分かる。
【００１９】ここで、この例のデータラインＤＬは図２
の場合と異なり、各バンクに共有されている。また、１
回のカラムアクセス動作でより多くのデータを迅速に処
理できるように１本のカラム選択ラインＣＳＬが各バン
クに共通に使われ、１本のカラム選択ラインＣＳＬにつ
き各バンクで２ビットに当たるデータラインＤＬが駆動
される。カラム選択ラインＣＳＬはバンクに関係なく毎
カラムサイクルごとに分割ワードラインドライバブロッ
クＳＷＤで区分された図３中縦方向のブロックごとに１
ずつエネーブルされ、１カラム選択ラインＣＳＬにつき
２ビットのデータがデータラインＤＬを通じて出力され
る。即ち、一度に８本のカラム選択ラインＣＳＬが駆動
されて全部で１６ビットのデータを出力可能で、これが
４：１マルチプレクサＭＵＸを経て出力される。カラム
選択ラインＣＳＬとバンク情報デコーディングラインＤ
ＢＩＬはほぼ同時にエネーブルされる。例えば、バンク
Ｂ０及びバンクＢ１でワードラインがエネーブルされる
とした場合、バンクＢ０のデータを読出すためにはバン
クＢ０のバンク情報デコーディングラインＤＢＩＬがエ
ネーブルされると共にバンクＢ１のバンク情報デコーデ
ィングラインＤＢＩＬはディスエーブルされ、各バンク
共通に使用されるカラム選択ラインＣＳＬとバンク情報
デコーディングラインＤＢＩＬとにより図４に示すよう
な回路構成を通じてバンクＢ０のデータが各バンク共通
のデータラインＤＬへ伝達される。このとき、バンクＢ
１におけるセンスアンプの増幅データはデータラインＤ
Ｌへの伝達経路が閉じて読出動作への影響がないように
されている。尚、１本のカラム選択ラインＣＳＬにより
駆動されるデータラインＤＬの数（データビット数）を
更に増やせることは、本発明の技術分野において通常の
知識を有する者には自明である。
【００２０】ローアドレスラインＲＡＬとバンク情報ラ
インＢＩＬからローアドレスとバンク選択用の信号を入
力したローコントロールブロックＲＣＢにより、バンク
Ｂ０〜Ｂ３のうち１つが選択されそのワードラインが駆
動されれば、該選択されたワードラインに接続したメモ
リセルの記憶データに従って該当するビットラインの電
荷量が変わる。このビットラインの電荷量変化による電
圧がセンスアンプで増幅されるのに伴って、カラムアド
レスラインＣＡＬ及びバンク情報ラインＢＩＬを通じて
カラムアドレス及びバンク選択用の信号を入力したカラ
ムデコーダＣＤにより、例えば８本のカラム選択ライン
ＣＳＬが選択されてカラム選択信号が送られ、選択され
たバンクで１本のカラム選択ラインＣＳＬにつき２ビッ
トのデータがデータラインＤＬへ伝達される。８本のカ
ラム選択ラインＣＳＬが駆動されるので、選択された１
つのバンクからは全部で１６ビットのデータが出力され
ることになる。
【００２１】１回のカラムアクセス動作により読み出さ
れる複数のデータをチップ外部へ出力するのはシフトレ
ジスタなどを用いることで実施でき、これは既存のマル
チバンク構造の半導体メモリ装置でも通常使われる技術
である。
【００２２】図４に、選択されたメモリセルのデータが
データラインＤＬへ伝達されるまでの回路例を示す。
【００２３】図４Ａに示す例では、ビットライン対ＢＬ
／ＢＬＢとデータライン対ＤＬ／ＤＬＢとの間に、カラ
ム選択ラインＣＳＬにゲートが共通に接続された１つの
カラム選択トランジスタ対ＣＳＴ１／ＣＳＴ２と、バン
ク情報デコーディングラインＤＢＩＬにゲートが接続さ
れた１つのバンク選択トランジスタ対ＢＳＴ１／ＢＳＴ
２と、がスイッチ手段として直列接続されている。ワー
ドラインＷＬが選択されることにより、メモリセルＭＣ
に記憶された１ビットのデータがビットラインＢＬに電
荷分配過程を通じて伝達されれば、ビットライン対ＢＬ
／ＢＬＢ間に設けられたセンスアンプＳＡを通じて増幅
された後、カラムスイッチ手段のカラム選択トランジス
タ対ＣＳＴ１／ＣＳＴ２及びバンクスイッチ手段のバン
ク選択トランジスタ対ＢＳＴ１／ＢＳＴ２を通じてデー
タライン対ＤＬ／ＤＬＢへ伝送される。
【００２４】図４Ｂに示す例では、図４Ａのようにバン
ク選択トランジスタ対ＢＳＴ１／ＢＳＴ２がデータライ
ン対ＤＬ／ＤＬＢに直接接続されるのではなく、データ
ライン増幅器４０につながったローカルデータライン対
ＬＤＬ／ＬＤＬＢに接続される。データライン増幅器４
０は、ローカルデータライン対ＬＤＬ／ＬＤＬＢとデー
タライン対ＤＬ／ＤＬＢとの間に配置され、ローカルデ
ータライン対ＬＤＬ／ＬＤＬＢのデータ電位を増幅して
データライン対ＤＬ／ＤＬＢへ送る役割をもつ。
【００２５】
【発明の効果】以上述べたように本発明は、従来のバン
ク構造に比べローデコーダ及び分割ワードラインドライ
バブロックが少なくてすむので、より小さいチップサイ
ズを実現でき、レイアウトでも非常に有利である。ま
た、各データラインの配線長を揃えることができるの
で、データライン間のスキューを防止することができ
る。更に、１回のカラムアクセス動作で各バンクからデ
ータを処理することができるので、高速のデータアクセ
スを実現可能である。
【図面の簡単な説明】
【図１】大容量半導体メモリ装置のメモリセルアレイの
概略構成を示すブロック図。
【図２】マルチバンク構造としたメモリセルアレイの従
来例を示すブロック図。
【図３】本発明の実施形態によるマルチバンク構造とし
たメモリセルアレイのブロック図。
【図４】本発明によるメモリセルアレイにおける１メモ
リセルからデータラインまでの回路例を示す等価回路
図。
【符号の説明】
ＢＩＬ バンク情報ライン ＢＬ，ＢＬＢ ビットライン（対） ＣＤ カラムデコーダ ＣＳＬ カラム選択ライン ＤＬ，ＤＬＢ データライン（対） ＤＰ データ入出力パッド ＭＵＸ マルチプレクサ ＲＡＬ ローアドレスライン ＲＣＢ ローコントロールブロック（ローデコーダ） ＲＤ ローデコーダ ＲＤＬ ラッチ内蔵ローデコーダ ＳＡ センスアンプ（ビットラインセンスアンプ） ＳＡＢ センスアンプブロック ＳＷＤ 分割ワードラインドライバブロック ＵＣＡ 単位セルアレイ ＷＬ ワードライン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 マトリックス状に配列された多数の単位
    セルアレイと、カラム方向に配列の前記単位セルアレイ
    間に配置された多数のセンスアンプブロックと、ロー方
    向に配列の前記単位セルアレイ間に配置された多数の分
    割ワードラインドライバブロックと、を有するメモリセ
    ルアレイにおいて、 ロー方向に配列の前記単位セルアレイを所定数ずつグル
    ープとすることでカラム方向に配列された複数のバンク
    と、この複数のバンクのいずれかを選択し、該選択バン
    クに属する単位セルアレイのワードラインを選択する少
    なくとも１つのローデコーダと、カラム方向に伸張して
    前記バンクの２つ以上に共有とされる多数のデータライ
    ンと、をもつマルチバンク構造としたことを特徴とする
    メモリセルアレイ。
  2. 【請求項２】 多数のデータラインは、データ入出力パ
    ッドまでの長さが揃えられている請求項１記載のメモリ
    セルアレイ。
  3. 【請求項３】 カラム選択を行うためのカラム選択ライ
    ンが各バンクに共通とされる請求項１又は請求項２記載
    のメモリセルアレイ。
  4. 【請求項４】 各データラインは、バンク選択信号とカ
    ラム選択信号に応じるスイッチ手段を介してビットライ
    ンと接続される請求項１〜３のいずれか１項に記載のメ
    モリセルアレイ。
  5. 【請求項５】 スイッチ手段は、データラインに接続さ
    れ、ローデコーダからバンク選択信号を伝送するバンク
    情報デコーディングラインにより制御されるバンクスイ
    ッチ手段と、このバンクスイッチ手段とビットラインと
    の間に接続され、カラムデコーダからカラム選択信号を
    伝送するカラム選択ラインにより制御されるカラムスイ
    ッチ手段と、からなる請求項４記載のメモリセルアレ
    イ。
  6. 【請求項６】 各データラインは、増幅器を介してロー
    カルデータラインと接続され、そしてその各ローカルデ
    ータラインは、バンク選択信号とカラム選択信号に応じ
    るスイッチ手段を介してビットラインと接続される請求
    項１〜３のいずれか１項に記載のメモリセルアレイ。
  7. 【請求項７】 スイッチ手段は、ローカルデータライン
    に接続され、ローデコーダからバンク選択信号を伝送す
    るバンク情報デコーディングラインにより制御されるバ
    ンクスイッチ手段と、このバンクスイッチ手段とビット
    ラインとの間に接続され、カラムデコーダからカラム選
    択信号を伝送するカラム選択ラインにより制御されるカ
    ラムスイッチ手段と、からなる請求項６記載のメモリセ
    ルアレイ。
  8. 【請求項８】 マトリックス状に配列された多数の単位
    セルアレイと、カラム方向に配列の前記単位セルアレイ
    間に配置された多数のセンスアンプブロックと、ロー方
    向に配列の前記単位セルアレイ間に配置された多数の分
    割ワードラインドライバブロックと、ロー方向に配列の
    前記単位セルアレイを所定数ずつグループとすることで
    カラム方向に配列された複数のバンクと、この複数のバ
    ンクのいずれかを選択し、該選択バンクに属する単位セ
    ルアレイのワードラインを選択する少なくとも１つのロ
    ーデコーダと、１以上のカラムを選択するカラムデコー
    ダと、カラム方向に伸張して前記バンクのうち２つ以上
    に共有とされ、データ入出力パッドまでの長さが揃えら
    れた多数のデータラインと、を備えたマルチバンク構造
    のメモリセルアレイをもち、前記データ入出力パッドの
    数が前記データラインの数よりも少ないことを特徴とす
    る半導体メモリ装置。
  9. 【請求項９】 カラムデコーダからカラム方向へ伸張す
    るカラム選択のためのカラム選択ラインが各バンクに共
    通とされる請求項８記載の半導体メモリ装置。
  10. 【請求項１０】 データラインとデータ入出力パッドと
    の間に、前記データ入出力パッドと同数のマルチプレク
    サが設けられる請求項８又は請求項９記載の半導体メモ
    リ装置。
JP8101210A 1995-04-25 1996-04-23 マルチバンク構造のメモリセルアレイ Pending JPH08297966A (ja)

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