JPH06209083A - 半導体記憶装置および半導体記憶装置からデータをアクセスする方法 - Google Patents
半導体記憶装置および半導体記憶装置からデータをアクセスする方法Info
- Publication number
- JPH06209083A JPH06209083A JP5263037A JP26303793A JPH06209083A JP H06209083 A JPH06209083 A JP H06209083A JP 5263037 A JP5263037 A JP 5263037A JP 26303793 A JP26303793 A JP 26303793A JP H06209083 A JPH06209083 A JP H06209083A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit lines
- array
- global
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置のビット線を、ここで埋め込
まれたアクセスツリー（ＥＡＴ）と呼ぶ、小さい部分へ
分割するための改良した手法を得ることである。 【構成】 埋め込まれたアクセスツリーは、長いビット
線をいくつかのより小さいビット線に分割して、接続さ
れたセルがドライブせねばならない実効負荷を減少する
ことにより、バンキングされた手法の主な利点を享受す
る。しかし、ＥＡＴはバンキングされた手法の制約のほ
とんど、たとえば、寸法の増大、電力の増加、およびよ
り複雑になること、を避ける。本発明の好適な実施例に
おいては、ＥＡＴは既存の完全アレイ中に埋め込まれ、
付加周辺デコーダ、ＭＵＸ、または複雑で費用のかかる
大域経路指定を必要としない。与えられた処理技術に対
して、本発明により完全メモリをバンキングされる手法
より多くのサブアレイへ更に分割することができるよう
にされ、しかもそれに対応して性能が向上する。
まれたアクセスツリー（ＥＡＴ）と呼ぶ、小さい部分へ
分割するための改良した手法を得ることである。 【構成】 埋め込まれたアクセスツリーは、長いビット
線をいくつかのより小さいビット線に分割して、接続さ
れたセルがドライブせねばならない実効負荷を減少する
ことにより、バンキングされた手法の主な利点を享受す
る。しかし、ＥＡＴはバンキングされた手法の制約のほ
とんど、たとえば、寸法の増大、電力の増加、およびよ
り複雑になること、を避ける。本発明の好適な実施例に
おいては、ＥＡＴは既存の完全アレイ中に埋め込まれ、
付加周辺デコーダ、ＭＵＸ、または複雑で費用のかかる
大域経路指定を必要としない。与えられた処理技術に対
して、本発明により完全メモリをバンキングされる手法
より多くのサブアレイへ更に分割することができるよう
にされ、しかもそれに対応して性能が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の分野に
関するものであり、更に詳しく言えば、ランダム・アク
セス・メモリ装置の分野に関するものである。
関するものであり、更に詳しく言えば、ランダム・アク
セス・メモリ装置の分野に関するものである。
【０００２】
【従来の技術】ほとんどのＲＡＭ設計の主な目標は、メ
モリ・アレイ中に最小寸法のメモリ・セルを実現するこ
とにより最高記憶密度を達成することである。メモリ・
セルからデータを読出すために、語線を駆動することに
よりアレイの対応する行を選択する。選択された行にお
ける選択されたメモリ・セルはそれの対応するビット線
を駆動する。そのビット線は同じ列における全てのセル
によりロードされる。現在のＲＡＭ設計においては、セ
ルは列に２５６個またはそれ以上も含むことができる。
その結果、読出しアクセス時間の大きな部分がビット線
を動かすために費やされる。また、大きいメモリ・アレ
イへの書込みがサイクル時間を制限することがしばしば
ある。その理由は、ビット線において大きい電圧の振れ
を要求され、しかもその電圧の振れは次の読出しの前に
完全に復旧せねばならないからである。
モリ・アレイ中に最小寸法のメモリ・セルを実現するこ
とにより最高記憶密度を達成することである。メモリ・
セルからデータを読出すために、語線を駆動することに
よりアレイの対応する行を選択する。選択された行にお
ける選択されたメモリ・セルはそれの対応するビット線
を駆動する。そのビット線は同じ列における全てのセル
によりロードされる。現在のＲＡＭ設計においては、セ
ルは列に２５６個またはそれ以上も含むことができる。
その結果、読出しアクセス時間の大きな部分がビット線
を動かすために費やされる。また、大きいメモリ・アレ
イへの書込みがサイクル時間を制限することがしばしば
ある。その理由は、ビット線において大きい電圧の振れ
を要求され、しかもその電圧の振れは次の読出しの前に
完全に復旧せねばならないからである。
【０００３】速度を高くするための既存の１つの手法は
セル駆動性能を向上させることである。しかし、この手
法はセルを大きくする傾向がある。そうすると、ビット
線が長くなり、そのためにセルの負荷が大きくなる。各
セルのアクセス・トランジスタの寸法が大きくなると、
各セルからの負荷も増大し、セルのビット線に対する全
体の負荷も増大する。セルの駆動を増大しようとしても
それによる収穫は減少する傾向にあることは明らかであ
る。
セル駆動性能を向上させることである。しかし、この手
法はセルを大きくする傾向がある。そうすると、ビット
線が長くなり、そのためにセルの負荷が大きくなる。各
セルのアクセス・トランジスタの寸法が大きくなると、
各セルからの負荷も増大し、セルのビット線に対する全
体の負荷も増大する。セルの駆動を増大しようとしても
それによる収穫は減少する傾向にあることは明らかであ
る。
【０００４】駆動性能を向上させると容量も増大する傾
向があるから、設計者たちは別の手法を試みている。そ
れは、速度を向上させるためにビット線における電圧の
振れを小さくすることである。この技術は、有効ではあ
るが、ビット線におけるノイズを考慮するために極めて
正確な回路を必要とし、かつ非常に高精度のセンス増幅
器を必要とする。これを行うためには費用と時間が非常
に掛かる。また、小さい電圧差を検出することは大きい
電圧差を検出することより長い時間を要し、したがっ
て、実際の性能が低下する。
向があるから、設計者たちは別の手法を試みている。そ
れは、速度を向上させるためにビット線における電圧の
振れを小さくすることである。この技術は、有効ではあ
るが、ビット線におけるノイズを考慮するために極めて
正確な回路を必要とし、かつ非常に高精度のセンス増幅
器を必要とする。これを行うためには費用と時間が非常
に掛かる。また、小さい電圧差を検出することは大きい
電圧差を検出することより長い時間を要し、したがっ
て、実際の性能が低下する。
【０００５】速度が一般に非常に重要であるスタチック
ＲＡＭ（ＳＲＡＭ）においては、時に用いられる１つの
付加的な手法がバンキング（Banking ）（図１参照）で
ある。バンキング設計においては、メモリはいくつかの
サブアレイに分割される。サブアレイの寸法が小さいた
めにビット線が短くなり、各サブアレイを全アレイより
速くする。各サブアレイからの出力はサブアレイの周縁
部を通ってＭＵＸまで送られる。そのＭＵＸは最後の出
力を選択する。
ＲＡＭ（ＳＲＡＭ）においては、時に用いられる１つの
付加的な手法がバンキング（Banking ）（図１参照）で
ある。バンキング設計においては、メモリはいくつかの
サブアレイに分割される。サブアレイの寸法が小さいた
めにビット線が短くなり、各サブアレイを全アレイより
速くする。各サブアレイからの出力はサブアレイの周縁
部を通ってＭＵＸまで送られる。そのＭＵＸは最後の出
力を選択する。
【０００６】バンキング手法により速度は向上するが、
いくつかの欠点もある。全アレイをサブアレイに分割す
るにはより広い面積とより大きい電力を必要とする。付
加デコーダが要求される。大域経路指定、付加muxs、お
よび付加センス増幅器が寸法を大きくし、電力を増大
し、かつ構成を複雑にする。サブアレイの数とアレイ
（たとえば、×４または×８アーキテクチャ）から同時
にアクセスされるビット数のいずれか、または両方が増
加するとそれらの問題が大きくなる。バンキング設計の
制約を最少にして、それの性能の利点を増大するＲＡＭ
設計を有することが望ましい。
いくつかの欠点もある。全アレイをサブアレイに分割す
るにはより広い面積とより大きい電力を必要とする。付
加デコーダが要求される。大域経路指定、付加muxs、お
よび付加センス増幅器が寸法を大きくし、電力を増大
し、かつ構成を複雑にする。サブアレイの数とアレイ
（たとえば、×４または×８アーキテクチャ）から同時
にアクセスされるビット数のいずれか、または両方が増
加するとそれらの問題が大きくなる。バンキング設計の
制約を最少にして、それの性能の利点を増大するＲＡＭ
設計を有することが望ましい。
【０００７】
【発明が解決しようとする課題】本発明は上記した欠点
をなくし高速動作を実現することができるメモリ装置を
提供することを目的とする。
をなくし高速動作を実現することができるメモリ装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
記憶装置のビット線を、ここで埋め込みアクセスツリー
（ＥＡＴ）と呼ぶ、小さい部分へ分割するための改良し
た手法が導入される。埋め込みアクセスツリーは、長い
ビット線をいくつかのより短いビット線へ分割して、選
択されたセルが駆動せねばならない実効負荷を減少する
ことにより、バンキング手法の主な利点を享受するもの
である。しかし、ＥＡＴはバンキング手法の制約のほと
んど、たとえば、寸法、電力の増大、および構成の複雑
化を避けるものである。本発明の好適な実施例において
は、ＥＡＴは既存の全アレイに埋め込まれ、付加周辺デ
コーダ、ＭＵＸまたは複雑で費用のかかる大域経路指定
を必要としない。与えられた処理技術においては、本発
明により全メモリ・アレイをバンキング手法より多くの
サブアレイへ分割でき、それに対応して性能を向上させ
ることができる。
記憶装置のビット線を、ここで埋め込みアクセスツリー
（ＥＡＴ）と呼ぶ、小さい部分へ分割するための改良し
た手法が導入される。埋め込みアクセスツリーは、長い
ビット線をいくつかのより短いビット線へ分割して、選
択されたセルが駆動せねばならない実効負荷を減少する
ことにより、バンキング手法の主な利点を享受するもの
である。しかし、ＥＡＴはバンキング手法の制約のほと
んど、たとえば、寸法、電力の増大、および構成の複雑
化を避けるものである。本発明の好適な実施例において
は、ＥＡＴは既存の全アレイに埋め込まれ、付加周辺デ
コーダ、ＭＵＸまたは複雑で費用のかかる大域経路指定
を必要としない。与えられた処理技術においては、本発
明により全メモリ・アレイをバンキング手法より多くの
サブアレイへ分割でき、それに対応して性能を向上させ
ることができる。
【０００９】本発明は、複数のサブアレイに編成された
メモリ・セルのアレイと、メモリ・セルのデータ内容を
アクセスする回路とを有する半導体記憶装置を提供する
ものである。このアクセス回路は１つの前記サブアレイ
のメモリ・セルの列におのおの組み合わされた複数の第
１のビット線と、複数の前記アレイからの前記第１のビ
ット線のセットにおのおの組み合わされた複数の第２の
ビット線と、前記セットの前記第１のビット線の１つを
前記組み合わされた第２のビット線へ電気的に接続する
ための複数のスイッチ機構とを含む。このようにして、
メモリ・セルのアクセス動作中に駆動せねばならない負
荷は第１のビット線の全てのセットの負荷より小さい。
複数の第２のビット線とスイッチ機構をアレイ内に形成
して面積の影響を最小にすることが好ましい。
メモリ・セルのアレイと、メモリ・セルのデータ内容を
アクセスする回路とを有する半導体記憶装置を提供する
ものである。このアクセス回路は１つの前記サブアレイ
のメモリ・セルの列におのおの組み合わされた複数の第
１のビット線と、複数の前記アレイからの前記第１のビ
ット線のセットにおのおの組み合わされた複数の第２の
ビット線と、前記セットの前記第１のビット線の１つを
前記組み合わされた第２のビット線へ電気的に接続する
ための複数のスイッチ機構とを含む。このようにして、
メモリ・セルのアクセス動作中に駆動せねばならない負
荷は第１のビット線の全てのセットの負荷より小さい。
複数の第２のビット線とスイッチ機構をアレイ内に形成
して面積の影響を最小にすることが好ましい。
【００１０】本発明のスイッチ機構は、選択された第１
のビット線がそれに組み合わされた第２のビット線へ接
続された時に、その第１のビット線上における信号を増
幅して、装置の性能を更に向上させるための回路を含む
ことが望ましい。本発明の一実施例においては、メモリ
・セルはＭＯＳトランジスタにより形成され、信号を増
幅するためにスイッチ機構はバイポーラ・トランジスタ
を含む。また、静止電力をほとんどまたは全く利用しな
いためにスイッチ機構を実現でき、それらのスイッチ機
構を論理ＯＲ構成に電気的に接続すると便利であり、装
置で求められる第２のビット線の数を減少するためにマ
ルチプレクサ機能を発揮するようにスイッチ機構を接続
できる。
のビット線がそれに組み合わされた第２のビット線へ接
続された時に、その第１のビット線上における信号を増
幅して、装置の性能を更に向上させるための回路を含む
ことが望ましい。本発明の一実施例においては、メモリ
・セルはＭＯＳトランジスタにより形成され、信号を増
幅するためにスイッチ機構はバイポーラ・トランジスタ
を含む。また、静止電力をほとんどまたは全く利用しな
いためにスイッチ機構を実現でき、それらのスイッチ機
構を論理ＯＲ構成に電気的に接続すると便利であり、装
置で求められる第２のビット線の数を減少するためにマ
ルチプレクサ機能を発揮するようにスイッチ機構を接続
できる。
【００１１】第２のＥＡＴを第１のＥＡＴに重畳し、各
ＥＡＴが第１のビット線を共用すると便利である。第１
のＥＡＴは読出し動作の性能を向上させ、第２のＥＡＴ
は書込み動作の性能を向上させる。埋め込みアクセスツ
リーはＳＲＡＭの読出しアクセス経路をスピードアップ
するためにもともと開発されたものである。しかし、本
発明の性能の利点は他の応用にも同様に有用である。た
とえば、埋め込みアクセスツリーはＤＲＡＭにも使用で
きる。
ＥＡＴが第１のビット線を共用すると便利である。第１
のＥＡＴは読出し動作の性能を向上させ、第２のＥＡＴ
は書込み動作の性能を向上させる。埋め込みアクセスツ
リーはＳＲＡＭの読出しアクセス経路をスピードアップ
するためにもともと開発されたものである。しかし、本
発明の性能の利点は他の応用にも同様に有用である。た
とえば、埋め込みアクセスツリーはＤＲＡＭにも使用で
きる。
【００１２】
【実施例】第１のメモリ・セル・アレイ２０と第２のメ
モリ・セル・アレイ２２を含む本発明の構成を組み込ん
でいるＳＲＡＭ装置が示されている図２を参照する。本
発明を限定するものではないが、マイクロプロセッサ装
置を含む半導体ダイの上の第１のレベル・キャッシュ・
メモリとして使用されるようにされた８ＫＢ ＳＲＡＭ
を形成するために、各アレイ２０、２２は１２８列×２
５６行のメモリ・セルを含む。アレイ２０、２２は語線
デコーダ／ドライバ２４のセットにより分離され、か
つ、各アレイ２０、２２はそれぞれ１６個のサブアレイ
２０ａ〜２０ｐ、２２ａ〜２２ｐへ更に分割される。ア
レイ２０、２２の大域センスAmp／Mux／Flowthruラッチ
回路２６と、大域書込みデコーダ／ドライバ回路２８が
設けられる。前置デコーダ回路３０と基準発生器回路３
２が語線デコーダ／ドライバ２４の下に設けられる。
モリ・セル・アレイ２２を含む本発明の構成を組み込ん
でいるＳＲＡＭ装置が示されている図２を参照する。本
発明を限定するものではないが、マイクロプロセッサ装
置を含む半導体ダイの上の第１のレベル・キャッシュ・
メモリとして使用されるようにされた８ＫＢ ＳＲＡＭ
を形成するために、各アレイ２０、２２は１２８列×２
５６行のメモリ・セルを含む。アレイ２０、２２は語線
デコーダ／ドライバ２４のセットにより分離され、か
つ、各アレイ２０、２２はそれぞれ１６個のサブアレイ
２０ａ〜２０ｐ、２２ａ〜２２ｐへ更に分割される。ア
レイ２０、２２の大域センスAmp／Mux／Flowthruラッチ
回路２６と、大域書込みデコーダ／ドライバ回路２８が
設けられる。前置デコーダ回路３０と基準発生器回路３
２が語線デコーダ／ドライバ２４の下に設けられる。
【００１３】図２には本発明に従って利用されるビット
線と語線の選択された例も示されている。とくに、アレ
イ２０、２２の幅方向に延長するローカル語線（ＬＷ
Ｌ）３４と大域語線（ＧＷＬ）３６が示されている。大
域読出しビット線（ＧＲＢＬ）３８と、大域読出しビッ
ト線低（ＧＲＢＬ＿Ｌ）４０と、大域書込みビット線
（ＧＷＢＬ）４２と、大域書込みビット線低（ＧＷＢＬ
＿Ｌ）４４とがアレイ２０の図の高さ方向に平行に延び
ている。また、後で詳しく説明するように、各サブアレ
イ２０ａ〜２０ｐと２２ａ〜２２ｐは、ＧＷＢＬ４２と
ＧＷＢＬ＿Ｌ４４に並列に、各サブアレイの高さ方向に
延長する複数のローカルビット線（ＬＢＬ）４６と、複
数のローカルビット線低（ＬＢＬ＿Ｌ）４６とを含む。
アレイ２０、２２中の全てのメモリ・セルをアクセスす
るために求められるビット線と語線は図２には示されて
いない。
線と語線の選択された例も示されている。とくに、アレ
イ２０、２２の幅方向に延長するローカル語線（ＬＷ
Ｌ）３４と大域語線（ＧＷＬ）３６が示されている。大
域読出しビット線（ＧＲＢＬ）３８と、大域読出しビッ
ト線低（ＧＲＢＬ＿Ｌ）４０と、大域書込みビット線
（ＧＷＢＬ）４２と、大域書込みビット線低（ＧＷＢＬ
＿Ｌ）４４とがアレイ２０の図の高さ方向に平行に延び
ている。また、後で詳しく説明するように、各サブアレ
イ２０ａ〜２０ｐと２２ａ〜２２ｐは、ＧＷＢＬ４２と
ＧＷＢＬ＿Ｌ４４に並列に、各サブアレイの高さ方向に
延長する複数のローカルビット線（ＬＢＬ）４６と、複
数のローカルビット線低（ＬＢＬ＿Ｌ）４６とを含む。
アレイ２０、２２中の全てのメモリ・セルをアクセスす
るために求められるビット線と語線は図２には示されて
いない。
【００１４】次に、図２のサブアレイ２０ａ〜２０ｐと
２２ａ〜２２ｐがより詳しく示されている図３〜図６を
参照する。図４〜図６のそれぞれは図３に示されている
ように配列されるものである。サブアレイ２０ｐと２２
ｐは６トランジスタ（６Ｔ）スタチック・メモリ・セル
５０の長方形配列として示されている。その長方形配列
は行当たり１６列、１２８個である。埋め込まれたセン
ス増幅器（ＥＳＡ）５２がセル５０の各列に含まれる。
ＥＳＡは各列の一番上と一番下に設けられる。各ＥＳＡ
５２はセル５０の列のピッチの２倍である。
２２ａ〜２２ｐがより詳しく示されている図３〜図６を
参照する。図４〜図６のそれぞれは図３に示されている
ように配列されるものである。サブアレイ２０ｐと２２
ｐは６トランジスタ（６Ｔ）スタチック・メモリ・セル
５０の長方形配列として示されている。その長方形配列
は行当たり１６列、１２８個である。埋め込まれたセン
ス増幅器（ＥＳＡ）５２がセル５０の各列に含まれる。
ＥＳＡは各列の一番上と一番下に設けられる。各ＥＳＡ
５２はセル５０の列のピッチの２倍である。
【００１５】次に、サブアレイ２０ａから２０ｐのセル
の列が詳しく示されている図７を参照する。それらのセ
ル列は複数のセル５０を含んいる。各セルはアクセス・
トランジスタ５４、５６のソースがそれぞれＬＢＬ４６
とＬＢＬ＿Ｌ４８へ電気的に接続されるとともに、それ
のゲートがＬＷＬ３４へ電気的に接続される。ＬＢＬ４
６とＬＢＬ＿Ｌ４８はサブアレイ２０ｐの高さ方向に
（すなわち、１６個のメモリ・セルを横切って）延長
し、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４８は、ＬＢＬ４６と
ＬＢＬ＿Ｌ４８と平行に、アレイ２０の全高さにわたっ
て（すなわち、２５６個のメモリ・セルを横切って）延
長する。本発明の好適な実施例においては、図７に示す
ように、ＬＷＬ３４は三重金属半導体製造法の金属１層
内に形成され、ＬＢＬ４６とＬＢＬ＿Ｌ４８は金属２層
内に形成され、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０は金属
３層内に形成される。
の列が詳しく示されている図７を参照する。それらのセ
ル列は複数のセル５０を含んいる。各セルはアクセス・
トランジスタ５４、５６のソースがそれぞれＬＢＬ４６
とＬＢＬ＿Ｌ４８へ電気的に接続されるとともに、それ
のゲートがＬＷＬ３４へ電気的に接続される。ＬＢＬ４
６とＬＢＬ＿Ｌ４８はサブアレイ２０ｐの高さ方向に
（すなわち、１６個のメモリ・セルを横切って）延長
し、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４８は、ＬＢＬ４６と
ＬＢＬ＿Ｌ４８と平行に、アレイ２０の全高さにわたっ
て（すなわち、２５６個のメモリ・セルを横切って）延
長する。本発明の好適な実施例においては、図７に示す
ように、ＬＷＬ３４は三重金属半導体製造法の金属１層
内に形成され、ＬＢＬ４６とＬＢＬ＿Ｌ４８は金属２層
内に形成され、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０は金属
３層内に形成される。
【００１６】ＬＢＬ４６とＬＢＬ＿Ｌ４８はサブアレイ
２０ｐの一端において対応する埋め込まれたセンス増幅
器（ＷＳＡ）５２へ電気的に接続される。読出し動作中
にそのセンス増幅器はＬＢＬ４６とＬＢＬ＿Ｌ４８を対
応するＧＷＬ３８とＧＲＢＬ＿Ｌ４０へ電気的に接続す
る。
２０ｐの一端において対応する埋め込まれたセンス増幅
器（ＷＳＡ）５２へ電気的に接続される。読出し動作中
にそのセンス増幅器はＬＢＬ４６とＬＢＬ＿Ｌ４８を対
応するＧＷＬ３８とＧＲＢＬ＿Ｌ４０へ電気的に接続す
る。
【００１７】biＣＭＯＳ法を利用する本発明の好適な実
施例においては、ＥＳＡ５２は４種類の機能を行う。す
なわち、それは読出し動作中に、ＬＢＬ４６とＬＢＬ＿
Ｌ４８からＧＲＢＬ３８およびＧＲＢＬ＿Ｌ４０までの
電流を増幅し、書込み動作中に、ＬＢＬ４６とＬＢＬ＿
Ｌ４８を駆動し、読出し動作と書込み動作の後でＬＢＬ
４６とＬＢＬ＿Ｌ４８を平衡させ、４：１大域読出しMu
x ／４：１大域書込みMux として作用する。
施例においては、ＥＳＡ５２は４種類の機能を行う。す
なわち、それは読出し動作中に、ＬＢＬ４６とＬＢＬ＿
Ｌ４８からＧＲＢＬ３８およびＧＲＢＬ＿Ｌ４０までの
電流を増幅し、書込み動作中に、ＬＢＬ４６とＬＢＬ＿
Ｌ４８を駆動し、読出し動作と書込み動作の後でＬＢＬ
４６とＬＢＬ＿Ｌ４８を平衡させ、４：１大域読出しMu
x ／４：１大域書込みMux として作用する。
【００１８】ＥＳＡ５２の基本的な機能の理解を容易に
するために、ＥＳＡ５２の簡単にしたものが図７に示さ
れている。ＥＳＡ５２は一対のバイポーラ・トランジス
タ６０、６２を含む。それらのトランジスタ６０、６２
のベースはそれぞれＬＢＬ４６とＬＢＬ＿Ｌ４８へ接続
され、コレクタは電源へ接続され、エミッタはＧＲＢＬ
３８とＧＲＢＬ＿Ｌ４０へそれぞれ接続される。一対の
抵抗６４、６６がトランジスタ６０、６２のベースをＧ
ＷＬ３６へ接続する。
するために、ＥＳＡ５２の簡単にしたものが図７に示さ
れている。ＥＳＡ５２は一対のバイポーラ・トランジス
タ６０、６２を含む。それらのトランジスタ６０、６２
のベースはそれぞれＬＢＬ４６とＬＢＬ＿Ｌ４８へ接続
され、コレクタは電源へ接続され、エミッタはＧＲＢＬ
３８とＧＲＢＬ＿Ｌ４０へそれぞれ接続される。一対の
抵抗６４、６６がトランジスタ６０、６２のベースをＧ
ＷＬ３６へ接続する。
【００１９】サブアレイ２０ａ〜２０ｐ中のメモリ・セ
ル５０の各列が、そのローカル・ビット線を対応する大
域読出しビット線へ接続する。読出し動作の１つの別の
実施例においては、復号されたアドレスを受けると各サ
ブアレイ２０ａ〜２０ｐ内でローカル語線の１つ、ＬＷ
Ｌ３４を高くする。そうすると、各サブアレイ中の選択
されたメモリ・セル５０は電荷をローカル差動ビット線
ＬＢＬ４６とＬＢＬ＿Ｌ４８へ放出することを許して、
それらのビット線を分割させる。ローカル・ビット線４
６、４８は差動バイポーラ・トランジスタ対６０、６２
のベースへ供給する。ローカル語線ＬＷＬ３４が各サブ
アレイにおいて切り換えられるのとほぼ同じ時刻に、１
つの、かつただ１つの語線ＧＷＬ３６がアクティブにな
って、希望のサブアレイを選択する。高くなった接続さ
れたＧＷＬ３６はそれに組み合わされているバイポーラ
・トランジスタ６０、６２のベース電圧を、他のサブア
レイ２０ａ〜２０ｐのＥＳＡ５２中の他のバイポーラ・
トランジスタ対６０、６２の全てのベース電圧より高く
する。この高くされたベース電圧は大域ビット線、ＧＲ
ＢＬ３８とＧＲＢＬ＿Ｌ４０の選択されたＥＳＡ５２制
御を与え、「ワイヤードＯＲ」機能を形成する。与えら
れた任意の読出しサイクルにはただ１つの大域語線ＧＷ
Ｌ３６が高くなるから、単一のＥＳＡ５２が大域読出し
ビット線３８、４０の状態を制御する。これは、全体の
列（２５６の）におけるただ１つのメモリ・セル５０か
らの出力が大域読出しビット線３８、４０の状態を制御
することを意味する。
ル５０の各列が、そのローカル・ビット線を対応する大
域読出しビット線へ接続する。読出し動作の１つの別の
実施例においては、復号されたアドレスを受けると各サ
ブアレイ２０ａ〜２０ｐ内でローカル語線の１つ、ＬＷ
Ｌ３４を高くする。そうすると、各サブアレイ中の選択
されたメモリ・セル５０は電荷をローカル差動ビット線
ＬＢＬ４６とＬＢＬ＿Ｌ４８へ放出することを許して、
それらのビット線を分割させる。ローカル・ビット線４
６、４８は差動バイポーラ・トランジスタ対６０、６２
のベースへ供給する。ローカル語線ＬＷＬ３４が各サブ
アレイにおいて切り換えられるのとほぼ同じ時刻に、１
つの、かつただ１つの語線ＧＷＬ３６がアクティブにな
って、希望のサブアレイを選択する。高くなった接続さ
れたＧＷＬ３６はそれに組み合わされているバイポーラ
・トランジスタ６０、６２のベース電圧を、他のサブア
レイ２０ａ〜２０ｐのＥＳＡ５２中の他のバイポーラ・
トランジスタ対６０、６２の全てのベース電圧より高く
する。この高くされたベース電圧は大域ビット線、ＧＲ
ＢＬ３８とＧＲＢＬ＿Ｌ４０の選択されたＥＳＡ５２制
御を与え、「ワイヤードＯＲ」機能を形成する。与えら
れた任意の読出しサイクルにはただ１つの大域語線ＧＷ
Ｌ３６が高くなるから、単一のＥＳＡ５２が大域読出し
ビット線３８、４０の状態を制御する。これは、全体の
列（２５６の）におけるただ１つのメモリ・セル５０か
らの出力が大域読出しビット線３８、４０の状態を制御
することを意味する。
【００２０】読出し動作の別の好適な実施例において
は、復号されたアドレスを受けとるとローカル語線の選
択された１つ、ＬＷＬ３４を選択されたサブアレイ２０
ａ〜２０ｐにおいて高くする。これにより選択されたサ
ブアレイ中の選択されたメモリ・セル５０が電荷をロー
カル差動ビット線、ＬＢＬ４６とＬＢＬ＿Ｌ４８へ放出
することを許して、それらのビット線を分割させる。ロ
ーカル・ビット線４６、４８は差動バイポーラ・トラン
ジスタ対６０、６２のベースへ信号を供給する。選択さ
れたサブアレイにおいてローカル語線ＬＷＬ３４が切り
替わるのとほぼ同じ時刻に（および好ましくはそれより
少し前）、１つ、かつただ１つの大域語線、ＧＷＬ３
６、がアクティブになる。高くなりつつある選択された
ＧＷＬ３６はそれに組み合わされているバイポーラ・ト
ランジスタ６０、６２のベース電圧を、他のサブアレイ
２０ａ〜２０ｐのＥＳＡ５２中の全ての差動バイポーラ
・トランジスタ対６０、６２のベース電圧より高い電圧
にする。この高くされたベース電圧は選択されたＥＳＡ
５２に大域ビット線ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０を
制御させ、「ワイヤードＯＲ」機能を形成する。単一の
ＥＳＡ５２が大域読出しビット線３８、４０の状態を制
御する。これは、全体の列（２５６の）におけるただ１
つのメモリ・セル５０からの出力が大域読出しビット線
３８、４０の状態を制御することを意味する。
は、復号されたアドレスを受けとるとローカル語線の選
択された１つ、ＬＷＬ３４を選択されたサブアレイ２０
ａ〜２０ｐにおいて高くする。これにより選択されたサ
ブアレイ中の選択されたメモリ・セル５０が電荷をロー
カル差動ビット線、ＬＢＬ４６とＬＢＬ＿Ｌ４８へ放出
することを許して、それらのビット線を分割させる。ロ
ーカル・ビット線４６、４８は差動バイポーラ・トラン
ジスタ対６０、６２のベースへ信号を供給する。選択さ
れたサブアレイにおいてローカル語線ＬＷＬ３４が切り
替わるのとほぼ同じ時刻に（および好ましくはそれより
少し前）、１つ、かつただ１つの大域語線、ＧＷＬ３
６、がアクティブになる。高くなりつつある選択された
ＧＷＬ３６はそれに組み合わされているバイポーラ・ト
ランジスタ６０、６２のベース電圧を、他のサブアレイ
２０ａ〜２０ｐのＥＳＡ５２中の全ての差動バイポーラ
・トランジスタ対６０、６２のベース電圧より高い電圧
にする。この高くされたベース電圧は選択されたＥＳＡ
５２に大域ビット線ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０を
制御させ、「ワイヤードＯＲ」機能を形成する。単一の
ＥＳＡ５２が大域読出しビット線３８、４０の状態を制
御する。これは、全体の列（２５６の）におけるただ１
つのメモリ・セル５０からの出力が大域読出しビット線
３８、４０の状態を制御することを意味する。
【００２１】本発明のＥＳＡ５２の１つの利点は、それ
がスタチック電力を消費しないことである。というの
は、ＥＳＡ５２はそれのサブアレイ２０ａ〜２０ｐが選
択された時に電流を増幅させるだけだからである。選択
されないＥＳＡ５２は電流を大域読出しビット線３８、
４０へ駆動しないから、選択されないＥＳＡ５２は電力
を実効的に使用しない。
がスタチック電力を消費しないことである。というの
は、ＥＳＡ５２はそれのサブアレイ２０ａ〜２０ｐが選
択された時に電流を増幅させるだけだからである。選択
されないＥＳＡ５２は電流を大域読出しビット線３８、
４０へ駆動しないから、選択されないＥＳＡ５２は電力
を実効的に使用しない。
【００２２】本発明におけるＥＡＴのレベルの間でスイ
ッチング機構を実現するために数多くの別の手法が存在
する。１つの手法は単純なＭＯＳスイッチを使用するこ
とである。メモリ・セル５０のデータをローカル・ビッ
ト線ＬＢＬ４６とＬＢＬ＿Ｌ４８へ切り換えるためにｎ
チャネル・トランジスタが用いられるのと同様に、ロー
カル・ビット線と大域ビット線の間の切り替えを実現す
るためにより大きいｎチャネル・トランジスタを使用で
きる。これは妥当な手法であり、とくに全ＭＯＳ設計に
おいてはそうであるが、スイッチからの付加容量および
直列抵抗により性能が限られる。別の手法はスイッチ機
構として標準的なＣＭＯＳセンス増幅器を使用すること
である。スイッチ機構に埋め込まれたＣＭＯＳセンス増
幅器を使用することの利点は、それが電流利得と電圧利
得も提供することである。
ッチング機構を実現するために数多くの別の手法が存在
する。１つの手法は単純なＭＯＳスイッチを使用するこ
とである。メモリ・セル５０のデータをローカル・ビッ
ト線ＬＢＬ４６とＬＢＬ＿Ｌ４８へ切り換えるためにｎ
チャネル・トランジスタが用いられるのと同様に、ロー
カル・ビット線と大域ビット線の間の切り替えを実現す
るためにより大きいｎチャネル・トランジスタを使用で
きる。これは妥当な手法であり、とくに全ＭＯＳ設計に
おいてはそうであるが、スイッチからの付加容量および
直列抵抗により性能が限られる。別の手法はスイッチ機
構として標準的なＣＭＯＳセンス増幅器を使用すること
である。スイッチ機構に埋め込まれたＣＭＯＳセンス増
幅器を使用することの利点は、それが電流利得と電圧利
得も提供することである。
【００２３】biＣＭＯＳ法で製造するために設計された
記憶装置の場合には、スイッチ機構の設計に使用するた
めにバイポーラ装置を利用できる。バイポーラ・トラン
ジスタの指数関数的な電流−電圧関係のために、バイポ
ーラ・トランジスタは大きい電流利得を持つスイッチ機
構を構成することが可能にされる。
記憶装置の場合には、スイッチ機構の設計に使用するた
めにバイポーラ装置を利用できる。バイポーラ・トラン
ジスタの指数関数的な電流−電圧関係のために、バイポ
ーラ・トランジスタは大きい電流利得を持つスイッチ機
構を構成することが可能にされる。
【００２４】図７をなお参照する。この図には三重レベ
ル金属製造法を用いて製造される、２レベルの埋め込ま
れたアクセスツリーの実施例が示されている。ツリーの
ローカル・レベルと大域レベルが同じ金属層中に形成で
きるものとすると、二レベル金属法を用いて同じツリー
構造を得ることができる。付加金属レベルの利点は、同
じ金属層中にローカル・ビット線と大域ビット線のため
の余地を設けるために、メモリ・セルのピッチを増大す
ることによりアレイ密度を低下させることが不要なこと
である。
ル金属製造法を用いて製造される、２レベルの埋め込ま
れたアクセスツリーの実施例が示されている。ツリーの
ローカル・レベルと大域レベルが同じ金属層中に形成で
きるものとすると、二レベル金属法を用いて同じツリー
構造を得ることができる。付加金属レベルの利点は、同
じ金属層中にローカル・ビット線と大域ビット線のため
の余地を設けるために、メモリ・セルのピッチを増大す
ることによりアレイ密度を低下させることが不要なこと
である。
【００２５】埋め込まれたアクセスツリーが高速である
理由を理解するためには、メモリ・セル５０により見ら
れる実効負荷をＥＡＴがどのようにして減少するかを理
解すると有利である。従来のＲＡＭにおいては、各セル
は、アレイ全体の高さにわたって延長する垂直線（ビッ
ト線）をドライブせねばならない。また、同じ列中の全
てのメモリ・セルのソースから大きな容量が付加され
る。本発明に従って、「ツリー」の与えられた任意の
「分岐」におけるセルの数を小さい数（たとえば、図７
では各ＬＢＬ４６とＬＢＬ＿Ｌ４８における４個のセル
と１６個のセル）へ減少させることにより、読出しサイ
クル中に各メモリ・セル５０がドライブせねばならない
負荷をＥＡＴは減少する。選択されるツリーのローカル
分岐（すなわち、ＬＢＬ４６とＬＢＬ＿Ｌ４８）だけが
読出しサイクル中に大域分岐（すなわち、ＧＲＢＬ３８
とＧＲＢＬ＿Ｌ４０）へ接続される。この結果として、
選択されたメモリ・セル５０は、それのローカルＬＢＬ
４６とＬＢＬ＿Ｌ４８における少数のセルからのソース
負荷と、プラス・ローカル分岐および大域分岐のワイヤ
容量と、プラスＥＡＴのローカル・ビット線と大域ビッ
ト線を接続するスイッチ機構の僅かな付加容量を見るだ
けである。好適な実施例においては、ワイヤの全長は従
来のＲＡＭ構造のワイヤの全長より僅かに長くなるだけ
なので、付加ワイヤ長さおよび選択機構は、他のローカ
ル・ビット線における全てのセルが有するであろう容量
よりはるかに小さい容量が付加される。
理由を理解するためには、メモリ・セル５０により見ら
れる実効負荷をＥＡＴがどのようにして減少するかを理
解すると有利である。従来のＲＡＭにおいては、各セル
は、アレイ全体の高さにわたって延長する垂直線（ビッ
ト線）をドライブせねばならない。また、同じ列中の全
てのメモリ・セルのソースから大きな容量が付加され
る。本発明に従って、「ツリー」の与えられた任意の
「分岐」におけるセルの数を小さい数（たとえば、図７
では各ＬＢＬ４６とＬＢＬ＿Ｌ４８における４個のセル
と１６個のセル）へ減少させることにより、読出しサイ
クル中に各メモリ・セル５０がドライブせねばならない
負荷をＥＡＴは減少する。選択されるツリーのローカル
分岐（すなわち、ＬＢＬ４６とＬＢＬ＿Ｌ４８）だけが
読出しサイクル中に大域分岐（すなわち、ＧＲＢＬ３８
とＧＲＢＬ＿Ｌ４０）へ接続される。この結果として、
選択されたメモリ・セル５０は、それのローカルＬＢＬ
４６とＬＢＬ＿Ｌ４８における少数のセルからのソース
負荷と、プラス・ローカル分岐および大域分岐のワイヤ
容量と、プラスＥＡＴのローカル・ビット線と大域ビッ
ト線を接続するスイッチ機構の僅かな付加容量を見るだ
けである。好適な実施例においては、ワイヤの全長は従
来のＲＡＭ構造のワイヤの全長より僅かに長くなるだけ
なので、付加ワイヤ長さおよび選択機構は、他のローカ
ル・ビット線における全てのセルが有するであろう容量
よりはるかに小さい容量が付加される。
【００２６】次に、一対の隣接するメモリ・セル列が示
されている図８を参照する。それらのメモリ・セル列対
は大域書込みビット線４２、４４（金属３中に形成され
ている）と、ＥＳＡ５２の別の実施例を含む。書込み動
作中は抵抗負荷をオフに切り換えることができるように
するために、ＥＳＡ５２は図４における抵抗６４と６６
の代わりにｐチャネルＭＯＳ装置６８、７０を含む。そ
れからＭＯＳ装置６８、７０は書込み動作の後でオン状
態へ戻されて、ローカル・ビット線をその予め充電され
た値へ復帰させる。予充電時間を短縮するために、イン
バータ７１と付加ｎチャネルＭＯＳ装置７２、７４が含
まれる。書込み動作が終わると、ローカル・ビット線４
６、４８の１つが低いレベルにあり、再び充電する必要
がある。高くなる書込み信号がバンキング選択線７５に
より供給され、インバータ７１とプルアップ・トランジ
スタ７２に正常プルアップ装置６８がＬＢＬ４６のレベ
ルを引き上げることを助けさせる。ローカル・ビット線
４６、４８がその予め充電されたレベルへ接近した時
に、プルアップ・トランジスタ７２は自身でターンオフ
し、読出し動作中にローカル・ビット線４６、４８のレ
ベルを引き下げるセルの性能に影響を及ぼさない。本発
明の好適な実施例においては、メモリ装置の配置は、イ
ンバータ７１、７３をバンクキング選択線７５によりド
ライブされる単一の回路に組み合わせることにより強調
された。
されている図８を参照する。それらのメモリ・セル列対
は大域書込みビット線４２、４４（金属３中に形成され
ている）と、ＥＳＡ５２の別の実施例を含む。書込み動
作中は抵抗負荷をオフに切り換えることができるように
するために、ＥＳＡ５２は図４における抵抗６４と６６
の代わりにｐチャネルＭＯＳ装置６８、７０を含む。そ
れからＭＯＳ装置６８、７０は書込み動作の後でオン状
態へ戻されて、ローカル・ビット線をその予め充電され
た値へ復帰させる。予充電時間を短縮するために、イン
バータ７１と付加ｎチャネルＭＯＳ装置７２、７４が含
まれる。書込み動作が終わると、ローカル・ビット線４
６、４８の１つが低いレベルにあり、再び充電する必要
がある。高くなる書込み信号がバンキング選択線７５に
より供給され、インバータ７１とプルアップ・トランジ
スタ７２に正常プルアップ装置６８がＬＢＬ４６のレベ
ルを引き上げることを助けさせる。ローカル・ビット線
４６、４８がその予め充電されたレベルへ接近した時
に、プルアップ・トランジスタ７２は自身でターンオフ
し、読出し動作中にローカル・ビット線４６、４８のレ
ベルを引き下げるセルの性能に影響を及ぼさない。本発
明の好適な実施例においては、メモリ装置の配置は、イ
ンバータ７１、７３をバンクキング選択線７５によりド
ライブされる単一の回路に組み合わせることにより強調
された。
【００２７】図８をなお参照する。ＥＳＡ５２は電流利
得を生ずるバイポーラ・トランジスタで実現されてい
た。この電流利得特徴は、メモリ・セルの電流出力を増
幅することにより読出し性能を向上させる。しかし、書
込み動作中は、バイポーラ・トランジスタ６０、６２が
大域読出しビット線３８、４０にクランプされたダイオ
ードのように動作する。本発明の一実施例においては、
ローカル・ビット線４６、４８は、セルに書込むために
ＣＭＯＳのレベルを完全に、または好適な実施例におい
ては部分的に（３．３ｖシステムでは２．５ｖ）振らせ
ることを求められることがある。その場合には、大域読
出しビット線３８、４０をそれのＣＭＯＳを介して動か
すために、電圧の振れは、ダイオード・クランプを不能
にするか、大域読出しビット線３８、４０のレベルを低
下させることとともにバイポーラ・トランジスタ６０、
６２のベースレベルを移動させるというような技術を要
求する。あるいは、図８に示すように、第２の二レベル
埋め込まれたツリーを第１の二レベル埋め込まれたツリ
ーへ付加することが望ましいことがある。これは、ツリ
ーの最低レベル、ローカル・ビット線４６、４８、を共
用し、それから第２の上側レベルをＧＷＢＬ４２およ
び、ＧＷＢＬ＿Ｌ４４の態様の２レベルツリーへ加える
ことにより効率的に行うことができる。このようにし
て、大域ビット線４２、４４は本発明の選択的素子であ
ることを当業者はわかるであろう。
得を生ずるバイポーラ・トランジスタで実現されてい
た。この電流利得特徴は、メモリ・セルの電流出力を増
幅することにより読出し性能を向上させる。しかし、書
込み動作中は、バイポーラ・トランジスタ６０、６２が
大域読出しビット線３８、４０にクランプされたダイオ
ードのように動作する。本発明の一実施例においては、
ローカル・ビット線４６、４８は、セルに書込むために
ＣＭＯＳのレベルを完全に、または好適な実施例におい
ては部分的に（３．３ｖシステムでは２．５ｖ）振らせ
ることを求められることがある。その場合には、大域読
出しビット線３８、４０をそれのＣＭＯＳを介して動か
すために、電圧の振れは、ダイオード・クランプを不能
にするか、大域読出しビット線３８、４０のレベルを低
下させることとともにバイポーラ・トランジスタ６０、
６２のベースレベルを移動させるというような技術を要
求する。あるいは、図８に示すように、第２の二レベル
埋め込まれたツリーを第１の二レベル埋め込まれたツリ
ーへ付加することが望ましいことがある。これは、ツリ
ーの最低レベル、ローカル・ビット線４６、４８、を共
用し、それから第２の上側レベルをＧＷＢＬ４２およ
び、ＧＷＢＬ＿Ｌ４４の態様の２レベルツリーへ加える
ことにより効率的に行うことができる。このようにし
て、大域ビット線４２、４４は本発明の選択的素子であ
ることを当業者はわかるであろう。
【００２８】本発明のこの実施例においては、読出しは
前のようにして行われ、メモリ・セル５０がローカル・
ビット線４６、４８をまずドライブする。それから電流
がローカル・バイポーラＥＳＡにより増幅されて、大域
読出しビット線３８、４０をドライブする。大域読出し
ビット線３８、４０における電圧差は全アレイの１番下
において大域センス増幅器２６により検出される。
前のようにして行われ、メモリ・セル５０がローカル・
ビット線４６、４８をまずドライブする。それから電流
がローカル・バイポーラＥＳＡにより増幅されて、大域
読出しビット線３８、４０をドライブする。大域読出し
ビット線３８、４０における電圧差は全アレイの１番下
において大域センス増幅器２６により検出される。
【００２９】書込み動作中は、Bank＿Select線７５が高
くなる。それは、バンキング選択アクセス装置７６、７
８をターンオンすることにより、書込むべきバンキング
を選択する。バンキング選択と並列に、および書込むべ
きデータに応じて、大域書込みビット線４２、４４は全
アレイの１番下からのそれのＣＭＯＳの振れだけドライ
ブされる。そうすると適切なローカル・ビット線がター
ンオンされて装置８０または８２に引き下げる。そうす
ると接続されたバンキングの適切なローカル・ビット線
４６または４８が引き下げられる。大域書込みビット線
４２、４４はローカル・ビット線予充電Ｐチャネル装置
６８と７０および対応するＮチャネル引上げ装置７２、
７４もターンオフして、ＰチャネルとＮチャネルの引上
げ装置と、Ｎチャネルの引き下げ装置８０、８２の間の
「争い」を阻止する。書込み動作が終わると、直列のＮ
チャネル引き下げ装置７６、７８、８０、８２がターン
オフされ、ＰチャネルおよびＮチャネル引上げ装置６
８、７０、７２、７４が並列にターンオンされて、ロー
カル・ビット線４６、４８を、以後の読出しサイクルに
備えて、その予め充電されたレベルへ復帰させる。本発
明のメモリ装置の読出し動作と書込み動作を更に説明す
るために、波形図の例が図９と図１０に示されている。
このようにして、書込み動作に対する性能上の利益が読
出し動作における機構と同じ機構から得られる。すなわ
ちドライブせねばならない実効負荷を減少することであ
る。読出しアクセス経路においては、ドライバは選択さ
れたメモリ・セルである。書込み経路においては、選択
されたメモリ・セルはレシーバである。読出し動作にお
けるように、選択されたセルに書込むために、選択され
たセルを含んでいるツリーの分岐だけをドライブする必
要がある。この結果、セルを書込むために動かさねばな
らない負荷ははるかに小さく、書込み時間、および書込
みの後でローカル・ビット線を予充電するための時間が
共に十分短縮される。
くなる。それは、バンキング選択アクセス装置７６、７
８をターンオンすることにより、書込むべきバンキング
を選択する。バンキング選択と並列に、および書込むべ
きデータに応じて、大域書込みビット線４２、４４は全
アレイの１番下からのそれのＣＭＯＳの振れだけドライ
ブされる。そうすると適切なローカル・ビット線がター
ンオンされて装置８０または８２に引き下げる。そうす
ると接続されたバンキングの適切なローカル・ビット線
４６または４８が引き下げられる。大域書込みビット線
４２、４４はローカル・ビット線予充電Ｐチャネル装置
６８と７０および対応するＮチャネル引上げ装置７２、
７４もターンオフして、ＰチャネルとＮチャネルの引上
げ装置と、Ｎチャネルの引き下げ装置８０、８２の間の
「争い」を阻止する。書込み動作が終わると、直列のＮ
チャネル引き下げ装置７６、７８、８０、８２がターン
オフされ、ＰチャネルおよびＮチャネル引上げ装置６
８、７０、７２、７４が並列にターンオンされて、ロー
カル・ビット線４６、４８を、以後の読出しサイクルに
備えて、その予め充電されたレベルへ復帰させる。本発
明のメモリ装置の読出し動作と書込み動作を更に説明す
るために、波形図の例が図９と図１０に示されている。
このようにして、書込み動作に対する性能上の利益が読
出し動作における機構と同じ機構から得られる。すなわ
ちドライブせねばならない実効負荷を減少することであ
る。読出しアクセス経路においては、ドライバは選択さ
れたメモリ・セルである。書込み経路においては、選択
されたメモリ・セルはレシーバである。読出し動作にお
けるように、選択されたセルに書込むために、選択され
たセルを含んでいるツリーの分岐だけをドライブする必
要がある。この結果、セルを書込むために動かさねばな
らない負荷ははるかに小さく、書込み時間、および書込
みの後でローカル・ビット線を予充電するための時間が
共に十分短縮される。
【００３０】本発明のメモリ装置の興味深い特徴は、読
出し動作が高い割合を占めている場合にアクセス時間を
大幅に短縮することができる別の動作モードが可能にな
ることである。典型的な従来技術のメモリ構成において
は、書込み動作の後で、次の読出し動作の開始前に、ビ
ット線を回復させるために適切な時間を取る必要があ
る。本発明のメモリ装置においては、読出すべきメモリ
・セルが、最後に書込まれたセルと同じサブアレイ内に
配置されているならば、ビット線の回復を待つことなし
に、読出し動作の大部分を開始できる。本発明はメモリ
・アレイを、別々のローカル・ビット線のセットをおの
おの有する、多数のサブアレイへ分割することを可能に
するから、以後の読出し動作が異なるサブアレイへ入れ
られるものであれば、ビット線の回復中に読出し動作を
遅延させることはもはや必要ない。迅速に処理される読
出し動作を異なるサブアレイに対して許すために、メモ
リ装置の既存の復号論理へ適切な制御論理を便利に付加
できることが当業者には分かるであろう。
出し動作が高い割合を占めている場合にアクセス時間を
大幅に短縮することができる別の動作モードが可能にな
ることである。典型的な従来技術のメモリ構成において
は、書込み動作の後で、次の読出し動作の開始前に、ビ
ット線を回復させるために適切な時間を取る必要があ
る。本発明のメモリ装置においては、読出すべきメモリ
・セルが、最後に書込まれたセルと同じサブアレイ内に
配置されているならば、ビット線の回復を待つことなし
に、読出し動作の大部分を開始できる。本発明はメモリ
・アレイを、別々のローカル・ビット線のセットをおの
おの有する、多数のサブアレイへ分割することを可能に
するから、以後の読出し動作が異なるサブアレイへ入れ
られるものであれば、ビット線の回復中に読出し動作を
遅延させることはもはや必要ない。迅速に処理される読
出し動作を異なるサブアレイに対して許すために、メモ
リ装置の既存の復号論理へ適切な制御論理を便利に付加
できることが当業者には分かるであろう。
【００３１】本発明のローカル・バイポーラＥＳＡの興
味のある特徴は、埋め込まれたマルチプレクサ（mux）
を形成するために、それのワイヤードＯＲ性能を用いる
こともできるから有利なことである。図８を参照する。
この図には４：１mux の簡単にした例が示されている
が、好適な実施例においては、より高いレベルのmux 、
たとえば、１６：１の埋め込まれたmux を実現すること
が望ましいことがある。ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４
０をサブアレイ中のメモリ・セルの各列に専用するより
も、この資源を共用することもできる。たとえば、隣接
する列のＥＳＡからのバイポーラ装置６０のエミッタを
共用される大域読出しビット線３８へ接続でき、隣接す
る列のＥＳＡからのバイポーラ装置６０のエミッタを共
用される大域読出しビット線低４０へ接続できる。共用
される大域読出しビット線３８、４０は複数の大域語線
３６により制御される。大域語線３６の１つが、大域読
出しビット線を共用する各列に組み合わされるＥＳＡの
負荷装置へ接続される。ｎ：１のmux を形成するために
本発明の特徴を使用することにより、アレイ２０の上を
延長する大域読出しビット線３８、４０の数をｎ分の１
に減少する。しかし、埋め込まれたｎ：１mux を形成す
るには、サブアレイ当たりｎ−１個の付加語線３６を要
する。
味のある特徴は、埋め込まれたマルチプレクサ（mux）
を形成するために、それのワイヤードＯＲ性能を用いる
こともできるから有利なことである。図８を参照する。
この図には４：１mux の簡単にした例が示されている
が、好適な実施例においては、より高いレベルのmux 、
たとえば、１６：１の埋め込まれたmux を実現すること
が望ましいことがある。ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４
０をサブアレイ中のメモリ・セルの各列に専用するより
も、この資源を共用することもできる。たとえば、隣接
する列のＥＳＡからのバイポーラ装置６０のエミッタを
共用される大域読出しビット線３８へ接続でき、隣接す
る列のＥＳＡからのバイポーラ装置６０のエミッタを共
用される大域読出しビット線低４０へ接続できる。共用
される大域読出しビット線３８、４０は複数の大域語線
３６により制御される。大域語線３６の１つが、大域読
出しビット線を共用する各列に組み合わされるＥＳＡの
負荷装置へ接続される。ｎ：１のmux を形成するために
本発明の特徴を使用することにより、アレイ２０の上を
延長する大域読出しビット線３８、４０の数をｎ分の１
に減少する。しかし、埋め込まれたｎ：１mux を形成す
るには、サブアレイ当たりｎ−１個の付加語線３６を要
する。
【００３２】図８には示されていないが、類似の埋め込
まれたmux 機能を実現して、付加バンキング選択信号を
付加することにより、大域書込みビット線４２、４４の
数を減少できる。４：１mux 機能の場合には、４つのバ
ンキング選択信号がGlobal＿Write ＿Bit 線により制御
すべき４つの隣接する垂直スライスのうちの１つを選択
する。４：１mux 機能が読出し動作および書込み動作の
ために実現される場合には、メモリ・セル５０の４つの
各垂直列は、ただ一対の大域書込みビット線４２、４４
と、一対の大域読出しビット線３８、４０を要求する。
このように、埋め込み４：１読出しmux および書込みmu
x はアレイの全高さにわたって延長せねばならない大域
ビット線、読出しおよび書込みの数を４分の１に減少す
る。したがって、本発明の埋め込まれた読出しツリーお
よび書込みツリーの実現には、メモリ・セル５０当たり
平均してただ１つの余分の垂直ワイヤを必要とする。
まれたmux 機能を実現して、付加バンキング選択信号を
付加することにより、大域書込みビット線４２、４４の
数を減少できる。４：１mux 機能の場合には、４つのバ
ンキング選択信号がGlobal＿Write ＿Bit 線により制御
すべき４つの隣接する垂直スライスのうちの１つを選択
する。４：１mux 機能が読出し動作および書込み動作の
ために実現される場合には、メモリ・セル５０の４つの
各垂直列は、ただ一対の大域書込みビット線４２、４４
と、一対の大域読出しビット線３８、４０を要求する。
このように、埋め込み４：１読出しmux および書込みmu
x はアレイの全高さにわたって延長せねばならない大域
ビット線、読出しおよび書込みの数を４分の１に減少す
る。したがって、本発明の埋め込まれた読出しツリーお
よび書込みツリーの実現には、メモリ・セル５０当たり
平均してただ１つの余分の垂直ワイヤを必要とする。
【００３３】結 論 メモリ・セルがドライブせねばならない実効ビット線容
量を減少することにより、本発明の埋め込まれたアクセ
スツリーＲＡＭは従来のＲＡＭ構造よりもはるかに短い
アクセス時間を有する。しかも、これに伴う欠点はたっ
た１つである。本発明の埋め込まれたキャラクタは、バ
ンキングされるＲＡＭ構造において見出だされる経路指
定とオーバヘッドの複雑なことが解消され、それによ
り、バンキングされたＲＡＭ構造におけるよりも小さい
サブアレイを使用でき、それによってビット線の実効容
量を減少し、アクセス時間を一層短縮する。本発明は、
スタチック電力を消費せず、電流利得を提供して性能を
一層向上させる、埋め込まれたローカル・センス増幅器
を実現するための新規なbiＣＭＯＳ構造を含む。ローカ
ル・センス増幅器構造の独特の性質のために、そのロー
カル・センス増幅器が、大域読出しビット線の数と大域
書込みビット線の数をｎ（たとえば、４）分の１に減少
する埋め込まれたマルチプレクサとしても機能すること
ができる。書込み動作のために、第２の埋め込まれたツ
リーを第１の埋め込まれたツリーに重畳して、高速書込
み経路を提供できる。シミュレーションによれば、本発
明の埋め込まれたアクセスツリーが性能を３倍以上向上
し、しかもアレイの寸法の増大は約３０％に過ぎない。
本発明のメモリ装置は、バンキングされた手法を用いて
同じＲＡＭより小さいことが予測される。その理由は、
mux およびセンス増幅器構造がアレイ中に埋め込まれ
て、ＥＡＴを用いて実現されたＲＡＭの周辺装置を、バ
ンキングされた手法におけるよりもかなり小さくするこ
とを許すからである。
量を減少することにより、本発明の埋め込まれたアクセ
スツリーＲＡＭは従来のＲＡＭ構造よりもはるかに短い
アクセス時間を有する。しかも、これに伴う欠点はたっ
た１つである。本発明の埋め込まれたキャラクタは、バ
ンキングされるＲＡＭ構造において見出だされる経路指
定とオーバヘッドの複雑なことが解消され、それによ
り、バンキングされたＲＡＭ構造におけるよりも小さい
サブアレイを使用でき、それによってビット線の実効容
量を減少し、アクセス時間を一層短縮する。本発明は、
スタチック電力を消費せず、電流利得を提供して性能を
一層向上させる、埋め込まれたローカル・センス増幅器
を実現するための新規なbiＣＭＯＳ構造を含む。ローカ
ル・センス増幅器構造の独特の性質のために、そのロー
カル・センス増幅器が、大域読出しビット線の数と大域
書込みビット線の数をｎ（たとえば、４）分の１に減少
する埋め込まれたマルチプレクサとしても機能すること
ができる。書込み動作のために、第２の埋め込まれたツ
リーを第１の埋め込まれたツリーに重畳して、高速書込
み経路を提供できる。シミュレーションによれば、本発
明の埋め込まれたアクセスツリーが性能を３倍以上向上
し、しかもアレイの寸法の増大は約３０％に過ぎない。
本発明のメモリ装置は、バンキングされた手法を用いて
同じＲＡＭより小さいことが予測される。その理由は、
mux およびセンス増幅器構造がアレイ中に埋め込まれ
て、ＥＡＴを用いて実現されたＲＡＭの周辺装置を、バ
ンキングされた手法におけるよりもかなり小さくするこ
とを許すからである。
【００３４】本発明のＥＡＴ構造はビット線における容
量負荷を、従来技術の外部バンキングされた手法で可能
であったものよりはるかに小さい部分に分解する。ＥＡ
Ｔは大域経路指定制限、または外部でバンキングされる
ＲＡＭに関連する多重化制限を持たない。
量負荷を、従来技術の外部バンキングされた手法で可能
であったものよりはるかに小さい部分に分解する。ＥＡ
Ｔは大域経路指定制限、または外部でバンキングされる
ＲＡＭに関連する多重化制限を持たない。
【００３５】以上行った詳細な説明はＳＲＡＭ設計にと
くに関連するものであるが、本発明の技術はＤＲＡＭの
設計においても価値がある。ＤＲＡＭとの主な違いは、
アレイ密度がＳＲＡＭにおけるそれより一般により重要
なことである。ＤＲＡＭのセル・ピッチははるかに狭い
から、現在利用できる半導体製造技術に限定されるもの
とすると、面積に影響を及ぼすことなしに付加垂直ワイ
ヤを経路指定することはより困難なことである。
くに関連するものであるが、本発明の技術はＤＲＡＭの
設計においても価値がある。ＤＲＡＭとの主な違いは、
アレイ密度がＳＲＡＭにおけるそれより一般により重要
なことである。ＤＲＡＭのセル・ピッチははるかに狭い
から、現在利用できる半導体製造技術に限定されるもの
とすると、面積に影響を及ぼすことなしに付加垂直ワイ
ヤを経路指定することはより困難なことである。
【００３６】セルの書込み経路の速度を向上させるため
にＥＡＴを使用することもできる。たとえば、ＥＳＡを
形成するために双方向スイッチを使用するものとする
と、読出し動作のために使用したアクセス経路と同じア
クセス経路を書込み動作のために使用できる。書込むべ
きセルを含んでいるローカル分岐だけをドライブする必
要があるから、実効容量を減少すると、それが読出し動
作を迅速にするのと全く同様に書込み動作を迅速にす
る。
にＥＡＴを使用することもできる。たとえば、ＥＳＡを
形成するために双方向スイッチを使用するものとする
と、読出し動作のために使用したアクセス経路と同じア
クセス経路を書込み動作のために使用できる。書込むべ
きセルを含んでいるローカル分岐だけをドライブする必
要があるから、実効容量を減少すると、それが読出し動
作を迅速にするのと全く同様に書込み動作を迅速にす
る。
【００３７】本発明の別の用途も同様にある。たとえ
ば、アクセス装置をドライブする語線に類似のツリー構
造を使用できる。第１のレベルのツリーが部分的な復号
だけを通常行うが、完全復号は基本構造を変更せず、付
加的な復号がツリーの適切な分岐でスイッチオンするた
めに用いられる。利点はアクセス経路の利点に類似し、
ドライバにかかる付加が減少する。更に詳しくいえば、
語線はツリーの最低分岐の１つからのアクセス装置を見
るだけである。付加的な負荷は、前と同様に、付加ワイ
ヤおよびスイッチ機構からもちろん見られる。
ば、アクセス装置をドライブする語線に類似のツリー構
造を使用できる。第１のレベルのツリーが部分的な復号
だけを通常行うが、完全復号は基本構造を変更せず、付
加的な復号がツリーの適切な分岐でスイッチオンするた
めに用いられる。利点はアクセス経路の利点に類似し、
ドライバにかかる付加が減少する。更に詳しくいえば、
語線はツリーの最低分岐の１つからのアクセス装置を見
るだけである。付加的な負荷は、前と同様に、付加ワイ
ヤおよびスイッチ機構からもちろん見られる。
【図１】従来技術のバンキングされたＳＲＡＭの編成を
示す。
示す。
【図２】本発明のメモリ装置のアーキテクチャの概観で
ある。
ある。
【図３】図４〜図６の関係を示す図である。
【図４】図２のメモリ装置の拡大図の一部である。
【図５】図２のメモリ装置の拡大図の一部である。
【図６】図２のメモリ装置の拡大図の一部である。
【図７】図３のメモリ装置の一部の拡大多重レベル略図
である。
である。
【図８】マルチプレクサ機能を形成するために編成され
た、本発明のメモリ装置の埋め込まれたセンス増幅器回
路を示す。
た、本発明のメモリ装置の埋め込まれたセンス増幅器回
路を示す。
【図９】本発明の読出し動作のある特性を示すタイミン
グ図である。
グ図である。
【図１０】本発明の書込み動作のある特性を示すタイミ
ング図である。
ング図である。
２０、２２ セル・アレイ ２０ａ〜２０ｐ、２２ａ〜２２ｐ サブアレイ ２４ 語線デコーダ／ドライバ ２６ 大域Amp／Mux／Flowthruラッチ回路 ２８ 大域書込みデコーダ／ドライバ回路 ３０ 前置デコーダ回路 ３２ 基準発生器回路 ３４ ローカル語線 ３６ 大域語線 ３８ 大域読出しビット線 ４０ 大域読出しビット線低 ４２ 大域書込みビット線 ４４ 大域書込みビット線低 ４６ ローカル・ビット線 ４８ ローカル・ビット線低 ５０ スタチック・メモリ・セル ５２ 埋め込まれたセンス増幅器 ７１、７３ インバータ ７５ バンキング選択線
フロントページの続き (72)発明者 リー・エス・タヴロウ アメリカ合衆国 94086 カリフォルニア 州・サニーヴェイル・サウス フェア オ ークス アヴェニュ・アパートメント エ ム304・655 (72)発明者 ゲリー・ダブリュ・ビーウィック アメリカ合衆国 94301 カリフォルニア 州・パロ アルト・コールリッジ アヴェ ニュ・154
Claims (2)
- 【請求項１】 複数のサブアレイに編成されたメモリ・
セルのアレイと、メモリ・セルのアレイをアクセスする
回路とを有する半導体記憶装置において、前記アクセス
回路が、 前記サブアレイの１つのメモリ・セルの列におのおの組
み合わされた複数の第１のビット線と、 複数の前記サブアレイからの前記第１のビット線のセッ
トにおのおの組み合わされた複数の第２のビット線と、 メモリ・セルのアクセス動作中に前記セットの前記第１
のビット線の１つを前記組み合わされた第２のビット線
へ電気的に接続するための複数のスイッチ機構と、を備
え、それによりメモリ・セルのアクセス動作中に駆動せ
ねばならない負荷が第１のビット線の全てのセットの負
荷より小さいことを特徴とする半導体記憶装置。 - 【請求項２】 複数のサブアレイに編成されたメモリ・
セルのアレイを備え、各メモリ・セルには、そのメモリ
・セルのサブアレイの高さだけ延びる第１のビット線が
組み合わされる半導体記憶装置からデータをアクセスす
る方法において、 アクセスすべきメモリ・セルを選択する過程と、 前記選択されたメモリ・セルからのデータをそれに組み
合わされた第１のビット線の上に置く過程と、 スイッチ機構を起動させて前記組み合わされた第１のビ
ット線からの前記データを前記第１のビット線に組み合
わされた第２のビット線へ転送する過程と、を備え、そ
れによりメモリ・セルのアクセス動作中に駆動せねばな
らない負荷が第１のビット線の全ての前記セットの負荷
より小さいことを特徴とする半導体記憶装置からデータ
をアクセスする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US96061692A | 1992-10-14 | 1992-10-14 | |
| US960,616 | 1992-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209083A true JPH06209083A (ja) | 1994-07-26 |
| JP3575490B2 JP3575490B2 (ja) | 2004-10-13 |
Family
ID=25503399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26303793A Expired - Fee Related JP3575490B2 (ja) | 1992-10-14 | 1993-09-28 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5570319A (ja) |
| EP (1) | EP0593152B1 (ja) |
| JP (1) | JP3575490B2 (ja) |
| KR (1) | KR100346356B1 (ja) |
| DE (1) | DE69329788T2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669620B1 (en) * | 1994-02-25 | 2001-10-24 | Kabushiki Kaisha Toshiba | Multiplexer |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| US5701269A (en) * | 1994-11-28 | 1997-12-23 | Fujitsu Limited | Semiconductor memory with hierarchical bit lines |
| US5734620A (en) * | 1995-04-05 | 1998-03-31 | Micron Technology, Inc. | Hierarchical memory array structure with redundant components having electrically isolated bit lines |
| WO1996031882A1 (en) * | 1995-04-05 | 1996-10-10 | Micron Technology, Inc. | Memory circuit with hierarchical bit line structure |
| US5600602A (en) * | 1995-04-05 | 1997-02-04 | Micron Technology, Inc. | Hierarchical memory array structure having electrically isolated bit lines for temporary data storage |
| EP0741415A1 (en) * | 1995-05-05 | 1996-11-06 | STMicroelectronics S.r.l. | Flash-EEPROM memory with contactless memory cells |
| DE69514502T2 (de) * | 1995-05-05 | 2000-08-03 | Stmicroelectronics S.R.L., Agrate Brianza | Nichtflüchtige Speicheranordnung mit Sektoren, deren Grösse und Anzahl bestimmbar sind |
| JPH09161476A (ja) * | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| US5802004A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Clocked sense amplifier with wordline tracking |
| TW318933B (en) * | 1996-03-08 | 1997-11-01 | Hitachi Ltd | Semiconductor IC device having a memory and a logic circuit implemented with a single chip |
| JP3579205B2 (ja) | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
| EP0834881A1 (en) * | 1996-10-01 | 1998-04-08 | STMicroelectronics S.r.l. | A multi-block memory |
| US5991217A (en) * | 1996-12-26 | 1999-11-23 | Micro Magic, Inc. | Fast SRAM design using embedded sense amps |
| JP3248468B2 (ja) * | 1997-10-30 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| US6351427B1 (en) * | 1997-12-10 | 2002-02-26 | Texas Instruments Incorporated | Stored write scheme for high speed/wide bandwidth memory devices |
| US6058065A (en) * | 1998-05-21 | 2000-05-02 | International Business Machines Corporation | Memory in a data processing system having improved performance and method therefor |
| US5963486A (en) * | 1998-06-19 | 1999-10-05 | International Business Machines Corporation | Bit switch circuit and bit line selection method |
| US6031784A (en) * | 1998-09-04 | 2000-02-29 | G-Link Technology | Hierarchical decoding of a memory device |
| US6014338A (en) * | 1998-12-23 | 2000-01-11 | Sun Microsystems, Inc. | Single ended read scheme with global bitline of multi-port register file |
| US6865099B2 (en) * | 1999-01-14 | 2005-03-08 | Silicon Storage Technology, Inc. | Wide dynamic range and high speed voltage mode sensing for a multilevel digital non-volatile memory |
| US6282145B1 (en) | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
| US6178134B1 (en) * | 1999-09-21 | 2001-01-23 | Lucent Technologies, Inc. | Static random access memory with global bit-lines |
| US6249470B1 (en) | 1999-12-03 | 2001-06-19 | International Business Machines Corporation | Bi-directional differential low power sense amp and memory system |
| US6226216B1 (en) * | 2000-01-21 | 2001-05-01 | Intel Corporation | Sectional column activated memory |
| JP3860403B2 (ja) * | 2000-09-25 | 2006-12-20 | 株式会社東芝 | 半導体メモリ装置 |
| US6646954B2 (en) * | 2001-02-02 | 2003-11-11 | Broadcom Corporation | Synchronous controlled, self-timed local SRAM block |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| US6876567B2 (en) * | 2001-12-21 | 2005-04-05 | Intel Corporation | Ferroelectric memory device and method of reading a ferroelectric memory |
| US8233322B2 (en) * | 2003-10-10 | 2012-07-31 | Micron Technology, Inc. | Multi-partition memory with separated read and algorithm datalines |
| FR2881564B1 (fr) * | 2005-02-02 | 2007-06-01 | St Microelectronics Sa | Circuit integre de memoire, en particulier de memoire sram et procede de fabrication correspondant |
| US7085173B1 (en) * | 2005-02-09 | 2006-08-01 | International Business Machines Corporation | Write driver circuit for memory array |
| US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
| US7376027B1 (en) * | 2006-11-07 | 2008-05-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | DRAM concurrent writing and sensing scheme |
| US7643367B2 (en) * | 2007-08-15 | 2010-01-05 | Oki Semiconductor Co., Ltd. | Semiconductor memory device |
| US7848131B2 (en) * | 2008-10-19 | 2010-12-07 | Juhan Kim | High speed ferroelectric random access memory |
| US20150138863A1 (en) * | 2013-11-15 | 2015-05-21 | Lsi Corporation | Interleaved write assist for hierarchical bitline sram architectures |
| US10755768B2 (en) * | 2018-07-16 | 2020-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including distributed write driving arrangement and method of operating same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132930A (en) * | 1986-07-31 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic memory device having multiple flip-flop circuits selectively coupled to form sense amplifiers specific to neighboring data bit lines |
| EP0523756A3 (en) * | 1986-08-15 | 1993-06-09 | Nec Corporation | Static random access memory having bi-cmos construction |
| JPH01267891A (ja) * | 1988-04-18 | 1989-10-25 | Seiko Epson Corp | 半導体記憶装置 |
| DE59010018D1 (de) * | 1989-04-21 | 1996-02-15 | Siemens Ag | Statischer Speicher |
| JP2626160B2 (ja) * | 1990-04-27 | 1997-07-02 | 日本電気株式会社 | 半導体メモリ |
| JP2744144B2 (ja) * | 1991-03-14 | 1998-04-28 | 株式会社東芝 | 半導体記憶装置 |
-
1993
- 1993-07-30 EP EP93306032A patent/EP0593152B1/en not_active Expired - Lifetime
- 1993-07-30 DE DE69329788T patent/DE69329788T2/de not_active Expired - Fee Related
- 1993-09-28 JP JP26303793A patent/JP3575490B2/ja not_active Expired - Fee Related
- 1993-10-04 KR KR1019930020425A patent/KR100346356B1/ko not_active Expired - Fee Related
-
1995
- 1995-08-31 US US08/522,061 patent/US5570319A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69329788D1 (de) | 2001-02-01 |
| KR100346356B1 (ko) | 2002-11-18 |
| EP0593152B1 (en) | 2000-12-27 |
| US5570319A (en) | 1996-10-29 |
| EP0593152A2 (en) | 1994-04-20 |
| KR940010353A (ko) | 1994-05-26 |
| DE69329788T2 (de) | 2001-08-02 |
| JP3575490B2 (ja) | 2004-10-13 |
| EP0593152A3 (en) | 1995-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3575490B2 (ja) | 半導体記憶装置 | |
| US5675529A (en) | Fast access memory array | |
| US7339850B2 (en) | Semiconductor memory device allowing high-speed data reading | |
| US7463537B2 (en) | Global bit select circuit interface with dual read and write bit line pairs | |
| US4817057A (en) | Semiconductor memory device having improved precharge scheme | |
| JPH09190695A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| JP2002367377A (ja) | スタティックｒａｍ | |
| US5311467A (en) | Selective bulk write operation | |
| US6366526B2 (en) | Static random access memory (SRAM) array central global decoder system and method | |
| JPH11354744A (ja) | 半導体メモリ装置 | |
| US6515927B2 (en) | Semiconductor memory having a wide bus-bandwidth for input/output data | |
| CN1595531A (zh) | 半导体器件 | |
| US5764565A (en) | Static type semiconductor memory device with two word lines for one row | |
| JP2718577B2 (ja) | ダイナミックｒａｍ | |
| JPH0616359B2 (ja) | ランダムアクセスメモリ | |
| JPH041957B2 (ja) | ||
| JP2953119B2 (ja) | 半導体集積回路 | |
| US6400639B1 (en) | Wordline decoder system and method | |
| JPH031395A (ja) | 静止形ランダムアクセス・メモリ | |
| JPH03181094A (ja) | 半導体記憶装置 | |
| JP3256562B2 (ja) | 半導体記憶装置 | |
| JP2993714B2 (ja) | 半導体記憶装置 | |
| US10891992B1 (en) | Bit-line repeater insertion architecture | |
| JP2001052482A (ja) | 半導体記憶装置 | |
| JP2953847B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040128 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040608 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040629 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |