JPH08298382A - セラミックス多層基板 - Google Patents
セラミックス多層基板Info
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- JPH08298382A JPH08298382A JP7101838A JP10183895A JPH08298382A JP H08298382 A JPH08298382 A JP H08298382A JP 7101838 A JP7101838 A JP 7101838A JP 10183895 A JP10183895 A JP 10183895A JP H08298382 A JPH08298382 A JP H08298382A
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- silver
- film resistor
- resistor
- conductor
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】抵抗体内蔵セラミックス多層基板において内部
導体に用いられる銀の厚膜抵抗体中への拡散を簡単に防
止し、また厚膜抵抗体中の銀の濃度管理も必要がない、
内部導体組成物を用いたセラミックス多層基板を提供す
ることを目的とする。 【構成】厚膜抵抗体と接続する内部導体に銀系導体材料
にパラジウムを添加し、銀ーパラジウム合金からなる内
部導体を用いることにより、銀の内部抵抗体中への拡散
が抑さえられ、抵抗体長と抵抗値の関係が比例関係とな
る高精度な厚膜抵抗体を用いた、セラミックス多層基板
を得ることができる。
導体に用いられる銀の厚膜抵抗体中への拡散を簡単に防
止し、また厚膜抵抗体中の銀の濃度管理も必要がない、
内部導体組成物を用いたセラミックス多層基板を提供す
ることを目的とする。 【構成】厚膜抵抗体と接続する内部導体に銀系導体材料
にパラジウムを添加し、銀ーパラジウム合金からなる内
部導体を用いることにより、銀の内部抵抗体中への拡散
が抑さえられ、抵抗体長と抵抗値の関係が比例関係とな
る高精度な厚膜抵抗体を用いた、セラミックス多層基板
を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、積層基板に係るもので
あり、特に高精度抵抗素子を内蔵したセラミックス多層
基板に関する。
あり、特に高精度抵抗素子を内蔵したセラミックス多層
基板に関する。
【０００２】
【従来の技術】近年のハイブリッドＩＣは、より小型
化、高精度化の要求から、グリーンシート上に電極パタ
ーンを印刷形成し、これらを積層、燒結することによ
り、もしくは、スクリーン印刷の繰り返しにより多層化
し、燒結することによって得られる多層基板内部に配線
パターンを持つセラミックス多層基板が用いられてき
た。
化、高精度化の要求から、グリーンシート上に電極パタ
ーンを印刷形成し、これらを積層、燒結することによ
り、もしくは、スクリーン印刷の繰り返しにより多層化
し、燒結することによって得られる多層基板内部に配線
パターンを持つセラミックス多層基板が用いられてき
た。
【０００３】しかし、この基板内部に形成する回路とし
て、導体配線のみでなく、従来基板表面上に実装してい
た抵抗体等の受動素子をも含める技術開発が進められて
いる。しかしながら、基板内部に抵抗体を包括しようと
した場合、抵抗体の長さと抵抗値の両者の関係が比例関
係から大きく外れ、任意の抵抗値を持った抵抗体の形状
設計が極めて難しく精度の良い抵抗体を内蔵することは
極めて困難であった。これは、抵抗体と電気的に接続す
る内部導体組成物に銀系導体が使用されるため、銀が該
抵抗体中に拡散し、内部導体と接続されている界面の部
分と、内部導体から離れている部分で抵抗体の抵抗値が
異なることに起因する。
て、導体配線のみでなく、従来基板表面上に実装してい
た抵抗体等の受動素子をも含める技術開発が進められて
いる。しかしながら、基板内部に抵抗体を包括しようと
した場合、抵抗体の長さと抵抗値の両者の関係が比例関
係から大きく外れ、任意の抵抗値を持った抵抗体の形状
設計が極めて難しく精度の良い抵抗体を内蔵することは
極めて困難であった。これは、抵抗体と電気的に接続す
る内部導体組成物に銀系導体が使用されるため、銀が該
抵抗体中に拡散し、内部導体と接続されている界面の部
分と、内部導体から離れている部分で抵抗体の抵抗値が
異なることに起因する。
【０００４】このような問題を解決する手段として、特
開平５ー２９１７５５が提案されている。即ち、セラミ
ック多層基板の層間に配置された厚膜抵抗体中の銀濃度
を０．２ｗｔ％以下にするか、１．５ｗｔ％以上に調整
することによりセラミック多層基板の層間に配置された
厚膜抵抗体と、内部導体との界面からの距離が１０μｍ
の部分における該厚膜抵抗体中の銀濃度と、内部導体か
ら最も離れた部分における該厚膜抵抗体中の銀濃度との
比を２倍以内とすることができる。このことにより、抵
抗体の長さと抵抗値の両者の関係が比例関係となり、任
意の抵抗値を持った抵抗体の形状設計が容易となるた
め、高精度の厚膜抵抗体をセラミックス多層基板の層間
に構成することが実現できる。
開平５ー２９１７５５が提案されている。即ち、セラミ
ック多層基板の層間に配置された厚膜抵抗体中の銀濃度
を０．２ｗｔ％以下にするか、１．５ｗｔ％以上に調整
することによりセラミック多層基板の層間に配置された
厚膜抵抗体と、内部導体との界面からの距離が１０μｍ
の部分における該厚膜抵抗体中の銀濃度と、内部導体か
ら最も離れた部分における該厚膜抵抗体中の銀濃度との
比を２倍以内とすることができる。このことにより、抵
抗体の長さと抵抗値の両者の関係が比例関係となり、任
意の抵抗値を持った抵抗体の形状設計が容易となるた
め、高精度の厚膜抵抗体をセラミックス多層基板の層間
に構成することが実現できる。
【０００５】
【発明が解決しようとする課題】上記のように厚膜抵抗
体の精度を上げるため、厚膜抵抗体中の銀濃度を０．２
ｗｔ％以下、または１．５ｗｔ％以上にするためには、
次の方法が提案されている。即ち、厚膜抵抗体中の銀濃
度を０．２ｗｔ％にするためには、厚膜抵抗体と内部導
体間に金等の貴金属を主成分とする端子を介することに
より厚膜抵抗体中への銀の拡散を防止している。さら
に、内部導体中の銀濃度を５０ｗｔ％以下にすることに
よっても同様の効果が得られるとしている。また、厚膜
抵抗体中の銀の濃度を１．５ｗｔ％以上にするために
は、あらかじめ抵抗体中に銀を含有させておくという方
法が提案されている。しかしながら、実際の製造におい
ては、銀の濃度を管理することは困難であり、量産に支
障をきたす場合がある。
体の精度を上げるため、厚膜抵抗体中の銀濃度を０．２
ｗｔ％以下、または１．５ｗｔ％以上にするためには、
次の方法が提案されている。即ち、厚膜抵抗体中の銀濃
度を０．２ｗｔ％にするためには、厚膜抵抗体と内部導
体間に金等の貴金属を主成分とする端子を介することに
より厚膜抵抗体中への銀の拡散を防止している。さら
に、内部導体中の銀濃度を５０ｗｔ％以下にすることに
よっても同様の効果が得られるとしている。また、厚膜
抵抗体中の銀の濃度を１．５ｗｔ％以上にするために
は、あらかじめ抵抗体中に銀を含有させておくという方
法が提案されている。しかしながら、実際の製造におい
ては、銀の濃度を管理することは困難であり、量産に支
障をきたす場合がある。
【０００６】そこで本発明は、銀の厚膜抵抗体中への拡
散を簡単に防止し、また厚膜抵抗体中の銀の濃度管理も
必要がない、内部導体組成物を用いたセラミックス多層
基板を提供することを目的とする。
散を簡単に防止し、また厚膜抵抗体中の銀の濃度管理も
必要がない、内部導体組成物を用いたセラミックス多層
基板を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明はセラミックス多層基板の層間に厚膜抵抗体
を配置する場合において、該厚膜抵抗体と電気的に接続
する電極の内部導体組成物に、銀ーパラジウム合金粉を
用いる。
に、本発明はセラミックス多層基板の層間に厚膜抵抗体
を配置する場合において、該厚膜抵抗体と電気的に接続
する電極の内部導体組成物に、銀ーパラジウム合金粉を
用いる。
【０００８】さらに、前記内部導体組成物のパラジウム
濃度が１０ｗｔ％以上３０ｗｔ％以下である
濃度が１０ｗｔ％以上３０ｗｔ％以下である
【０００９】
【作用】セラミックス多層基板の層間に厚膜抵抗体を配
置する場合、抵抗体の長さと抵抗値が比例関係から大き
くはずれるのは、銀系導体で形成された内部導体から抵
抗体中へ銀が拡散することに起因する。したがって、抵
抗体中への銀の拡散を抑制することによって高精度の厚
膜抵抗体を得るという目的を達成することができること
になる。そこで、厚膜抵抗体と接続する内部導体に、銀
ーパラジウム合金粉からなる内部導体を用いることによ
り、内部抵抗体中への銀の拡散を抑さえることが可能と
なり、抵抗体長と抵抗値の関係をほぼ比例関係とするこ
とができる。
置する場合、抵抗体の長さと抵抗値が比例関係から大き
くはずれるのは、銀系導体で形成された内部導体から抵
抗体中へ銀が拡散することに起因する。したがって、抵
抗体中への銀の拡散を抑制することによって高精度の厚
膜抵抗体を得るという目的を達成することができること
になる。そこで、厚膜抵抗体と接続する内部導体に、銀
ーパラジウム合金粉からなる内部導体を用いることによ
り、内部抵抗体中への銀の拡散を抑さえることが可能と
なり、抵抗体長と抵抗値の関係をほぼ比例関係とするこ
とができる。
【００１０】なお、内部導体として銀ーパラジウム合金
粉を用いることは、合金化によって銀の拡散率が低下す
るため、同比率の混合粉を用いた場合より良好な結果が
得られる。即ち、同等の効果を得るためには、混合粉を
用いた場合よりパラジウム含有量を押さえることが可能
であり、内部導体の抵抗値を低く押さえることが可能
で、コスト面でも良好な結果が得られる。
粉を用いることは、合金化によって銀の拡散率が低下す
るため、同比率の混合粉を用いた場合より良好な結果が
得られる。即ち、同等の効果を得るためには、混合粉を
用いた場合よりパラジウム含有量を押さえることが可能
であり、内部導体の抵抗値を低く押さえることが可能
で、コスト面でも良好な結果が得られる。
【００１１】したがって、任意の抵抗値を持った抵抗体
の形状設計が容易となるため、高精度の厚膜抵抗体をセ
ラミックス多層基板の層間に構成することが実現でき
る。
の形状設計が容易となるため、高精度の厚膜抵抗体をセ
ラミックス多層基板の層間に構成することが実現でき
る。
【００１２】
【実施例】次に、本発明に係るセラミック多層基板の第
１の実施例を図面にしたがって説明する。
１の実施例を図面にしたがって説明する。
【００１３】図１に、本発明に係る厚膜抵抗体用内部導
体組成物を用いたセラミックス多層基板の断面図を示
す。
体組成物を用いたセラミックス多層基板の断面図を示
す。
【００１４】ほう硅酸ガラス粉とフリットとしてのアル
ミナ粉末に、アクリル樹脂系のバインダーを加えて攪拌
し、スラリー状にした。このスラリーをドクターブレー
ドを用いたキャスティング成膜法によって未焼成の誘電
グリーンシートを複数枚形成した。
ミナ粉末に、アクリル樹脂系のバインダーを加えて攪拌
し、スラリー状にした。このスラリーをドクターブレー
ドを用いたキャスティング成膜法によって未焼成の誘電
グリーンシートを複数枚形成した。
【００１５】このグリーンシート３ａ上にルテニウム酸
ビスマス及びガラスを主成分とする抵抗ペーストをスク
リーン印刷し抵抗体１を形成した。次に、金属成分の比
率が銀７５ｗｔ％、パラジウム２５ｗｔ％の合金粉から
なる導体ペーストをスクリーン印刷法によって塗布し、
導体２を形成した。次に、先に形成したグリーンシート
３ｂを、ステンレス等からなる金型で外形を整形した
後、積み重ねる。次いで、熱プレス等を用いて温度５０
℃、圧力７００ｋｇ／ｃｍ２の条件で上下面から熱圧縮
して積層体とした。更に、この積層体を空気中において
温度９００℃で約１５分間焼成することにより、内部に
厚膜抵抗体を内蔵したセラミックス多層基板を得ること
ができる。
ビスマス及びガラスを主成分とする抵抗ペーストをスク
リーン印刷し抵抗体１を形成した。次に、金属成分の比
率が銀７５ｗｔ％、パラジウム２５ｗｔ％の合金粉から
なる導体ペーストをスクリーン印刷法によって塗布し、
導体２を形成した。次に、先に形成したグリーンシート
３ｂを、ステンレス等からなる金型で外形を整形した
後、積み重ねる。次いで、熱プレス等を用いて温度５０
℃、圧力７００ｋｇ／ｃｍ２の条件で上下面から熱圧縮
して積層体とした。更に、この積層体を空気中において
温度９００℃で約１５分間焼成することにより、内部に
厚膜抵抗体を内蔵したセラミックス多層基板を得ること
ができる。
【００１６】この場合において、グリーンシート３ｂ上
に更なる抵抗体及び配線用導体等を形成し、新たなグリ
ーンシートをその上に積層して３層構造のセラミックス
多層基板を構成することや、また更にその上に新たなグ
リーンシートを積層して４層以上の多層構造を持つセラ
ミックス多層基板を得ることができるということは、い
うまでもない。
に更なる抵抗体及び配線用導体等を形成し、新たなグリ
ーンシートをその上に積層して３層構造のセラミックス
多層基板を構成することや、また更にその上に新たなグ
リーンシートを積層して４層以上の多層構造を持つセラ
ミックス多層基板を得ることができるということは、い
うまでもない。
【００１７】ここで、該セラミックス多層基板内部の抵
抗体１において、銀の拡散による抵抗値増加分（以下、
「界面抵抗」と呼ぶ）と、抵抗体１固有の抵抗値（以
下、「シート抵抗」と呼ぶ）を測定しこれらの比を計算
すると０．１以下となる。この結果から、内部導体と接
続されている界面の部分と、内部導体から離れている部
分とで抵抗体の抵抗率の差が小さくなっていることがわ
かり、導体中の銀の拡散が小さいことがわかる。したが
って、任意の抵抗値を持った抵抗体の形状設計が容易と
なるため、抵抗体１の抵抗値は、抵抗体１の長さによっ
て計算される値に高精度で押さえることができる。
抗体１において、銀の拡散による抵抗値増加分（以下、
「界面抵抗」と呼ぶ）と、抵抗体１固有の抵抗値（以
下、「シート抵抗」と呼ぶ）を測定しこれらの比を計算
すると０．１以下となる。この結果から、内部導体と接
続されている界面の部分と、内部導体から離れている部
分とで抵抗体の抵抗率の差が小さくなっていることがわ
かり、導体中の銀の拡散が小さいことがわかる。したが
って、任意の抵抗値を持った抵抗体の形状設計が容易と
なるため、抵抗体１の抵抗値は、抵抗体１の長さによっ
て計算される値に高精度で押さえることができる。
【００１８】図２に、成分比率を変えた銀ーパラジウム
合金からなる導体ペーストを用いた場合の界面抵抗とシ
ート抵抗の比を示す。パラジウム濃度を上げていくと、
界面抵抗とシート抵抗の比が０に近くなり抵抗１の抵抗
が計算値に近くなって、セラミックス多層基板に内蔵す
る抵抗体の抵抗値が目的とする抵抗値に誤差なく設定す
ることができる。
合金からなる導体ペーストを用いた場合の界面抵抗とシ
ート抵抗の比を示す。パラジウム濃度を上げていくと、
界面抵抗とシート抵抗の比が０に近くなり抵抗１の抵抗
が計算値に近くなって、セラミックス多層基板に内蔵す
る抵抗体の抵抗値が目的とする抵抗値に誤差なく設定す
ることができる。
【００１９】また、図２には同時に銀ーパラジウム混合
粉を用いた場合の界面抵抗とシート抵抗の比を示す。銀
ーパラジウム合金粉を用いて厚膜抵抗体用内部導体組成
物を形成することにより、銀ーパラジウム混合粉を用い
た場合より低いパラジウム濃度で、目的とする抵抗値の
誤差を小さくしてセラミックス多層基板内部を形成する
ことができることがわかる。
粉を用いた場合の界面抵抗とシート抵抗の比を示す。銀
ーパラジウム合金粉を用いて厚膜抵抗体用内部導体組成
物を形成することにより、銀ーパラジウム混合粉を用い
た場合より低いパラジウム濃度で、目的とする抵抗値の
誤差を小さくしてセラミックス多層基板内部を形成する
ことができることがわかる。
【００２０】このように、高精度の内蔵抵抗体を持つ、
セラミック多層基板が容易に形成することができるた
め、抵抗体素子を搭載した高周波対応マルチチップモジ
ュールや、ハイブリッドＩＣ等の製品を製造する場合、
従来の表裏に抵抗体を表層形成した製品と比較して、内
部に配置された抵抗体や導体は同時焼成されるため焼成
工程の大幅な削減を可能としている。
セラミック多層基板が容易に形成することができるた
め、抵抗体素子を搭載した高周波対応マルチチップモジ
ュールや、ハイブリッドＩＣ等の製品を製造する場合、
従来の表裏に抵抗体を表層形成した製品と比較して、内
部に配置された抵抗体や導体は同時焼成されるため焼成
工程の大幅な削減を可能としている。
【００２１】
【発明の効果】厚膜抵抗体を内蔵したセラミックス多層
基板において、内部抵抗体の抵抗値誤差の少ないセラミ
ックス多層基板を得ることができるため、高精度な抵抗
を用いる回路基板を、該セラミックス多層基板をもちい
て容易に小型化することができる。
基板において、内部抵抗体の抵抗値誤差の少ないセラミ
ックス多層基板を得ることができるため、高精度な抵抗
を用いる回路基板を、該セラミックス多層基板をもちい
て容易に小型化することができる。
【図１】厚膜抵抗体用内部導体組成物を用いたセラミッ
クス多層基板の断面図
クス多層基板の断面図
【図２】パラジウム濃度と界面抵抗の関係グラフ
Claims (2)
- 【請求項１】セラミックス多層基板の層間に厚膜抵抗体
を配置する場合において、該厚膜抵抗体と電気的に接続
する内部導体組成物に、銀ーパラジウム合金粉を用いる
ことを特徴とするセラミックス多層基板。 - 【請求項２】前記内部導体組成物のパラジウム濃度が１
０ｗｔ％以上３０ｗｔ％以下であることを特徴とする請
求項１記載のセラミック多層基板
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101838A JPH08298382A (ja) | 1995-04-26 | 1995-04-26 | セラミックス多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101838A JPH08298382A (ja) | 1995-04-26 | 1995-04-26 | セラミックス多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298382A true JPH08298382A (ja) | 1996-11-12 |
Family
ID=14311219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101838A Pending JPH08298382A (ja) | 1995-04-26 | 1995-04-26 | セラミックス多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016114121A1 (ja) * | 2015-01-13 | 2017-04-27 | 日本特殊陶業株式会社 | セラミック基板の製造方法、セラミック基板及び銀系導体材料 |
-
1995
- 1995-04-26 JP JP7101838A patent/JPH08298382A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016114121A1 (ja) * | 2015-01-13 | 2017-04-27 | 日本特殊陶業株式会社 | セラミック基板の製造方法、セラミック基板及び銀系導体材料 |
| JPWO2016114118A1 (ja) * | 2015-01-13 | 2017-04-27 | 日本特殊陶業株式会社 | 回路基板およびその製造方法 |
| JPWO2016114119A1 (ja) * | 2015-01-13 | 2017-04-27 | 日本特殊陶業株式会社 | セラミック基板およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991116 |