JPH08298531A - 信号伝送システム及び伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 伝送装置間で異なる速度の複数の信号を伝送
する場合に、簡単な構成で配線数を軽減し伝送装置の回
路構成も大きくさせることなく、電磁干渉も軽減し種々
の信号を伝送する信号伝送システム及び伝送装置。 【構成】 この通信システムにおいて、特徴的なこと
は、高速伝送と低速伝送を行う上で、クロックの伝送と
して基準クロックの伝送だけを行っていることであり、
しかも、この基準クロックは高速伝送の信号に同期した
基準クロックとして伝送していることである。更に、こ
の基準クロックは通信装置１から通信装置２に与えるよ
うに伝送しており、通信装置２から通信装置１へは伝送
しない構成で、高速伝送と、低速伝送のそれぞれに対し
て全２重通信を実現するように構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号伝送システム及び伝
送装置に関し、信号伝送における伝送装置間の伝送ライ
ンの削減に関する。

【０００２】

【従来の技術】信号のシリアル伝送の方式として、例え
ば、ＲＳ−２３２Ｃなどがある。このようなシリアル伝
送で、データ端末装置（ＤＴＥ）とデータ回線終端装置
（ＤＣＥ）との間で例えば、ＪＩＳ−Ｘ−５１０１のイ
ンタフェース条件によって、全２重通信を行うことがで
きる。

【０００３】これらのデータ端末装置とデータ回線終端
装置との間では、送信データ、受信データの授受の他、
これらの送信データ、受信データにそれぞれ同期したク
ロックとして送信信号エレメントタイミング信号、受信
信号エレメントタイミング信号も伝送しなければならな
い。

【０００４】また、他に伝送装置と伝送装置との間で高
速データと、低速データとを授受する場合でもそれぞれ
のデータと共に、同期した高速クロックと低速クロック
もデータと共に伝送しなければ、受信側では高速データ
や、低速データを再生することはできなかった。

【０００５】

【発明が解決しようとする課題】しかしながら、伝送装
置と伝送装置間で授受される異なる速度のデータの種類
が多くなってくると、これらのデータに同期したクロッ
クも伝送しなければならず、伝送装置間の信号配線数が
多くなり、配線工事が複雑になる他、接続コネクタの接
続ピン数が多くなるため、接続コネクタが大きくなり、
装置の大きさを大きくなるなどの問題が起きていた。

【０００６】更に、伝送装置間に種々の速度のクロック
ラインが多くなると、電磁干渉（電磁インタフェアレン
ス：ＥＭＩ）の影響が大きくなり、クロックラインから
の輻射ノイズが大きくなり、他のデータラインに重畳し
たり、伝送装置に不要なノイズを混入させ、誤動作の原
因となったり、このような電磁干渉の影響を防止するた
めシールド対策などを施すと信号ケーブルが太くなった
り、伝送装置が大きく、重くなったりするなどの問題も
起きるのである。

【０００７】更にまた、以上のような問題を解決するた
めに、異なる速度の複数のデータを並行して伝送するの
ではなく、多重化して伝送することも考えられ、種々の
データを多重化する多重化回路で送り、それを受信側で
多重分離回路で分離することが考えられる。しかしなが
ら、多重化回路や、多重分離回路を製造することは、容
易なことではなく、特に、種々の異なる速度の信号を多
重・分離するのであるから多くの設計工数がかかる。そ
の上、多重化することで多重化された信号を伝送するラ
インには高速の信号が伝送されるわけであるから、その
ラインには負担がかかり非常に大きな信頼性が要求され
るのである。以上のような種々の問題があることから、
最適な手段を採ることは非常に困難であった。

【０００８】以上のようなことから、伝送装置間で異な
る速度の複数の信号を伝送する場合に、従来に比べ簡単
な構成で、配線数を軽減し、伝送装置の回路構成も大き
くさせることなく、電磁干渉も軽減し種々の信号を伝送
することができる信号伝送システム及び伝送装置の提供
が要請されている。

【０００９】

【課題を解決するための手段】そこで、本発明は、第１
の伝送装置と第２の伝送装置との間で複数の信号を異な
る信号速度で伝送する信号伝送システムであって、具体
的には第１の伝送装置が、上記複数の信号の内から最速
Ｆの信号Ａを送信するための基準クロックａを発生し、
この基準クロックａを第２の伝送装置のために出力する
基準クロック発生手段と、上記基準クロックａに同期し
て最速Ｆの信号Ａを送信する第１の送信手段と、上記複
数の信号の内の最速Ｆの信号Ａを除く残りの１又は２以
上の信号Ｂを送信するための１又は２以上のクロックｂ
を上記基準クロックａから生成する第１のクロック生成
手段と、上記１又は２以上のクロックｂに同期して残り
の１又は２以上の信号Ｂを送信する第２の送信手段とか
らなる送信回路を備える。

【００１０】更に、本発明は第２の伝送装置が、上記第
１の伝送装置からの上記基準クロックａを受信し、第１
の伝送装置からの最速Ｆの送信信号Ａを上記受信基準ク
ロックａを用いて取り込む第１の受信手段と、上記受信
基準クロックａから第１の伝送装置からの１又は２以上
の送信信号Ｂを取り込むための１又は２以上のクロック
ｃを生成する第２のクロック生成手段と、上記１又は２
以上のクロックｃを用いて第１の伝送装置からの１又は
２以上の送信信号Ｂを取り込む第２の受信手段とからな
る受信回路を備えることで、上述の課題を解決するもの
である。

【００１１】

【作用】本発明の信号伝送システムの構成によれば、第
１の伝送装置の基準クロック発生手段が発生する基準ク
ロックは、最速Ｆの信号Ａに同期するものであって、同
じ速度でも、またそれ以上の速度関係であってもよい。
このような基準クロックａを第１の伝送装置内での送信
・受信処理に使用すると共に、第２の伝送装置にも供給
することで、一つの基準信号発生回路の基準信号を両方
の装置で共用するように構成するのである。

【００１２】即ち、最速Ｆの信号Ａを基準クロックａに
同期して送信し、最速Ｆ以外の低速の１又は２以上の信
号Ｂを、１又は２以上のクロックｂに同期して送信す
る。第２の伝送装置においては、受信した基準クロック
ａに同期して送信信号Ａを取り込む。更に、受信した基
準クロックａから１又は２以上のクロックｃを生成し、
このクロックｃに同期して１又は２以上の送信信号Ｂを
取り込むので、従来のような伝送速度ごとのクロック伝
送なしに、各伝送信号を受信することができ、伝送信号
線の大幅な削減を図ることができる。しかも、主にクロ
ック生成手段を装置内に構成することで簡単に実現する
ことができる。以上のようなことから、上述の課題を解
決することができる。

【００１３】

【実施例】次に本発明の好適な一実施例を図面を用いて
説明する。

【００１４】図１は本実施例の通信システムの構成図で
ある。この図１において、通信システムは、主に通信装
置１と通信装置２との間が、ユーザデータを伝送する高
速伝送（例えば、２５６ｋｂｉｔ／ｓ程度）ラインと、
設定・監視データを伝送する低速伝送（例えば、１ｋｂ
ｉｔ／ｓ程度）ラインと、基準のクロック（高速伝送信
号に同期している速度）ラインとで接続されている。ま
た、通信装置１は回線へ送信データＳＤを出力したり、
回線から与えられる受信データを取り込む。一方、通信
装置２は複数の端末からの受信データＲＤを取り込み、
また、これらの端末に対して送信データＳＤを与えるこ
ともできる構成を採っている。

【００１５】この通信システムにおいて、特徴的なこと
は、高速伝送と低速伝送を行う上で、クロックの伝送と
して基準クロックの伝送だけを行っていることであり、
しかも、この基準クロックは高速伝送の信号に同期した
基準クロックとして伝送していることである。更に、こ
の基準クロックは通信装置１から通信装置２に与えるよ
うに伝送しており、通信装置２から通信装置１へは伝送
しない構成で、高速伝送と、低速伝送のそれぞれに対し
て全２重通信を実現するように構成している。

【００１６】通信装置１は、基準クロック発生回路１１
と、シリアル入出力回路（ＳＩＯ）１２、１５と、ＣＰ
Ｕ１３、１６と、ｎ分周回路１４と、インタフェースド
ライバ１７、１８、２０と、インタフェースレシーバ１
９、２１とから構成されている。

【００１７】基準クロック発生回路１１は、高速伝送信
号に同期した基準クロックを発生するものであり、例え
ば、高速伝送信号を２５６ｂｉｔ／ｓであるとすると、
この基準クロックは、例えば、２５６ｋＨｚであり、こ
の基準クロックは通信装置１におけるデータの送信と、
データ受信とに使用されると共に、通信装置２で使用す
ることができるようにインタフェースドライバ１７に与
え、ここから伝送線によって通信装置２へ与えさせるの
である。

【００１８】シリアル入出力回路１２は、基準クロック
発生回路１１からの基準クロックを送信用クロックＴＣ
Ｋと、受信用クロックＲＣＫとして取り込む。更に、高
速伝送ラインからの受信データを上記受信用クロックＲ
ＣＫに同期してインタフェースレシーバ１９を通じて取
り込み、ＣＰＵ１２に与える。更にまた、シリアル入出
力回路１２はＣＰＵ１３からの送信データＳＤを上記送
信用クロックＴＣＫに同期してインタフェースドライバ
１８から送信するものである。

【００１９】ＣＰＵ１３は、具体的にはマイクロプロセ
ッサＭＰや、プログラムＲＯＭや、ワークメモリＲＡＭ
などから構成し、回線からの受信信号ＲＤを取り込み、
また、逆に回線へ送信データＳＤを出力し、回線から取
り込んだ信号をシリアル入出力回路１２へ送信データＳ
Ｄとして与える。一方、シリアル入出力回路１２からの
受信信号ＲＤを取り込むものである。

【００２０】ｎ分周回路１４は、カウンタ回路やゲート
回路などから構成され、基準クロック発生回路１１から
の基準クロック（例えば、２５６ｋｂｉｔ／ｓ）を取り
込み、低速伝送（例えば、１ｋｂｉｔ／ｓ）に必要な低
速伝送用クロック（例えば、１ｋＨｚ）を生成し、受信
用クロックと送信用クロックとしてシリアル入出力回路
１５に与えるものである。

【００２１】シリアル入出力回路１５は、ｎ分周回路１
４からデータの低速伝送用の受信用クロックＲＣＫと送
信用クロックＴＣＫとして取り込み、受信用クロックＲ
ＣＫに同期してインタフェースレシーバ２１からの受信
データも取り込みＣＰＵ１６に与える。更に、シリアル
入出力回路１５は、ＣＰＵ１から送信用データＳＤを取
り込みインタフェースドライバ２０に与え、通信装置２
へ低速伝送させるものである。

【００２２】ＣＰＵ１６は、具体的にはマイクロプロセ
ッサＭＰや、プログラムＲＯＭや、ワークメモリＲＡＭ
などから構成し、低速伝送（例えば、１ｋｂｉｔ／ｓ程
度）で通信装置２と、装置の設定・監視データを生成し
授受するために、設定・監視データを生成する。このデ
ータは自装置１の内部設定状態をデータにして送った
り、相手通信装置２を制御するデータを送ったり、相手
通信装置２のデータから相手通信装置２の動作状態など
を読み取るための設定・監視データである。

【００２３】このため、ＣＰＵ１６は、低速伝送で通信
装置２からの受信データＲＤをシリアル入出力回路１５
から取り込む。また、自通信装置１内の設定状態や動作
状態や相手通信装置２の制御内容などを情報化し、送信
データＳＤとしてシリアル入出力回路１５に与え、通信
装置２に対して低速伝送させるものである。

【００２４】（通信装置２）： 通信装置２は、シリ
アル入出力回路（ＳＩＯ）２１、２５と、ＣＰＵ２２、
２６と、インバータ２３と、ｎ分周回路２４と、インタ
フェースレシーバ２７、２８、３０と、インタフェース
ドライバ２９、３１とから構成されている。

【００２５】シリアル入出力回路２１は、通信装置１か
らインタフェースレシーバ２７を通じて基準クロック
（例えば、２５６ｋＨｚ程度）を受信用クロックＲＣ
Ｋ、送信用クロックＴＣＫとして受信し、更に、通信装
置１から高速伝送（例えば、２５６ｋｂｉｔ／ｓ）され
る受信データＲＤをインタフェースレシーバ２８を通じ
て受信用クロックＲＣＫに同期して取り込むものであ
る。また、ＣＰＵ２２からの送信データＳＤを送信用ク
ロックＴＣＫに同期して送信し、インタフェースドライ
バ２９を通じて通信装置１へ高速伝送するものである。

【００２６】ＣＰＵ２２は、具体的にはマイクロプロセ
ッサＭＰや、プログラムＲＯＭや、ワークメモリＲＡＭ
などから構成し、シリアル入出力回路２１からの受信デ
ータＲＤを取り込み、多重分離して複数の端末へ出力
し、複数の端末から取り込んだ信号を多重化しシリアル
入出力回路２１へ送信データＳＤとして与えるものであ
る。

【００２７】インバータ２３は、通信装置１からインタ
フェースレシーバ２７を通じて受信した受信基準クロッ
クを取り込み、位相反転してｎ分周回路２４へ与えるも
のである。これによって、基準クロックと反転したクロ
ックとは、１／２周期位相をずらすことができるのであ
る。このように位相反転したクロックは低速伝送で通信
装置１から受信した受信データの取り込みのタイミング
を正確にし、精度良くするデータ復調するためにｎ分周
回路２４に与えるものである。

【００２８】ｎ分周回路２４は、インバータ２３から位
相反転クロック（例えば、２５６ｋＨｚ程度）を与えら
れると、低速伝送によって授受される設定・監視データ
（例えば、１ｋｂｉｔ／ｓ程度）に同期したクロック
（例えば、１ｋＨｚ程度）を生成して、シリアル入出力
回路２５に送信用クロックＴＣＫと受信用クロックＲＣ
Ｋとして与えるものである。

【００２９】シリアル入出力回路２５は、ｎ分周回路２
４からの分周クロックを送信用クロックＴＣＫと受信用
クロックＲＣＫとして、且つ同期して低速伝送による受
信データＲＤを取り込む。また、送信用クロックＴＣＫ
に同期して、ＣＰＵ２６からの設定・監視データ（例え
ば、１ｋｂｉｔ／ｓ程度）を送信データＳＤとしてイン
タフェースドライバ３１を通じて通信装置１へ伝送させ
るものである。

【００３０】ＣＰＵ２６は、具体的にはマイクロプロセ
ッサＭＰや、プログラムＲＯＭや、ワークメモリＲＡＭ
などから構成し、低速伝送（例えば、１ｋｂｉｔ／ｓ程
度）で通信装置１と、装置の設定・監視データを生成し
授受するために、設定・監視データを生成する。このデ
ータは自通信装置２の内部設定状態をデータにして送っ
たり、相手通信装置１を制御するデータを送ったり、相
手通信装置１のデータから相手通信装置１の動作状態な
どを読み取るための設定・監視データである。

【００３１】このため、ＣＰＵ２６は、低速伝送で通信
装置１からの受信データＲＤをシリアル入出力回路２５
から取り込む。また、自通信装置２内の設定状態や動作
状態や相手通信装置１の制御内容などを情報化し、送信
データＳＤとしてシリアル入出力回路２５に与え、通信
装置１に対して低速伝送させるものである。

【００３２】（システムの動作）： 図２の動作タイ
ミングチャートを参照しながら、図１の通信システムの
動作を説明する。尚、この動作説明では、ｎ分周回路１
４、２４の分周比ｎを簡単のため３とし、基準クロック
の周波数を３００ｋＨｚ、高速伝送速度を３００ｋｂｉ
ｔ／ｓとし、低速伝送速度を１００ｋｂｉｔ／ｓとして
説明する。

【００３３】（クロック伝送、高速伝送）： そこ
で、先ず通信装置１の基準クロック発生回路１１から基
準クロックを図２のＳ１に示すように発生出力し、イン
タフェースドライバ１７を通じて通信装置２に伝送する
と共に、通信装置１内のシリアル入出力回路１２と、ｎ
分周回路１４とに与える。

【００３４】ＣＰＵ１３は、回線から受信したユーザデ
ータを通信装置２への送信データＳＤとしてシリアル入
出力回路１２に与え、この送信データＳＤは図２のＳ２
に示すようなタイミングで基準クロックの立ち下がりタ
イミングで送信され、インタフェースドライバ１８でド
ライブして通信装置２へ、例えば、３００ｋｂｉｔ／ｓ
程度で高速伝送される。

【００３５】一方、通信装置２には基準クロックが与え
られ、インタフェースレシーバ２７で受信され、この受
信基準クロックはシリアル入出力回路２１とインバータ
２３とに与えられる。受信基準クロックを与えられたシ
リアル入出力回路２１は、通信装置１からの高速伝送の
受信データＲＤを受信基準クロックを受信用クロックＲ
ＣＫの立ち上がりタイミングで取り込み、この取り込ま
れた受信データＲＤはＣＰＵ２２に与えられる。

【００３６】また、複数の端末からのデータはＣＰＵ２
２で送信データとして多重化され、ＣＰＵ２２からの送
信データＳＤを送信用クロックＴＣＫに同期して、図２
のＳ３に示すように受信基準クロックの立ち下がりタイ
ミングで送信データＳＤを高速伝送するものである。

【００３７】通信装置２からの高速伝送による送信デー
タＳＤをインタフェースレシーバ１９で受け、受信デー
タはシリアル入出力回路１２において基準クロックの立
ち上がりタイミングで受信データＲＤが取り込まれ、Ｃ
ＰＵ１３に与えられるのである。この受信データＲＤは
回線へ送信データＳＤとして出力されるのである。

【００３８】以上のようにして、通信装置１から通信装
置２へ高速伝送ラインに同期した基準クロックを供給す
ることで、通信装置１と通信装置２との間で全２重通信
を成立することができるのである。しかも、従来に比べ
クロックラインを削減することができたのである。

【００３９】尚、通信装置２から通信装置１へはクロッ
クを伝送していないが、これは通信装置２と通信装置１
との間の伝送遅延時間が片道で、基準クロック（図２の
Ｓ１）の周期の１／４未満であるからである。つまり、
通信装置１にとっては、伝送遅延時間が片道で基準クロ
ックの周期の１／４になると、往復で基準クロックの周
期の１／２の伝送遅延時間になり、通信装置１で基準ク
ロック（受信用クロック）の立ち上がりタイミング（受
信データ取り込みタイミング）と、通信装置２からの送
信データＳＤの到着タイミングが同時になり、正確に受
信データを取り込むことができなくなるのである。

【００４０】従って、通信装置２と通信装置１との間の
伝送遅延時間は片道で基準クロックの周期の１／４未満
であることが必要とされる。

【００４１】（低速伝送）： 次に、通信装置１から
通信装置２への低速伝送の動作について説明する。ｎ分
周回路１４は基準クロックから分周比３で分周し、図２
のＳ４に示すように基準クロックの立ち上がりタイミン
グで分周出力を生成出力し、シリアル入出力回路１５に
受信用クロックＲＣＫと送信用クロックとして与える。

【００４２】シリアル入出力回路１５は、ＣＰＵ１６か
らの設定・監視データを送信データＳＤとして与えられ
ると、送信クロックＴＣＫの立ち下がりタイミングで送
信データＳＤを出力し、インタフェースドライバ２０を
通じて低速伝送で通信装置２へ与える。

【００４３】通信装置２のインタフェースレシーバ３０
は、通信装置１からの低速伝送による送信データＳＤ
（図２のＳ５）を受信すると、シリアル入出力回路２５
に与える。ここで、インバータ２３は、受信基準クロッ
クを位相反転してｎ分周回路２４に与える。尚、このよ
うに受信基準クロックを位相反転するのは、低速伝送に
よる通信装置２へ到着する受信データの変化点タイミン
グと、シリアル入出力回路２５での受信用クロックによ
る受信データの取り込みタイミングとが同時になると、
正確に受信データＲＤを取り込むことができなくなるの
を防止するために位相反転、つまり、基準クロックの１
／２周期分受信タイミングをずらせセットアップホール
ドタイムを保証するのである。

【００４４】ｎ分周回路２４は、分周比３で分周し、入
力受信反転クロックの立ち上がりタイミングで分周出力
を開始し、図２のＳ６〜Ｓ８のいずれかのタイミングで
出力され、シリアル入出力回路２５に与えられる。

【００４５】そこで、シリアル入出力回路２５は、通信
装置１からの受信データＲＤ（図２のＳ５）をｎ分周回
路２４で生成された分周クロック（図２のＳ６〜Ｓ８）
の立ち上がりタイミングで取り込みＣＰＵ２６に与え
る。また、ＣＰＵ２６で生成された設定・監視データは
送信データＳＤとしてシリアル入出力回路２５から図２
の送信用クロックＳ６〜Ｓ８のいずれかのクロックの立
ち下がりタイミングに同期して図２のＳ９〜Ｓ１１のい
ずれかのタイミングで送信され、インタフェースドライ
バ３１から出力され、低速伝送で通信装置１に与えられ
る。

【００４６】通信装置１は、低速伝送で通信装置２から
送信されたデータをインタフェースレシーバ２１で受
け、シリアル入出力回路１５で図２のＳ４のタイミング
の分周クロック（受信用クロックＲＣＫ）の立ち上がり
タイミングで取り込まれ、ＣＰＵ１６に与えられるので
ある。

【００４７】以上のようにして、通信装置１から通信装
置２へ高速伝送ラインに同期した基準クロックを供給す
ることで、通信装置１と通信装置２との間での低速伝送
による全２重通信を確立することができるのである。し
かも、従来に比べクロックラインを削減することができ
たのである。

【００４８】尚、通信装置２から通信装置１へはクロッ
クを伝送していないが、これは通信装置２と通信装置１
との間の低速伝送遅延時間が片道で、基準クロック（図
２のＳ１）の周期の１／４未満であるからである。つま
り、通信装置１にとっては、伝送遅延時間が片道で基準
クロックの周期の１／４になると、往復で基準クロック
の周期の１／２の伝送遅延時間になり、通信装置１にお
ける分周クロック（受信用クロック、図２のＳ４）の立
ち上がりタイミング（受信データ取り込みタイミング）
と、通信装置２からの送信データＳＤ（例えば、図２の
Ｓ１０）の到着タイミングが同時になり、正確に受信デ
ータを取り込むことができなくなるのである。

【００４９】従って、通信装置２と通信装置１との間の
低速伝送においても伝送遅延時間は片道で基準クロック
の周期の１／４未満であることが必要とされる。

【００５０】（実施例の効果）： 以上の実施例の構
成によれば、通信装置１、２の間で高速伝送と、低速伝
送とをそれぞれ全２重通信方式で行う場合に、従来は４
本のクロックラインを必要としていたが、実施例では高
速伝送に同期した基準クロックだけを１ライン伝送する
ことで対応できるので、クロックライン数の大幅削減を
行うことができる。しかも、クロックラインが１系統で
あっても、低速伝送に必要なクロックを基準クロックか
らの内部のｎ分周回路１４、２４で生成しているので低
速伝送のためのデータの送信、データの受信も正確に行
うことができる。

【００５１】また、図１のような構成であることから通
信装置１、２の内部にはｎ分周回路１４、２４を備える
だけ、通信装置２には基準クロック発生回路を設ける必
要がなく、装置間の基準クロック発生回路の同期をとる
必要もないなどの効果から装置構成も簡単になるのであ
る。

【００５２】従って、伝送装置間で異なる速度の複数の
信号を伝送する場合に、従来に比べ簡単な構成で、配線
数を軽減し、伝送装置の回路構成も大きくさせることな
く、電磁干渉も軽減し種々の信号を伝送することができ
る信号伝送システム及び伝送装置を実現することができ
るのである。

【００５３】（他の実施例）： （１）尚、以上の実
施例においては、高速伝送、低速伝送のそれぞれについ
て、全２重通信を行うように構成されているが、片方向
通信の構成にも容易に適用することができる。また、基
準クロック発生回路１１は、通信装置１、２のいずれか
一方に備えることで良いので構成が簡単である。

【００５４】（２）また、高速伝送、低速伝送の他、中
速伝送を行いたい場合は、ｎ分周回路１４、２４で中速
伝送に必要な中速クロックを分周して生成することで実
現できる。従って、３以上の複数の異なる速度の信号伝
送において簡単な構成で容易に適用することができるの
である （３）更に、通信装置１は例えば、多重伝送装置に置き
換えることができ、また、通信装置２は、上記多重伝送
装置で多重する複数の端末装置の信号を多重するための
端末多重拡張装置として置き換えることもできる。また
他に端末装置間での通信にも適用することができる。

【００５５】（４）更にまた、高速伝送を２５６ｋｂｉ
ｔ／ｓとした場合に基準クロックを２５６ｋＨｚとした
が、このような対応関係だけでなく、高速伝送よりも大
きい基準クロックを発生して伝送し、分周して信号伝送
に使用することもできる。即ち、基準クロックからシリ
アル入出力回路１２、２１の間に分周回路を構成するこ
とも好ましい。

【００５６】（５）また、クロックの立ち上がりタイミ
ングで分周出力を開始したり、送信用クロックの立ち下
がりタイミングで送信データを出力することも、これら
に限らず逆の立ち下がり又は立ち上がりタイミングで動
作しても上述と同じような効果を得ることができる。

【００５７】

【発明の効果】以上述べた様に本発明の構成は、第１の
伝送装置と第２の伝送装置との間で複数の信号を異なる
信号速度で伝送する信号伝送システムであって、第１の
伝送装置の送信回路が、複数の信号の内から最速Ｆの信
号Ａを送信するための基準クロックａを発生し、この基
準クロックａを第２の伝送装置のために出力する基準ク
ロック発生手段と、基準クロックａに同期して最速Ｆの
信号Ａを送信する第１の送信手段と、複数の信号の内の
最速Ｆの信号Ａを除く残りの１又は２以上の信号Ｂを送
信するための１又は２以上のクロックｂを上記基準クロ
ックａから生成する第１のクロック生成手段と、１又は
２以上のクロックｂに同期して残りの１又は２以上の信
号Ｂを送信する第２の送信手段とを備え、第２の伝送装
置の受信回路が、第１の伝送装置からの上記基準クロッ
クａを受信し、第１の伝送装置からの最速Ｆの送信信号
Ａを上記受信基準クロックａを用いて取り込む第１の受
信手段と、受信基準クロックａから第１の伝送装置から
の１又は２以上の送信信号Ｂを取り込むための１又は２
以上のクロックｃを生成する第２のクロック生成手段
と、１又は２以上のクロックｃを用いて第１の伝送装置
からの１又は２以上の送信信号Ｂを取り込む第２の受信
手段とを備えるものである。

【００５８】このような構成であることから、簡単な構
成で伝送装置間で異なる速度の複数の信号を伝送する場
合に、従来に比べ簡単な構成で、配線数を軽減し、伝送
装置の回路構成も大きくさせることなく、電磁干渉も軽
減し種々の信号を伝送することができる信号伝送システ
ム及び伝送装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の通信システムの機能構成図
である。

【図２】実施例の通信システムの動作タイミングチャー
トである。

【符号の説明】

１、２…通信装置、１１…基準クロック発生回路、１
２、１５、２１、２５…シリアル入出力回路（ＳＩ
Ｏ）、１３、１６、２２、２６…ＣＰＵ、１４、２４…
ｎ分周回路、１７、１８、１９、２０、２９、３１…イ
ンタフェースドライバ、１９、２１、２７、２８、３０
…インタフェースレシーバ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の伝送装置と第２の伝送装置との間
   で複数の信号を異なる信号速度で伝送する信号伝送シス
   テムであって、 第１の伝送装置は、 上記複数の信号の内から最速Ｆの信号Ａを送信するため
   の基準クロックａを発生し、この基準クロックａを第２
   の伝送装置のために出力する基準クロック発生手段と、 上記基準クロックａに同期して最速Ｆの信号Ａを送信す
   る第１の送信手段と、 上記複数の信号の内の最速Ｆの信号Ａを除く残りの１又
   は２以上の信号Ｂを送信するための１又は２以上のクロ
   ックｂを上記基準クロックａから生成する第１のクロッ
   ク生成手段と、 上記１又は２以上のクロックｂに同期して残りの１又は
   ２以上の信号Ｂを送信する第２の送信手段とからなる送
   信回路を備えると共に、 第２の伝送装置は、 上記第１の伝送装置からの上記基準クロックａを受信
   し、第１の伝送装置からの最速Ｆの送信信号Ａを上記受
   信基準クロックａを用いて取り込む第１の受信手段と、 上記受信基準クロックａから第１の伝送装置からの１又
   は２以上の送信信号Ｂを取り込むための１又は２以上の
   クロックｃを生成する第２のクロック生成手段と、 上記１又は２以上のクロックｃを用いて第１の伝送装置
   からの１又は２以上の送信信号Ｂを取り込む第２の受信
   手段とからなる受信回路を備えることを特徴とする信号
   伝送システム。
2. 【請求項２】 上記第２の伝送装置は、第１の伝送装置
   への信号送信のための送信回路を更に備えると共に、第
   １の伝送装置は、第２の伝送装置の送信回路からの送信
   信号を受信するための受信回路を更に備える信号伝送シ
   ステムであって、 上記第２の伝送装置の送信回路は、 上記受信基準クロックａに同期して最速Ｆの信号Ｃを送
   信する第３の送信手段と、 上記１又は２以上のクロックｃに同期して、上記複数の
   信号の内の最速Ｆの信号Ｃを除く残りの１又は２以上の
   信号Ｄを送信する第４の送信手段とを備えると共に、 上記第１の伝送装置の受信回路は、 第２の伝送装置からの最速Ｆの送信信号Ｃを上記基準ク
   ロックａを用いて取り込む第３の受信手段と、 上記１又は２以上のクロックｂを用いて第２の伝送装置
   からの１又は２以上の送信信号Ｄを取り込む第４の受信
   手段とを備えることを特徴とする請求項１記載の信号伝
   送システム。
3. 【請求項３】 複数の信号を異なる信号速度で伝送する
   ための送信回路を備えるものであって、 この送信回路は、 複数の信号の内から最速Ｆの信号Ａを送信するための基
   準クロックａを発生し、この基準クロックａを出力する
   基準クロック発生手段と、 上記基準クロックａに同期して最速Ｆの信号Ａを送信す
   る第１の送信手段と、 上記複数の信号の内の最速Ｆの信号Ａを除く残りの１又
   は２以上の信号Ｂを送信するための１又は２以上のクロ
   ックｂを上記基準クロックａから生成するクロック生成
   手段と、 上記１又は２以上のクロックｂに同期して残りの１又は
   ２以上の信号Ｂを送信する第２の送信手段とを備えるこ
   とを特徴とする伝送装置。
4. 【請求項４】 請求項３記載の伝送装置において、 異なる信号速度の複数の信号を受信する受信回路を更に
   備えるものであって、 この受信回路は、 基準クロックａを用いて最速Ｆの信号Ｃを取り込む第１
   の受信手段と、 上記１又は２以上のクロックｂを用いて１又は２以上の
   信号Ｄを取り込む第２の受信手段とを備えることを特徴
   とする伝送装置。
5. 【請求項５】 異なる信号速度の複数の信号を受信する
   受信回路を備えるものであって、 この受信回路は、 基準クロックａを受信し、最速Ｆの信号Ａを受信基準ク
   ロックａを用いて取り込む第１の受信手段と、 上記受信基準クロックａから複数の受信信号の内の最速
   Ｆの信号Ａを除く残りの１又は２以上の信号Ｂを取り込
   むための１又は２以上のクロックｃを生成するクロック
   生成手段と、 上記１又は２以上のクロックｃを用いて１又は２以上の
   信号Ｂを取り込む第２の受信手段とを備えることを特徴
   とする伝送装置。
6. 【請求項６】 請求項５記載の伝送装置において、 異なる信号速度の複数の信号を送信する送信回路を更に
   備えるものであって、 この送信回路は、 上記受信基準クロックａに同期して最速Ｆの信号Ｃを送
   信する第１の送信手段と、 上記１又は２以上のクロックｃに同期して、上記複数の
   信号の内の最速Ｆの信号Ｃを除く残りの１又は２以上の
   信号Ｄを送信する第２の送信手段とを備えることを特徴
   とする伝送装置。