JPH08298623A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 増幅型光電変換素子を使用した固体撮像装置
において、画面内に明るい部分がある場合でも黒の横引
き雑音が発生しないようにする。 【解決手段】 行および列方向に２次元状に配置され各
々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
変換手段からなる複数の画素と、列方向に配置された各
画素の出力端子を共通に接続した各列ラインごとに設け
られた定電流回路と、前記画素を選択駆動する水平およ
び垂直各走査回路とを有する固体撮像装置において、前
記定電流回路の各々は列ライン（１３−１，１３−２）
に直列に接続された第１および第２のトランジスタ（２
７−１，２７−２および２８−１，２８−２）を有す
る。第１のトランジスタは定電流素子として動作し、前
記第２のトランジスタは電流バッファとして動作し、第
１のトランジスタで生成された定電流が第２のトランジ
スタを介して列ラインを流れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像装置に関
し、特にビデオカメラなどに使用される増幅型光電変換
素子を使用した固体撮像装置において画面内の明るい部
分に続き黒の横引き雑音が発生するのを防止する技術に
関する。

【０００２】

【従来の技術】図６は、従来の増幅型固体撮像装置、す
なわち増幅型光電変換素子を使用した固体撮像装置、の
一例を示す。同図においては、説明を簡単にするため
に、２行２列の２次元画素構成のものを示す。また、各
画素はＳＩＴすなわち静電誘導トランジスタなどの光電
変換された電荷を蓄積し増幅して読み出すことができる
増幅型光電変換素子から構成されるが、図６の例では各
画素はＳＩＴで構成されたものとして示している。

【０００３】すなわち、図６において、１１−１１，１
１−１２，１１−２１，１１−２２はそれぞれ増幅型光
電変換素子であるＳＩＴであり、各ＳＩＴのドレイン端
子には共通に定電圧ＶＤＳ（＞０）が印加されている。

【０００４】これら各ＳＩＴから構成される画素が２×
２の２次元状に配置され、行方向に配置された各画素の
ＳＩＴのゲート端子は対応する行ライン１２−１および
１２−２にそれぞれ共通に接続されている。すなわち、
ＳＩＴ１１−１１および１１−１２のゲート端子は共に
行ライン１２−１に接続され、ＳＩＴ１１−２１および
１１−２２のゲート端子は共に行ライン１２−２に接続
されている。また、列方向に配列された各画素のＳＩＴ
のソース端子は列ライン１３−１および１３−２にそれ
ぞれ共通に接続されている。すなわち、ＳＩＴ１１−１
１および１１−２１のソース端子は列ライン１３−１に
接続され、ＳＩＴ１１−１２および１１−２２のソース
端子は列ライン１３−２に接続されている。

【０００５】各列ライン１３−１および１３−２は、ス
イッチング素子として動作するＮＭＯＳトランジスタ１
４−１，１５−１および１４−２，１５−２を介して片
側が接地された容量１６−１，１７−１および１６−
２，１７−２のもう一方の端子にそれぞれ接続されてい
る。また、各列ライン１３−１および１３−２はさら
に、それぞれ、リセット用スイッチ素子として動作する
ＮＭＯＳトランジスタ２５−１および２５−２を介して
接地されている。また、前記スイッチ用ＮＭＯＳトラン
ジスタ１４−１，１４−２および１５−１，１５−２の
ゲート端子は、信号線２０および２１にそれぞれ共通に
接続され、信号φＴＳおよびφＴＤが印加されている。
また、リセット用ＮＭＯＳトランジスタ２５−１および
２５−２のゲート端子は、信号線２６にそれぞれ共通に
接続され、信号φＲＳＶが印加されている。

【０００６】容量１６−１，１６−２および１７−１，
１７−２の接地されていない方の端子はスイッチ素子と
して動作するＮＭＯＳトランジスタ１８−１，１８−２
および１９−１，１９−２を介してそれぞれ水平出力ラ
イン２２−１および２２−２に接続されている。水平出
力ライン２２−１および２２−２はそれぞれ出力アンプ
２３−１および２３−２を介して、出力端子２４−１お
よび２４−２に接続されている。出力端子２４−１およ
び２４−２からはそれぞれ合成信号電圧および暗出力電
圧が順次出力される。

【０００７】また、定電流素子として動作するＮＭＯＳ
トランジスタ２７−１および２７−２の各ソース端子に
は共通に定電圧ＶＣ（＜０）が印加され、各ドレイン端
子はそれぞれ前記列ライン１３−１および１３−２に接
続されている。ＮＭＯＳトランジスタ２７−１および２
７−２のゲート端子は、バイアスライン２９にそれぞれ
共通に接続され、電圧ＶＢにバイアスされている。この
バイアス電圧ＶＢによってＮＭＯＳトランジスタ２７−
１および２７−２のドレイン電流ＩＢが定められ、この
ドレイン電流ＩＢが列ライン１３−１および１３−２に
流れるようになっている。

【０００８】さらに、行ライン１２−１および１２−２
は、垂直走査回路３１に接続することによりそれぞれ後
に説明する信号φＧ１およびφＧ２を印加する。また、
スイッチ素子として動作するＮＭＯＳトランジスタ１８
−１，１９−１および１８−２，１９−２のゲート端子
はそれぞれ信号線３３−１および３３−２に共通に接続
されている。信号線３３−１および３３−２は水平走査
回路３２に接続され、それぞれ信号φＨ１，φＨ２を印
加するように構成されている。

【０００９】次に、以上のような構成を有する固体撮像
装置の動作を図６を参照して説明する。図７は、図６に
示す従来の固体撮像装置の動作を説明するためのタイミ
ングチャートである。同図から分かるように行ライン１
２−１および１２−２に印加する信号φＧ１およびφＧ
２は、読み出し電圧ＶＲＤ、リセット電圧ＶＲＳ、蓄積
電圧ＶＳＴの３つの電圧レベルを有する。

【００１０】まず、信号線１２−１，１２−２（φＧ
１，φＧ２）が蓄積電圧ＶＳＴ、信号線２６（φＲＳ
Ｖ）が高レベル、信号線２０（φＴＳ），２１（φＴ
Ｄ）が低レベルの状態において、各ＳＩＴ１１−１１〜
１１−２２のゲート端子には光信号に応じた信号電荷が
蓄積される。この場合、各ＳＩＴ１１−１１〜１１−２
２のソース端子はリセット用ＮＭＯＳトランジスタ２５
−１および２５−２を介して接地されている。

【００１１】この状態で、水平帰線期間に入り、垂直走
査回路３１により信号線（行ライン）１２−１が選択さ
れ、信号線１２−２は非選択状態であるものとすると、
垂直走査回路３１は信号線１２−１（φＧ１）および１
２−２（φＧ２）をいったん読み出し電圧ＶＲＤに上げ
た後蓄積電圧ＶＳＴに戻し、各ＳＩＴのゲート端子にた
まった過剰電荷を基板に排出する。同時に、信号線２０
（φＴＳ）および２１（φＴＤ）をいったん高レベルに
した後低レベルに戻して、ＮＭＯＳトランジスタ１４−
１，１４−２および１５−１，１５−２を一時的にオン
として、容量１６−１，１６−２および１７−１，１７
−２の残留電荷を放電する。

【００１２】次に、信号線２６（φＲＳＶ）を低レベル
にしてリセット用ＮＭＯＳトランジスタ２５−１，２５
−２をオフにし、信号線２０（φＴＳ）を高レベルにし
てスイッチ用ＮＭＯＳトランジスタ１４−１，１４−２
をオンとする。その後、信号線１２−１（φＧ１）を読
み出し電圧ＶＲＤに上げると、ＳＩＴ１１−１１，１１
−１２はいわゆるソースフォロワとして動作し、各ソー
ス端子の電位はドレイン−ソース間に流れる電流がＩＢ
になるまで上昇する。この信号、すなわちソース端子の
信号には暗電圧成分が含まれており、列ライン１３−
１，１３−２の出力電圧は信号電圧ＶＳと暗電圧ＶＤと
の和になり、この合成信号電圧（ＶＳ＋ＶＤ）は容量１
６−１，１６−２に充電される。

【００１３】続いて、信号線１２−１（φＧ１）を再び
蓄積電圧ＶＳＴに戻し、信号線２０（φＴＳ）を低レベ
ルにしてスイッチ用ＮＭＯＳトランジスタ１４−１，１
４−２をオフにし、かつ信号線２６（φＲＳＶ）を高レ
ベルにしてリセット用ＮＭＯＳトランジスタ２５−１，
２５−２をオンにする。その後、信号線１２−１（φＧ
１）をいったんリセット電圧ＶＲＳに上げた後再び蓄積
電圧ＶＳＴに戻すと、ＳＩＴ１１−１１，１１−１２の
ゲート端子に蓄積されていた信号電荷は全て基板に排出
され、画素１１−１１，１１−１２はリセットされる。

【００１４】画素１１−１１，１１−１２をリセットし
た後、信号線２６（φＲＳＶ）を低レベルにしてリセッ
ト用ＮＭＯＳトランジスタ２５−１，２５−２をオフに
し、かつ信号線２１（φＴＤ）を高レベルにしてスイッ
チ用ＮＭＯＳトランジスタ１５−１，１５−２をオンに
する。その後、信号線１２−１（φＧ１）を読み出し電
圧ＶＲＤに上げると、ＳＩＴ１１−１１，１１−１２の
各ソース端子の電位はドレイン−ソース間に流れる電流
がＩＢになるまで上昇するが、このときの出力は暗電圧
成分のみとなり、列ライン１３−１，１３−２への出力
電圧は暗電圧ＶＤとなり、容量１７−１，１７−２に充
電される。

【００１５】続いて、信号線１２−１（φＧ１）を蓄積
電圧ＶＳＴに戻し、信号線２１（φＴＤ）を低レベルに
してスイッチ用ＮＭＯＳトランジスタ１５−１，１５−
２をオフにする。さらに、信号線２６（φＲＳＶ）を高
レベルにしてリセット用ＮＭＯＳトランジスタ２５−
１，２５−２をオンにする。その後、水平走査回路３２
を走査して信号線３３−１，３３−２（φＨ１，φＨ
２）を順次高レベルにして、スイッチ素子１８−１，１
９−１および１８−２，１９−２を順次オンとする。こ
れによって、容量１６−１，１６−２に充電された合成
信号電圧ＶＳ＋ＶＤと、容量１７−１，１７−２に充電
された暗電圧ＶＤをそれぞれ出力アンプ２３−１および
２３−２を介して出力端子２４−１および２４−２から
同時に出力する。そして、図示しない減算回路により合
成信号電圧ＶＳ＋ＶＤから暗電圧ＶＤを差し引くと、暗
電圧成分が除去されて信号成分のみを順次出力すること
ができるようになる。

【００１６】このようにして、選択された画素の出力を
終了後、水平出力ライン２２−１，２２−２の図示しな
い寄生容量ＣＨＳとＣＨＤを図示しないリセット用ＮＭ
ＯＳトランジスタを介して放電してリセットした後、次
の画素の出力動作を行なう。行方向に配列された全画素
の信号出力の終了後は、次の行ラインに移り上記動作を
順次繰り返し、全画素の信号出力を行なう。

【００１７】ここで、一般に暗電圧ＶＤは各画素ごとに
異なり、固体撮像装置の固定パターン雑音の主因とされ
ているが、上述のような一連の動作により得られた合成
信号電圧ＶＳ＋ＶＤから暗電圧ＶＤを差し引くことによ
り、固定パターン雑音を除去し映像信号成分のみを出力
することができ、固定パターン雑音を除去することがで
きる。

【００１８】また、合成信号電圧ＶＳ＋ＶＤおよび暗電
圧ＶＤを容量に充電するのに要する時間は、ＳＩＴのソ
ースフォロワの過渡応答速度に依存するが、この過渡応
答速度が遅いと固定パターン雑音やランダム雑音の原因
となることが知られている。かかる問題点を解決するた
めに、例えば図５の回路で示されいるように、各列ライ
ン毎に定電流回路２７−１，２７−２を接続して過渡応
答速度を速くしている。このような定電流回路を用いる
技術は特開平０５−２０７３７４号に開示されている。

【００１９】

【発明が解決しようとする課題】ところが、上述のよう
な各列ライン毎に定電流回路を接続する構成の固体撮像
装置においては、定電流回路を構成するＮＭＯＳトラン
ジスタ２７−１，２７−２のゲート−ドレイン間に寄生
容量が存在するために、合成信号電圧を容量に充電する
際、各列ラインの電位が上昇するのに応じて定電流回路
を構成するＮＭＯＳトランジスタのゲート端子が共通に
接続される行ラインの電位ＶＢも上昇し、他の列ライン
に流れる定電流もそれに応じて増加してしまうという問
題点があった。

【００２０】ある列ラインに流れる定電流が増加する
と、見かけ上その列ラインに接続された画素の合成信号
電圧は低下する。これは、その列ラインに接続された画
素のソースラインの電位が下がるためである。ある画素
に入射する光量が多く合成信号電圧の値が大きい場合、
上記の問題点はより顕著になるので、結局画面内に明る
い部分があると、同じ行ラインの他の部分は暗く見える
という黒の横引き雑音が発生する。

【００２１】本発明は、かかる問題点に鑑みてなされた
ものであり、増幅型光電変換手段を画素として用いた固
体撮像装置において、画面内に明るい部分がある場合で
もその部分に続き黒の横引き雑音が発生しないように
し、より高品質の撮像画像を得ることを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、行および列方向に２次元状に配置
され各々光信号に応じた信号電荷を蓄積し増幅する増幅
型光電変換手段からなる複数の画素と、列方向に配列さ
れた各画素の出力端子を共通に接続した各列ライン毎に
設けられた定電流回路と、前記画素を選択駆動する水平
及び垂直各走査回路とを有する固体撮像装置において、
前記定電流回路の各々は列ラインに直列に接続された第
１および第２のトランジスタを具備し、前記第１のトラ
ンジスタは定電流素子として動作し、前記第１のトラン
ジスタで生成された定電流は前記第２のトランジスタを
介して列ラインを流れるよう構成する。

【００２３】上記構成に係わる固体撮像装置において
は、定電流回路を列ラインに直列に接続した２つのトラ
ンジスタにより構成し、第１のトランジスタにより発生
した定電流を電流バッファとして動作する第２のトラン
ジスタを介して列ラインを流れるよう構成したから、１
つの列ラインの電位が上昇しても、定電流を発生する第
１のトランジスタのゲート端子が共通に接続された行ラ
インの電位は第２のトランジスタの介在のため変化せ
ず、他の列ラインを流れる定電流の値が変化することも
ない。このため、従来の装置のように画面内に明るい部
分があると同じ行ラインの他の画素の出力が低下し、黒
の横引き雑音が発生するという不都合は解消する。

【００２４】この場合、前記増幅型光電変換手段は、光
信号に応じた信号電荷を蓄積する光電変換手段と、該光
電変換手段に蓄積された信号電荷を増幅する増幅手段
と、前記光電変換手段に蓄積された信号電荷を該増幅手
段の制御電極に転送する転送手段と、前記増幅手段の制
御電極の電荷をリセットするリセット手段とを具備する
ものとすることができる。

【００２５】このような構成の増幅型光電変換手段を用
いることにより、光信号に応じて信号電荷の蓄積、信号
電荷の増幅、信号電荷の転送、そして増幅手段の制御電
極のリセットがそれぞれ別個のそれぞれの機能にとって
最適の手段によって行なわれるから、各機能がより完全
に行なわれ、高性能の増幅型光電変換を行なうことがで
きる。その結果、撮像画像の品質も向上する。

【００２６】また、より具体的には、前記増幅型光電変
換手段は、光信号に応じた信号電荷を蓄積する縦型オー
バーフロー構造の埋め込みフォトダイオードと、該埋め
込みフォトダイオードに蓄積された信号電荷を増幅する
接合型電界効果トランジスタと、前記埋め込みフォトダ
イオードに蓄積された信号電荷を該接合型電界効果トラ
ンジスタのゲート電極に転送する転送ゲートと、前記接
合型電界効果トランジスタのゲート電極の電荷をリセッ
トドレインに排出するリセットゲートとを備えて構成す
ると好都合である。

【００２７】このような構成の増幅型光電変換手段を用
いることにより、光信号に応じて信号電荷の蓄積、信号
電荷の増幅、信号電荷の転送、そして接合型電界効果ト
ランジスタのゲート電極のリセットがそれぞれ別個のそ
れぞれの機能にとって最適の方法によって行なわれるか
ら、各機能がより完全に行なわれる。

【００２８】すなわち、このような構造の増幅型光電変
換手段は、縦型オーバーフロー構造の埋め込みフォトダ
イオードを用いたため、光電変換の感度が向上しＳ／Ｎ
比が向上する。また、暗電流が低減され、したがって雑
音が少なくなり、この点からもＳ／Ｎ比の向上が図られ
る。また、フォトダイオードＰＤからＪＦＥＴのゲート
に電荷が完全に転送され、残像がなくなる。さらに、い
わゆるから読みが不要となり、装置の省電力化を図るこ
とができる。

【００２９】さらに、上記構造においては、接合型電界
効果トランジスタが使用されているため、ゲート容量が
低減され感度が向上し、また基板バイアス効果が低減さ
れてゲインが向上する。その結果Ｓ／Ｎ比が向上する。
さらに、上記構造では、リセットゲートならびにリセッ
トドレインとを備えて構成されているため、装置の駆動
が容易でありかつ省電力化を図ることもできる。

【００３０】あるいは、前記増幅型光電変換手段は光電
変換された電荷を蓄積し増幅して読み出すことができる
ＳＩＴであってもよい。この場合には、単一の素子で各
画素を構成することができ、画素密度の向上、装置構成
の単純化を図ることができる。

【００３１】また、前記各定電流回路の第１のトランジ
スタの制御電極は第１のバイアスラインにそれぞれ共通
に接続され、前記第２のトランジスタの制御電極は第２
のバイアスラインにそれぞれ共通に接続されるととも
に、前記第１のトランジスタを定電流素子として動作さ
せるために第１のバイアスラインにバイアス電圧を供給
し、第１のトランジスタで発生された定電流が第２のト
ランジスタを介して各列ラインを流れるよう第２のバイ
アスラインにバイアス電圧を供給するバイアス回路を設
けると好都合である。

【００３２】このような構成によって、第１および第２
のトランジスタのバイアスのための回路構成が簡略化さ
れる。この場合、第１のバイアスラインには第１のトラ
ンジスタを定電流素子として動作させるようバイアス電
圧を供給し、第２のバイアスラインには第１のトランジ
スタで発生された定電流が第２のトランジスタを介して
各列ラインを流れるようバイアス電圧を供給する。した
がって、第２のバイアスラインには第２のトランジスタ
が飽和領域で動作する大きさのバイアス電圧を供給する
と好都合である。

【００３３】また、前記増幅型光電変換手段の蓄積電荷
をリセットした直後の暗出力、及び前記光電変換手段に
蓄積された信号電荷に応じた信号出力は、前記増幅型光
電変換手段における電圧フォロワ動作により、列方向に
配列された各画素の出力端子を共通に接続した各列ライ
ンに出力されるよう構成すると好都合である。

【００３４】この場合、蓄積電荷をリセットした直後の
暗出力および前記光電変換手段に蓄積された信号電荷に
応じた信号出力の差から正味の信号を得るが、前記暗出
力および前記信号出力は増幅型光電変換手段における電
圧フォロワ動作により列方向に配列された各画素の出力
端子を共通に接続した各列ラインに出力する構成とする
ことによって、前述の定電流回路と相俟って過渡応答速
度を極めて速くすることが可能になる。

【００３５】また、本発明の別の態樣に係わる固体撮像
装置では、行および列方向に２次元状に配置され各々光
信号に応じた信号電荷を蓄積し増幅する増幅型光電変換
手段からなる複数の画素と、各々各行方向に配置された
画素がそれぞれ共通に接続された複数の行ラインと、各
々各列方向に配置された画素の出力がそれぞれ共通に接
続された複数の列ラインと、前記複数の行ラインに接続
され、各行ラインを順次選択する垂直走査回路と、前記
複数の列ラインに接続され、各列ラインを順次選択する
水平走査回路と、各々１つの列ラインに直列接続された
第１および第２のトランジスタを備え、行方向に配列さ
れた第１のトランジスタの制御電極は第１のバイアスラ
インに接続され、行方向に配列された第２のトランジス
タの制御電極は第２のバイアスラインに接続された複数
の定電流回路と、前記第１のトランジスタを定電流素子
として動作させるために第１のバイアスラインにバイア
ス電圧を供給し、第１のトランジスタで発生された定電
流が第２のトランジスタを介して各列ラインを流れるよ
う第２のバイアスラインにバイアス電圧を供給するバイ
アス回路と、が設けられる。

【００３６】この場合も、前記増幅型光電変換手段は、
光信号に応じた信号電荷を蓄積する光電変換手段と、該
光電変換手段に蓄積された信号電荷を増幅する増幅手段
と、前記光電変換手段に蓄積された信号電荷を該増幅手
段の制御電極に転送する転送手段と、前記増幅手段の制
御電極の電荷をリセットするリセット手段とを具備する
ものでよい。

【００３７】また、より具体的には、前記増幅型光電変
換手段は、光信号に応じた信号電荷を蓄積する縦型オー
バーフロー構造の埋め込みフォトダイオードと、該埋め
込みフォトダイオードに蓄積された信号電荷を増幅する
接合型電界効果トランジスタと、前記埋め込みフォトダ
イオードに蓄積された信号電荷を該接合型電界効果トラ
ンジスタのゲート電極に転送する転送ゲートと、前記接
合型電界効果トランジスタのゲート電極の電荷をリセッ
トドレインに排出するリセットゲートとを備えて構成す
ると好都合である。

【００３８】このような構成の増幅型光電変換手段を用
いることにより、光信号に応じて信号電荷の蓄積、信号
電荷の増幅、信号電荷の転送、そして接合型電界効果ト
ランジスタのゲート電極のリセットがそれぞれ別個のそ
れぞれの機能にとって最適の方法によって行なわれるか
ら、各機能がより完全に行なわれるなど前述と同様の効
果が得られる。

【００３９】あるいは、前記増幅型光電変換手段は光電
変換された電荷を蓄積し増幅して読み出すことができる
ＳＩＴとすることもできる。

【００４０】また、前記バイアス回路は具体的には、所
定の基準電流を生成し、この基準電流を前記第１のトラ
ンジスタに反映させて列ラインに所定のバイアス電流を
流すための第１のカレントミラー回路と、前記所定の基
準電流を反映させて第２の基準電流を生成し、この第２
の基準電流にもとづき第２のトランジスタに所定のバイ
アス電圧を供給する第２のカレントミラー回路とを含め
て構成することができる。

【００４１】この場合は、前記第１のカレントミラー回
路において所定の基準電流を生成し、この基準電流を定
電流回路の第１のトランジスタに反映させて列ラインに
所定のバイアス電流を流す。また、第２のカレントミラ
ー回路は前記所定の基準電流を反映させて第２の基準電
流を生成し、この第２の基準電流に基づき第２のトラン
ジスタに所定のバイアス電圧を供給する。このような動
作によって、前記第１のトランジスタを定電流素子とし
て動作させることができ、また前記第２のトランジスタ
はこの前記第１のトランジスタを流れる定電流を列ライ
ンに適切に流すのに必要な大きさのバイアス電圧を供給
することができる。この場合、共通の基準電流に基づき
第１のトランジスタおよび第２のトランジスタのバイア
ス電圧を設定しているから、第１のトランジスタで生成
された定電流を効率的にかつ適切に列ラインに流すこと
が可能になる。

【００４２】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態につき詳細に説明する。図１は、本発明の第１の
実施形態に係わる固体撮像装置の回路構成を示す。同図
においても、説明を簡単にするために、２行２列の２次
元画素構成のものを示している。

【００４３】図１においては、１１−１１，１１−１
２，１１−２１，１１−２２はそれぞれ増幅型光電変換
素子であるＳＩＴであり、各ＳＩＴのドレイン端子には
共通に定電圧ＶＤＳ（＞０）が印加されている。

【００４４】これら各ＳＩＴから構成される画素が２×
２の２次元状に配置され、行方向に配置された各画素の
ＳＩＴのゲート端子は対応する行ライン１２−１および
１２−２にそれぞれ共通に接続されている。すなわち、
ＳＩＴ１１−１１および１１−１２のゲート端子は共に
行ライン１２−１に接続され、ＳＩＴ１１−２１および
１１−２２のゲート端子は共に行ライン１２−２に接続
されている。また、列方向に配列された各画素のＳＩＴ
のソース端子は列ライン１３−１および１３−２にそれ
ぞれ共通に接続されている。すなわち、ＳＩＴ１１−１
１および１１−２１のソース端子は列ライン１３−１に
接続され、ＳＩＴ１１−１２および１１−２２のソース
端子は列ライン１３−２に接続されている。

【００４５】各列ライン１３−１および１３−２は、ス
イッチング素子として動作するＮＭＯＳトランジスタ１
４−１，１５−１および１４−２，１５−２を介して片
側が接地された容量１６−１，１７−１および１６−
２，１７−２のもう一方の端子にそれぞれ接続されてい
る。また、各列ライン１３−１および１３−２はさら
に、それぞれ、リセット用スイッチ素子として動作する
ＮＭＯＳトランジスタ２５−１および２５−２を介して
接地されている。また、前記スイッチ用ＮＭＯＳトラン
ジスタ１４−１，１４−２および１５−１，１５−２の
ゲート端子は、信号線２０および２１にそれぞれ共通に
接続され、信号φＴＳおよびφＴＤが印加されている。
また、リセット用ＮＭＯＳトランジスタ２５−１および
２５−２のゲート端子は、信号線２６にそれぞれ共通に
接続され、信号φＲＳＶが印加されている。

【００４６】容量１６−１，１６−２および１７−１，
１７−２の接地されていない方の端子はスイッチ素子と
して動作するＮＭＯＳトランジスタ１８−１，１８−２
および１９−１，１９−２を介してそれぞれ水平出力ラ
イン２２−１および２２−２に接続されている。水平出
力ライン２２−１および２２−２はそれぞれ出力アンプ
２３−１および２３−２を介して、出力端子２４−１お
よび２４−２に接続されている。出力端子２４−１およ
び２４−２からはそれぞれ合成信号電圧および暗出力電
圧が順次出力される。

【００４７】また、定電流素子として動作するＮＭＯＳ
トランジスタ２７−１および２７−２の各ソース端子に
は共通に定電圧ＶＣ（＜０）が印加され、各ドレイン端
子は定電流素子として動作するＮＭＯＳトランジスタ２
８−１および２８−２のソース端子にそれぞれ接続され
ている。ＮＭＯＳトランジスタ２８−１および２８−２
のドレイン端子はそれぞれ列ライン１３−１および１３
−２に接続されている。ＮＭＯＳトランジスタ２７−１
および２７−２のゲート端子は、バイアスライン２９に
それぞれ共通に接続され、電圧ＶＢ１にバイアスされて
いる。さらに、ＮＭＯＳトランジスタ２８−１および２
８−２のゲート端子は、バイアスライン３０にそれぞれ
共通に接続され、電圧ＶＢ２にバイアスされている。し
たがって、バイアスライン２９に印加された電圧ＶＢ１
によってＮＭＯＳトランジスタ２７−１および２７−２
が定電流素子として動作し、それらのドレイン電流ＩＢ
がＮＭＯＳトランジスタ２８−１および２８−２を介し
て列ライン１３−１および１３−２に流れるようになっ
ている。なお、バイアスライン３０に印加されるバイア
ス電圧ＶＢ２はＮＭＯＳトランジスタ２８−１および２
８−２を飽和領域で動作させるように設定されている。

【００４８】さらに両ライン１２−１および１２−２
は、垂直走査回路３１に接続することによりそれぞれ後
に説明する信号φＧ１およびφＧ２を印加する。また、
スイッチ装置として動作するＮＭＯＳトランジスタ１８
−１，１９−１および１８−２，１９−２のゲート端子
はそれぞれ信号線３３−１および３３−２に共通に接続
されている。信号線３３−１および３３−２は水平走査
回路３２に接続され、それぞれ信号φＨ１，φＨ２を印
加するように構成されている。

【００４９】次に、以上のような構成を有する固体撮像
装置の動作を説明する。図１において、撮像信号を出力
する動作は前記図５および図６で説明した従来の固体撮
像装置の動作とまったく同様で、図１の装置の動作も図
６と同一のタイミングチャートにしたがって行なわれ
る。

【００５０】したがって、動作の詳細な説明は前記図５
および図６に関する説明から明かであるから、ここでは
簡単に動作の説明を行なう。まず、水平帰線期間におい
て、垂直走査回路３１を走査していずれかの行ライン、
図１では行ライン１２−１または１２−２、を選択し、
前述の合成信号電圧（ＶＳ＋ＶＤ）を出力して容量１６
−１，１６−２に充電する。その後、画素をリセット
し、次に暗出力電圧ＶＤを容量１７−１，１７−２に充
電する。

【００５１】続いて水平走査期間に入ると、水平走査回
路３２を走査して、同量１６−１，１６−２および１７
−１，１７−２に蓄積された合成信号電圧（ＶＳ＋Ｖ
Ｄ）と暗出力電圧（ＶＤ）とを同時に出力する。そし
て、合成信号電圧（ＶＳ＋ＶＤ）から暗出力電圧（Ｖ
Ｄ）を差し引くことにより、固定パターン雑音が除去さ
れた映像信号を得ることができる。

【００５２】ところで、図１の装置では定電流回路の構
成が前記図５のものと異なっている。すなわち、図１の
定電流回路においてＮＭＯＳトランジスタ２７−１，２
７−２の各ゲート端子が共通に接続されたバイアスライ
ン２９は、ＮＭＯＳトランジスタ２７−１，２７−２の
各ドレイン電流が定電流ＩＢとなるように、電圧ＶＢ１
にバイアスされている。また、ＮＭＯＳトランジスタ２
８−１，２８−２の各ゲート端子が共通に接続されたバ
イアスライン３０は、ＮＭＯＳトランジスタ２８−１，
２８−２が飽和領域で動作するように、電圧ＶＢ２にバ
イアスされている。そのため、ＮＭＯＳトランジスタ２
８−１，２８−２は電流バッファとして動作し、ＮＭＯ
Ｓトランジスタ２７−１，２７−２の各ドレイン電流Ｉ
Ｂをそのままそれぞれ列ライン１３−１，１３−２に流
すよう構成されている。

【００５３】具体的には、定電流回路を構成する各トラ
ンジスタの特性が等しいとして、ＮＭＯＳトランジスタ
２７−１，２７−２のしきい値電圧をＶＴ２７、ドレイ
ン電流がＩＢのときのＮＭＯＳトランジスタ２８−１，
２８−２のゲート−ソース間電圧をＶＧＳ２８とする
と、ＮＭＯＳトランジスタ２７−１，２７−２が飽和領
域で動作するための条件は、良く知られた次の数式１で
表わされる。

【数１】ＶＧＳ２７−ＶＴ２７≦ＶＤＳ２７

【００５４】この場合、ＶＧＳ２７はＮＭＯＳトランジ
スタ２７−１，２７−２のゲート−ソース間電圧であっ
て次の数式２で表わされる。

【数２】ＶＧＳ２７＝ＶＢ１−ＶＣ

【００５５】また、ＶＤＳ２７はＮＭＯＳトランジスタ
２７−１，２７−２のドレイン−ソース間電圧で次の数
式３で表わされる。

【数３】ＶＤＳ２７＝ＶＢ２−ＶＧＳ２８−ＶＣ

【００５６】また、ＶＧＳ２８はＶＧＳ２７と等しいか
ら、

【数４】ＶＧＳ２８＝ＶＧＳ２７＝ＶＢ１−ＶＣが成立
する。したがって、

【数５】ＶＢ２≧２・ＶＢ１−ＶＣ−ＶＴ２７となるよ
うにバイアス電圧の値を定めればよい。

【００５７】このような構成を有する定電流回路を備え
た固体撮像装置において、特定の画素に入射する光量が
多いと、その画素が接続された列ラインの電位が上昇
し、列ラインとバイアスライン３０との間、すなわちＮ
ＭＯＳトランジスタ２８−１もしくは２８−２のドレイ
ン−ゲート間の寄生容量の影響によりバイアスライン３
０の電位も上昇する。しかしながら、各列ラインに流れ
る定電流ＩＢはＮＭＯＳトランジスタ２７−１，２７−
２で生成されるから、バイアスライン３０の電位が上昇
しても各列ラインに流れる定電流ＩＢは変化しない。し
たがって、画面内に明るい部分があっても、当該画素が
接続する列ライン以外の列ラインの電位が変化し、見か
け上出力が低下するような不都合は生じない。

【００５８】さらに、ＮＭＯＳトランジスタ２７−１，
２７−２は常に同じドレイン−ソース間電圧で動作する
ので、列ライン間でのＩＢのばらつきや、列ラインの電
位変動によるＩＢの変動を的確に抑えることができる。

【００５９】図２は、図１に示した第１の実施形態にお
いて、バイアス回路４０を付加し、バイアスライン２９
および３０をバイアスするよう構成した第２の実施形態
の回路構成を示す。図２において、バイアス回路４０以
外の部分は図１の回路と同じである。

【００６０】図２のバイアス回路４０において、ＮＭＯ
Ｓトランジスタ４１のゲート端子はバイアスライン２９
に接続され、ＮＭＯＳトランジスタ２７−１，２７−２
のゲート端子およびバイアス回路４０に含まれる他のＮ
ＭＯＳトランジスタ４３のゲート端子と共通に接続され
ている。また、ＮＭＯＳトランジスタ４１のドレイン端
子はゲート端子と接続され、抵抗４２を介して接地され
ている。すなわち、ＮＭＯＳトランジスタ４１，２７−
１，２７−２，４３によって良く知られたカレントミラ
ー回路が構成されている。したがって、抵抗４２とＮＭ
ＯＳトランジスタ４１で決定される基準となる定電流と
同一の定電流ＩＢがＮＭＯＳトランジスタ２７−１，２
７−２，４３を流れる。

【００６１】また、ＮＭＯＳトランジスタ４３のドレイ
ン端子はソース端子が接地されたＰＭＯＳトランジスタ
４４のドレイン端子とゲート端子に共通に接続されてい
る。さらに、ＰＭＯＳトランジスタ４４のゲート端子
は、ソース端子が接地された他のＰＭＯＳトランジスタ
４５のゲート端子に接続され、ＰＭＯＳトランジスタ４
４と４５とでやはりカレントミラー回路を構成してい
る。ＰＭＯＳトランジスタ４５のドレイン端子はＮＭＯ
Ｓトランジスタ４６のドレイン端子とゲート端子とに共
通に接続され、さらにバイアスライン３０に接続されて
ＮＭＯＳトランジスタ２８−１，２８−２のゲート端子
と共通に接続されている。ＮＭＯＳトランジスタ４６の
ソース端子はＮＭＯＳトランジスタ４７のドレイン端子
とゲート端子とに共通に接続され、ＮＭＯＳトランジス
タ４７のソース端子は定電圧源ＶＣに接続されている。
これにより、ＮＭＯＳトランジスタ４３を流れる定電流
と同一の定電流がＮＭＯＳトランジスタ４６，４７を流
れる構成となっている。

【００６２】このような構成により、ＮＭＯＳトランジ
スタ２７−１，２７−２が常に飽和領域で動作しＮＭＯ
Ｓトランジスタに２８−１，２８−２を介して列ライン
１３−１，１３−２に定電流ＩＢを流すようにバイアス
ライン２９，３０をバイアスすることができる。

【００６３】図３は、図２に示した第２の実施形態にお
いて、各画素部をＳＩＴの代わりにフォトダイオードお
よびトランジスタによって構成した第３の実施形態を示
す。図３の回路構成では、各画素部を、フォトダイオー
ド１０１−１１〜１０１−２２と、Ｎチャネル接合型電
界効果トランジスタ１０２−１１〜１０２−２２と、転
送用ＰＭＯＳトランジスタ１０３−１１〜１０３−２２
と、リセット用ＰＭＯＳトランジスタ１０４−１１〜１
０４−２２とによって構成している。

【００６４】フォトダイオード１０１−１１〜１０１−
２２は、光信号に応じた信号電荷を蓄積する働きをな
す。Ｎチャネル接合型電界効果トランジスタ１０２−１
１〜１０２−２２は、フォトダイオード１０１−１１〜
１０１−２２に蓄積された信号電荷を増幅しかつ出力す
る働きをなす。転送用ＰＭＯＳトランジスタ１０３−１
１〜１０３−２２は、フォトダイオード１０１−１１〜
１０１−２２に蓄積された信号電荷をＮチャネル接合型
電界効果トランジスタ１０２−１１〜１０２−２２のゲ
ート端子に転送する働きをなす。また、リセット用ＰＭ
ＯＳトランジスタ１０４−１１〜１０４−２２は、Ｎチ
ャネル接合型電界効果トランジスタ１０２−１１〜１０
２−２２のゲート端子の電荷をリセットするために使用
される。

【００６５】次に、図３の固体撮像装置の動作を図４を
参照して説明する。なお、図４に示される各信号のうち
垂直走査回路３１から信号線１０５−１，１０６−１，
１０７−１および１０５−２，１０６−２，１０７−２
を介して各画素に供給される信号φＴＧ１，φＲＧ１，
φＲＤ１およびφＴＧ２，φＲＧ２，φＲＤ２は図３の
回路において各画素を駆動するために使用される。その
他の信号は、図２の回路と同じ部分の信号を示してい
る。

【００６６】図３および図４に示されるように、この実
施形態の場合は信号出力と暗出力を出力する順序は前記
第２の実施形態の場合と逆になる。まず、水平帰線期間
の期間ｔ１において例えば信号線１０７−１の信号φＲ
Ｄ１がリセット電圧レベルＶＲＳとされ、かつ信号線１
０６−１の信号φＲＧ１が低レベルとされる。これによ
って、リセット用ＰＭＯＳトランジスタ１０４−１１，
１０４−１２がオンとなり、Ｎチャネル接合型電界効果
トランジスタ１０２−１１，１０２−１２のゲート端子
の電荷をリセットする。

【００６７】次に、期間ｔ２において、信号線１０７−
１の信号を読出し電圧ＶＲＤに上昇させ、Ｎチャネル接
合型電界効果トランジスタ１０２−１１，１０２−１２
のゲートのプリセットを行なう。

【００６８】そして、時間ｔ３において、信号線１０６
−１の信号φＲＧ１を低レベルから高レベルに上昇させ
てリセット用ＰＭＯＳトランジスタ１０４−１１，１０
４−１２をカットオフし、かつ信号線２１の信号φＴＤ
を低レベルから高レベルに上昇させてトランジスタ１５
−１，１５−２をオンとし、この場合信号線２６の信号
φＲＳＶは高レベルであるからトランジスタ２５−１，
２５−２もオンとなっている。したがって、容量１７−
１，１７−２（ＣＴＳ）の電荷をリセットする。

【００６９】次に、期間ｔ４において、信号線２６の信
号φＲＳＶを低レベルとし、トランジスタ２５−１，２
５−２をオフとすることにより、画素の暗出力を、ソー
スフォロワ動作により容量１７−１，１７−２に充電す
る。

【００７０】続いて、期間ｔ５に入り、信号線２１の信
号φＴＤが低レベル、信号線２０の信号φＴＳが高レベ
ルになり、容量１６−１，１６−２をリセットする。ま
た、この期間に信号線１０５−１が低レベルとなりフォ
トダイオード１０１−１１，１０１−１２に蓄積された
信号電荷を、転送用ＰＭＯＳトランジスタ１０３−１
１，１０３−１２を介してＮチャネル接合型電界効果ト
ランジスタ１０２−１１，１０２−１２のゲート端子に
転送する。

【００７１】そして、期間ｔ６に入り、信号線２６の信
号φＲＳＶが低レベルとなって、Ｎチャネル接合型電界
効果トランジスタ１０２−１１，１０２−１２からの信
号出力をソースフォロワ動作により容量１６−１，１６
−２に充電する。引続き、期間ｔ７に入り、信号線１０
５−１，１０６−１，１０７−１の各信号φＴＧ１，φ
ＲＧ１，φＲＤ１が共に低レベルとなり、転送用ＰＭＯ
Ｓトランジスタ１０３−１１，１０３−１２およびリセ
ット用ＰＭＯＳトランジスタ１０４−１１，１０４−１
２が共にオンとなって各フォトダイオード１０１−１
１，１０１−１２の電荷をリセットする。

【００７２】そして、水平走査期間に入り、水平走査回
路３２を走査して信号線３３−１および３３−２の信号
φＨ１およびφＨ２を順次高レベルとし、容量１６−
１，１６−２および１７−１，１７−２に蓄積された信
号出力電圧と暗出力電圧を各列ラインごとに同時に出力
する。各列ラインごとの信号出力電圧および暗出力電圧
はライン２２−１，２２−２を通り増幅器２３−１，２
３−２を介して各端子２４−１，２４−２から順次出力
される。そして、図示しない減算回路により信号出力電
圧から暗出力電圧を差し引くことにより、固定パターン
雑音が除去された映像信号を得ることができる。なお、
図３の装置では、各画素を光電変換、電荷転送、リセッ
ト、増幅のためにそれぞれ別個の素子を使用したから、
それぞれの機能を最適に行なうことができるよう各素子
を設計することができ、高性能の増幅型固体撮像素子が
実現できる。

【００７３】図５（ａ）は図３の固体撮像装置などに使
用可能な画素部のデバイス構造例を示す平面図であり、
図５（ｂ）は図５（ａ）のＸ１−Ｘ２線断面図であり、
図５（ｃ）は図５（ａ）のＹ１−Ｙ２線断面図である。
図５（ａ），（ｂ），（ｃ）に示すように画素部は、入
射光に応じた電荷を生成して蓄積する埋め込みフォトダ
イオード（ＰＤ）と、制御領域に受け取った電荷に応じ
た信号を出力する接合型電界効果トランジスタ（ＪＦＥ
Ｔ）と、埋め込みフォトダイオードＰＤによって生成・
蓄積された電荷をＪＦＥＴの制御領域へ転送するための
転送ゲートＴＧと、ＪＦＥＴの制御領域へ転送された電
荷を排出するためのリセットドレインＲＤと、前記リセ
ットドレインＲＤを制御するためのリセットゲートＲＧ
とから主に構成されている。埋め込みフォトダイオード
ＰＤは、図３の撮像装置の画素部における、フォトダイ
オード１０１−１１〜１０１−２２に対応し、接合型電
界効果トランジスタ（ＪＦＥＴ）は図３の電界効果トラ
ンジスタ１０２−１１〜１０２−２２に対応する。

【００７４】転送ゲートＴＧは、埋め込みフォトダイオ
ードＰＤのＰ領域とＪＦＥＴのＰ型ゲート領域とともに
チャネルＭＯＳトランジスタを構成しており、このＰチ
ャネルＭＯＳトランジスタは図３の転送用トランジスタ
１０３−１１〜１０３−２２に対応する。また、リセッ
トゲートＲＧもリセットドレインＲＤのＰ領域とＪＦＥ
ＴのＰ型ゲート領域とともにＰチャネルＭＯＳトランジ
スタを構成している。このＰチャネルＭＯＳトランジス
タは図３のリセット用トランジスタ１０４−１１〜１０
４−２２に対応する。

【００７５】埋め込みフォトダイオードＰＤは、Ｎ型シ
リコン層（Ｎ＋）表面からＰ型シリコン基板（Ｐ−Ｓｕ
ｂ）にむかって、ＮＰＮＰの縦型オーバーフロー構造の
埋め込みフォトダイオード（ＮＰＮによって埋め込みフ
ォトダイオードが構成され、ＰＮＰによってオーバーフ
ロー構造が構成される）を形成している。

【００７６】したがって、溢れ出るキャリアを吸収する
オーバーフロー構造によってブルーミング、スミア等の
にじみの現象を抑制することができるとともに、埋め込
みフォトダイオードによってＰＮ接合部に生じる空乏層
が表面に達しないため、暗電流が抑制され、また電荷が
転送された後にフォトダイオードＰＤに電荷が残らない
ため、残像、リセットノイズを押さえた理想的な特性を
得ることができる。

【００７７】ＪＦＥＴは、Ｎ＋型ソース領域およびＮ＋
型ドレイン領域と、Ｐ型ゲート領域（Ｐゲート）、Ｎ型
チャネル領域（Ｎチャネル）より構成されている。Ｐ型
ゲート領域（Ｐゲート）は、Ｎ型チャネル領域（Ｎチャ
ネル）の上下に形成し、チャネルの形成されていない部
分で両者（上下に形成されたＰ型ゲート領域（Ｐゲー
ト））を電気的に導通させるとともに、このＰ型ゲート
領域（Ｐゲート）とＰ型シリコン基板（Ｐ−Ｓｕｂ）を
Ｎウエル（Ｎ−Ｗｅｌｌ）によって電気的に分離してい
る。

【００７８】この結果、光電変換素子自身の特性に与え
る基板電圧の影響（基板バイアス効果）を大幅に低減
し、各画素の感度向上および感度のはらつき（たとえ
ば、固定パターンノイズ）を抑制することに大きな効果
がある。

【００７９】リセットゲートＲＧとリセットドレインＲ
Ｄは、リセットゲートＲＧにパルス電圧を加えることに
よって、ＪＦＥＴの制御領域（Ｐゲート）をリセットド
レインＲＤの電位に初期化する。したがって、従来の光
電変換素子のように、初期化動作時にＪＦＥＴが動作
（オン）することがなくなるため、これらの素子を多数
配列して固体撮像装置を構成した場合でも、大電流が流
れてトランジスタのバイアス点（動作点）が大きく変動
し、ＪＦＥＴの増幅率が異なることによって生じていた
光電変換素子毎の出力のばらつきが生じることがなくな
る。この結果、消費電流が大きくなることがなくなる。

【００８０】なお、上記の各実施形態では説明を簡単に
するために、２行２列の２次元画素構成のものを示した
が、本発明は任意の画素構成の固体撮像装置に適用可能
なことは言うまでもない。また、画素部の増幅素子をＳ
ＩＴもしくは接合型電界効果トランジスタとしたが、本
発明は画素部の増幅素子がＣＭＤやＭＯＳトランジス
タ、あるいはバイポーラトランジスタであってもよく、
ゲートやベースなどの制御電極に蓄積もしくは転送され
た信号電荷に応じた信号電圧および暗出力電圧を、ソー
スフォロワ動作もしくはエミッタフォロワ動作などの電
圧フォロワ動作により列ラインに出力する構成であれば
問題なく適用可能である。

【００８１】さらに、定電流回路に用いるトランジスタ
をＭＯＳトランジスタとしたが、これらのトランジスタ
はバイポーラトランジスタを用いても良いことは明かで
ある。

【００８２】

【発明の効果】以上のように、本発明によれば、列方向
に配列した各画素の出力端子を共通に接続した各列ライ
ンごとに設ける定電流回路を、定電流を発生する第１の
トランジスタと電流バッファとして動作する第２のトラ
ンジスタを直列に接続して構成したから、特定の画素が
接続された列ラインの電位変動により他の列ラインの定
電流、したがって電位が変動することがなくなる。この
ため、画面内に明るい部分があっても、その部分に続き
黒の横引き雑音が発生することはない。

【００８３】また、本発明による構成では、定電流を発
生する第１のトランジスタは常に同一のドレイン−ソー
ス間電圧で動作するので、定電流の列ライン間のばらつ
きや、列ラインの電位変動による定電流の変動を抑えら
れるという付加的な効果もある。

【００８４】さらに、本発明に係わる増幅型光電変換手
段において、縦型オーバーフロー構造の埋め込みフォト
ダイオードを用いた場合には、光電変換の感度が向上し
Ｓ／Ｎ比が向上する。また、暗電流が低減され、したが
って雑音が少なくなり、この点からもＳ／Ｎ比の向上が
図られる。また、フォトダイオードＰＤからＪＦＥＴの
ゲートに電荷が完全に転送され、残像がなくなる。さら
に、いわゆるから読みが不要となり、装置の省電力化を
図ることができる。

【００８５】さらに、上記構造において、接合型電界効
果トランジスタを使用した場合には、ゲート容量が低減
され感度が向上し、また基板バイアス効果が低減されて
ゲインが向上する。その結果Ｓ／Ｎ比が向上する。さら
に、上記構造では、リセットゲートならびにリセットド
レインとを備えて構成されているため、装置の駆動が容
易でありかつ省電力化を図ることもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる固体撮像装置
の概略の構成を示すブロック回路図である。

【図２】本発明の第２の実施形態に係わる固体撮像装置
の概略の構成を示すブロック回路図である。

【図３】本発明の第３の実施形態に係わる固体撮像装置
の概略の構成を示すブロック回路図である。

【図４】図３の固体撮像装置の動作を説明するためのタ
イミングチャートである。

【図５】図３の固体撮像装置の画素部に使用可能なデバ
イス構造の例を示し、（ａ）は平面図、（ｂ）は（ａ）
のＸ１−Ｘ２線断面図、（ｃ）は（ａ）のＹ１−Ｙ２線
断面図である。

【図６】従来の固体撮像装置の例を示すブロック回路図
である。

【図７】図６に示す従来の固体撮像装置の動作を説明す
るためのタイミングチャートである。

【符号の説明】

１１−１１，１１−１２，１１−２１，１１−２２ Ｓ
ＩＴ １２−１，１２−２ 行ライン １３−１，１３−２ 列ライン １４−１，１４−２，１５−１，１５−２ スイッチ用
ＮＭＯＳトランジスタ １６−１，１６−２，１７−１，１７−２ 容量 １８−１，１８−２，１９−１，１９−２ スイッチ用
ＮＭＯＳトランジスタ ２０，２１，２６ 信号線 ２２−１，２２−２ 水平出力ライン ２３−１，２３−２ 出力アンプ ２４−１，２４−２ 出力端子 ２５−１，２５−２ リセット用ＮＭＯＳトランジスタ ２７−１，２７−２，２８−１，２８−２ 定電流回路
用ＮＭＯＳトランジスタ ２９，３０ バイアスライン ３１ 垂直走査回路 ３２ 水平走査回路 ４０ バイアス回路 １０１−１１，１０１−１２，１０１−２１，１０１−
２２ フォトダイオード １０２−１１，１０２−１２，１０２−２１，１０２−
２２ Ｎチャネル接合型電界効果トランジスタ １０３−１１，１０３−１２，１０３−２１，１０３−
２２ 転送用ＰＭＯＳトランジスタ １０４−１１，１０４−１２，１０４−２１，１０４−
２２ リセット用ＰＭＯＳトランジスタ ＰＤ フォトダイオード ＪＦＥＴ 接合型電界効果トランジスタ ＴＧ 転送ゲート ＲＧ リセットゲート ＲＤ リセットドレイン ＭＯＳ ＭＯＳ型電界効果トランジスタ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 行および列方向に２次元状に配置され各
   々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
   変換手段からなる複数の画素と、列方向に配列された各
   画素の出力端子を共通に接続した各列ライン毎に設けら
   れた定電流回路と、前記画素を選択駆動する水平及び垂
   直各走査回路とを有する固体撮像装置において、 前記定電流回路の各々は列ラインに直列に接続された第
   １および第２のトランジスタを具備し、前記第１のトラ
   ンジスタは定電流素子として動作し、前記第１のトラン
   ジスタで生成された定電流は前記第２のトランジスタを
   介して列ラインを流れることを特徴とする固体撮像装
   置。
2. 【請求項２】 前記増幅型光電変換手段は、光信号に応
   じた信号電荷を蓄積する光電変換手段と、該光電変換手
   段に蓄積された信号電荷を増幅する増幅手段と、前記光
   電変換手段に蓄積された信号電荷を該増幅手段の制御電
   極に転送する転送手段と、前記増幅手段の制御電極の電
   荷をリセットするリセット手段とを具備することを特徴
   とする請求項１に記載の固体撮像装置。
3. 【請求項３】 前記増幅型光電変換手段は、光信号に応
   じた信号電荷を蓄積する縦型オーバーフロー構造の埋め
   込みフォトダイオードと、該埋め込みフォトダイオード
   に蓄積された信号電荷を増幅する接合型電界効果トラン
   ジスタと、前記埋め込みフォトダイオードに蓄積された
   信号電荷を該接合型電界効果トランジスタのゲート電極
   に転送する転送ゲートと、前記接合型電界効果トランジ
   スタのゲート電極の電荷をリセットドレインに排出する
   リセットゲートとを具備することを特徴とする請求項１
   に記載の固体撮像装置。
4. 【請求項４】 前記増幅型光電変換手段は光電変換され
   た電荷を蓄積し増幅して読み出すことができるＳＩＴで
   あることを特徴とする請求項１に記載の固体撮像装置。
5. 【請求項５】 前記各定電流回路の第１のトランジスタ
   の制御電極は第１のバイアスラインにそれぞれ共通に接
   続され、前記第２のトランジスタの制御電極は第２のバ
   イアスラインにそれぞれ共通に接続されるとともに、前
   記第１のトランジスタを定電流素子として動作させるた
   めに第１のバイアスラインにバイアス電圧を供給し、第
   １のトランジスタで発生された定電流が第２のトランジ
   スタを介して各列ラインを流れるよう第２のバイアスラ
   インにバイアス電圧を供給するバイアス回路を具備する
   ことを特徴とする請求項１〜４のいずれか１項に記載の
   固体撮像装置。
6. 【請求項６】 前記増幅型光電変換手段の蓄積電荷をリ
   セットした直後の暗出力、及び前記光電変換手段に蓄積
   された信号電荷に応じた信号出力は、前記増幅型光電変
   換手段における電圧フォロワ動作により、列方向に配列
   された各画素の出力端子を共通に接続した各列ラインに
   出力されることを特徴とする請求項１〜４のいずれか１
   項に記載の固体撮像装置。
7. 【請求項７】 行および列方向に２次元状に配置され各
   々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
   変換手段からなる複数の画素と、 各々各行方向に配置された画素がそれぞれ共通に接続さ
   れた複数の行ラインと、 各々各列方向に配置された画素の出力がそれぞれ共通に
   接続された複数の列ラインと、 前記複数の行ラインに接続され、各行ラインを順次選択
   する垂直走査回路と、 前記複数の列ラインに接続され、各列ラインを順次選択
   する水平走査回路と、 各々１つの列ラインに直列接続された第１および第２の
   トランジスタを備え、行方向に配列された第１のトラン
   ジスタの制御電極は第１のバイアスラインに接続され、
   行方向に配列された第２のトランジスタの制御電極は第
   ２のバイアスラインに接続された複数の定電流回路と、 前記第１のトランジスタを定電流素子として動作させる
   ために第１のバイアスラインにバイアス電圧を供給し、
   第１のトランジスタで発生された定電流が第２のトラン
   ジスタを介して各列ラインを流れるよう第２のバイアス
   ラインにバイアス電圧を供給するバイアス回路と、 を具備することを特徴とする固体撮像装置。
8. 【請求項８】 前記増幅型光電変換手段は、光信号に応
   じた信号電荷を蓄積する光電変換手段と、該光電変換手
   段に蓄積された信号電荷を増幅する増幅手段と、前記光
   電変換手段に蓄積された信号電荷を該増幅手段の制御電
   極に転送する転送手段と、前記増幅手段の制御電極の電
   荷をリセットするリセット手段とを具備することを特徴
   とする請求項７に記載の固体撮像装置。
9. 【請求項９】 前記増幅型光電変換手段は、光信号に応
   じた信号電荷を蓄積する縦型オーバーフロー構造の埋め
   込みフォトダイオードと、該埋め込みフォトダイオード
   に蓄積された信号電荷を増幅する接合型電界効果トラン
   ジスタと、前記埋め込みフォトダイオードに蓄積された
   信号電荷を該接合型電界効果トランジスタのゲート電極
   に転送する転送ゲートと、前記接合型電界効果トランジ
   スタのゲート電極の電荷をリセットドレインに排出する
   リセットゲートとを具備することを特徴とする請求項７
   に記載の固体撮像装置。
10. 【請求項１０】 前記増幅型光電変換手段は光電変換さ
    れた電荷を蓄積し増幅して読み出すことができるＳＩＴ
    であることを特徴とする請求項７に記載の固体撮像装
    置。
11. 【請求項１１】 前記バイアス回路は、 所定の基準電流を生成し、この基準電流を前記第１のト
    ランジスタに反映させて列ラインに所定のバイアス電流
    を流すための第１のカレントミラー回路と、 前記所定の基準電流を反映させて第２の基準電流を生成
    し、この第２の基準電流にもとづき第２のトランジスタ
    に所定のバイアス電圧を供給する第２のカレントミラー
    回路と、 を具備することを特徴とする請求項７〜１０のいずれか
    １項に記載の固体撮像装置。