JPS623345A - 割込方式 - Google Patents
割込方式Info
- Publication number
- JPS623345A JPS623345A JP61144653A JP14465386A JPS623345A JP S623345 A JPS623345 A JP S623345A JP 61144653 A JP61144653 A JP 61144653A JP 14465386 A JP14465386 A JP 14465386A JP S623345 A JPS623345 A JP S623345A
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- JP
- Japan
- Prior art keywords
- interruption
- generation
- line
- overflow
- instruction
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野］
本発明は１つあるいは複数のオペランドに対して演算を
行なった際、その結果に基いてコンピュータ・システム
内の命令の実行に対して割込をかけることができる割込
方式に関する。
行なった際、その結果に基いてコンピュータ・システム
内の命令の実行に対して割込をかけることができる割込
方式に関する。
（発明の技術的背景及びその問題点〕
割込ということばはトラップ、チェック、フォルトある
いはインタラブドといったものを取扱う基本的な機構に
ついてス論するのに用いられる。
いはインタラブドといったものを取扱う基本的な機構に
ついてス論するのに用いられる。
トラップに林２つの可能性がある。一方は、今の命令に
よって要求されている機能あるいは動作が遂行で′！！
ないかあるいはしてはいけないという場合に起るもので
ある。他方は今の命令の実行前あるいは実行後にシステ
ムが介在することがユーザから求められている場合であ
る。最初の場合の例としては、たとえば算術演算命令が
オーバフローを起したり、また目的とされた機能に対し
ては不充分な特権レベルで命令が実行されたということ
があげられる。
よって要求されている機能あるいは動作が遂行で′！！
ないかあるいはしてはいけないという場合に起るもので
ある。他方は今の命令の実行前あるいは実行後にシステ
ムが介在することがユーザから求められている場合であ
る。最初の場合の例としては、たとえば算術演算命令が
オーバフローを起したり、また目的とされた機能に対し
ては不充分な特権レベルで命令が実行されたということ
があげられる。
通常、算術演算でオーバフローが起った場合には、この
オーバフローは無視されるか、あるいはデータ・トラッ
プを用いることにより「捕捉」される。オーバフローが
無視される場合は、無意味なデータが演算結果として得
られ、これが以降のルーチンの実行にそのまま用いられ
てしまうかもしれない。通常、ＰＳＷ（プログラム状態
語）にはオーバフロー制御を指示するためのビットが設
けられている。これを用いることにより、オーバフロー
したら必ずトラップを起すという全域的な指示が与えら
れる。これはシステム設計やユーザ・アプリケーション
を複雑にする。更に、データ・オーバフローによるトラ
ップを、ある場合には許し、別の場合には禁止するとい
う選択的制御を行なうには、ｐｓｗ内のオーバフロー制
御を司るビットを変更するという手法によらない限りは
不可能である。
オーバフローは無視されるか、あるいはデータ・トラッ
プを用いることにより「捕捉」される。オーバフローが
無視される場合は、無意味なデータが演算結果として得
られ、これが以降のルーチンの実行にそのまま用いられ
てしまうかもしれない。通常、ＰＳＷ（プログラム状態
語）にはオーバフロー制御を指示するためのビットが設
けられている。これを用いることにより、オーバフロー
したら必ずトラップを起すという全域的な指示が与えら
れる。これはシステム設計やユーザ・アプリケーション
を複雑にする。更に、データ・オーバフローによるトラ
ップを、ある場合には許し、別の場合には禁止するとい
う選択的制御を行なうには、ｐｓｗ内のオーバフロー制
御を司るビットを変更するという手法によらない限りは
不可能である。
本発明は上述した従来技術の欠点を解消し、オーバフロ
ー等の演算の結果に基く割込を柔軟に制御できるように
することを目的とする。
ー等の演算の結果に基く割込を柔軟に制御できるように
することを目的とする。
本発明の一雄側によれば、データあるいはオーバフロー
に基く割込の選択的発生が行なえる。特定の算術演算に
ついての割込Ｍ御はその演算命令中の７ビツト・フィー
ルドによって決められる。
に基く割込の選択的発生が行なえる。特定の算術演算に
ついての割込Ｍ御はその演算命令中の７ビツト・フィー
ルドによって決められる。
これにより、全域的なオーバフロー制御モードをなくす
ことができる。
ことができる。
第１図を参照すれば、本発明の一実施例を用いて構成さ
れる回路はＡＬＵ （算術論理ユニット）３、ＡＮＤゲ
ート５および命令記憶用のレジスタｌを含んでいる。Ａ
ＬＵ３はライン１２．１４からそれぞれ第１および第２
オペランドを受取り、またライン４上のａｍ信号に応答
して求められた動作を行なう。ライン４上の制御信号は
レジスタｌにストアされている命令またはｏｐコード・
ワードから導出される。求められている動作とはたとえ
ば加算、シフト後加重（乗算ルーチン用命令）演算等で
ある。もしレジスタｌ中にストアされているｏｐコード
の実行の結果オーバフローが発生したならば、ＡＬＵ３
は論理信号をライン８上にＡＮＤゲートに向けて与える
。ライン６上にはオーバフローが発生した場合にトラッ
プを起すべきか否かを定める別の論理信号がある。後者
の論理信号はＡＮＤゲート５のもうひとつの入力となる
。
れる回路はＡＬＵ （算術論理ユニット）３、ＡＮＤゲ
ート５および命令記憶用のレジスタｌを含んでいる。Ａ
ＬＵ３はライン１２．１４からそれぞれ第１および第２
オペランドを受取り、またライン４上のａｍ信号に応答
して求められた動作を行なう。ライン４上の制御信号は
レジスタｌにストアされている命令またはｏｐコード・
ワードから導出される。求められている動作とはたとえ
ば加算、シフト後加重（乗算ルーチン用命令）演算等で
ある。もしレジスタｌ中にストアされているｏｐコード
の実行の結果オーバフローが発生したならば、ＡＬＵ３
は論理信号をライン８上にＡＮＤゲートに向けて与える
。ライン６上にはオーバフローが発生した場合にトラッ
プを起すべきか否かを定める別の論理信号がある。後者
の論理信号はＡＮＤゲート５のもうひとつの入力となる
。
ＡＮＤゲート５の入力であるこれら２つの論理信号がい
ずれも論理ｌとなった場合は、論理ｌがラインｌＯに出
力される。ライン６上の論理信号はレジスタｌのセルフ
中にストアされているｏｐコード・ワードの１つあるい
はいくつがのビットから導出される。
ずれも論理ｌとなった場合は、論理ｌがラインｌＯに出
力される。ライン６上の論理信号はレジスタｌのセルフ
中にストアされているｏｐコード・ワードの１つあるい
はいくつがのビットから導出される。
第２図を参照すれば、ある主ｏｐコードを有する命令の
フォーマットが示されている。フィールド２９はこのコ
ンピュータによってなされるひとつの動作クラスを定め
る６ビツト長の主ｏｐコード・フィールドである。たと
えばこの主ｏｐコード・フィールド２９に入っている１
６進数０２は３レジスタ算術論理演算命令を定義してい
る。すなわちこのひとつの主ｏｐコードは、２つの汎用
レジスタ（図示せず）にストアされている２つのオペラ
ンド間で算術論理演算を行ない、（条件次第で〕その演
算の結果データ、Ｏ，ｌ、発生した条件あるいは第１オ
ペランドを第３の汎用レジスタ（図示せず）に入れるこ
とを定義している。フィールド２７．２５．２１にはそ
れぞれオペランドを保持している汎用レジスタおよび結
果がストアされる汎用レジスタのアドレスが入っている
。
フォーマットが示されている。フィールド２９はこのコ
ンピュータによってなされるひとつの動作クラスを定め
る６ビツト長の主ｏｐコード・フィールドである。たと
えばこの主ｏｐコード・フィールド２９に入っている１
６進数０２は３レジスタ算術論理演算命令を定義してい
る。すなわちこのひとつの主ｏｐコードは、２つの汎用
レジスタ（図示せず）にストアされている２つのオペラ
ンド間で算術論理演算を行ない、（条件次第で〕その演
算の結果データ、Ｏ，ｌ、発生した条件あるいは第１オ
ペランドを第３の汎用レジスタ（図示せず）に入れるこ
とを定義している。フィールド２７．２５．２１にはそ
れぞれオペランドを保持している汎用レジスタおよび結
果がストアされる汎用レジスタのアドレスが入っている
。
フィールド３１（３ビツト）と３３（１ビツト）は、こ
の結果がテストされるべき条件を定めている。この条件
は８通りの算術条件およびこれらの否定のいずれであっ
てもよい。ｏｐコード拡張フィールド２３は、実行され
るべき算術論理演算、たとえば加算、減算、シフト等、
を定義する７ビツト長のフィールドである。このｏｐコ
ード拡張フィールド２３には更に、オーバフロー等が発
生した場合にトラップを起すか否かを定めるひとつある
いは複数のビットが設けられている。
の結果がテストされるべき条件を定めている。この条件
は８通りの算術条件およびこれらの否定のいずれであっ
てもよい。ｏｐコード拡張フィールド２３は、実行され
るべき算術論理演算、たとえば加算、減算、シフト等、
を定義する７ビツト長のフィールドである。このｏｐコ
ード拡張フィールド２３には更に、オーバフロー等が発
生した場合にトラップを起すか否かを定めるひとつある
いは複数のビットが設けられている。
以上説明したように、本発明によればオーバフロー等の
演算結果の状態に基いて割込を起すか否かを命令毎に制
御できるので、必要な場合だけ演算結果のチェックを行
なうという処理が、オーバヘッドをともなわずに可能に
なる等の効果がある。
演算結果の状態に基いて割込を起すか否かを命令毎に制
御できるので、必要な場合だけ演算結果のチェックを行
なうという処理が、オーバヘッドをともなわずに可能に
なる等の効果がある。
第１図は本発明の一実施例を用いて構成される回路、第
２図は本発明の一実施例によって与えろれる命令のフォ
ーマットを示す図である。 ｌ：レジスタ、 ３：ＡＬＵ。 ５：ＡＮＤゲート。
２図は本発明の一実施例によって与えろれる命令のフォ
ーマットを示す図である。 ｌ：レジスタ、 ３：ＡＬＵ。 ５：ＡＮＤゲート。
Claims (1)
- 【特許請求の範囲】 現在実行中の命令の少なくとも一部の情報を保持するレ
ジスタと、 前記現在実行中の命令に基いて演算を行なう手段と、 前記レジスタの内容により割込が許されている場合、前
記演算結果に基いて選択的に割込を発生する 割込方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,626 US4649478A (en) | 1985-06-28 | 1985-06-28 | Operation code selected overflow interrupts |
| US750626 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623345A true JPS623345A (ja) | 1987-01-09 |
| JP2557629B2 JP2557629B2 (ja) | 1996-11-27 |
Family
ID=25018612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144653A Expired - Lifetime JP2557629B2 (ja) | 1985-06-28 | 1986-06-20 | 割込方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4649478A (ja) |
| EP (1) | EP0206346B1 (ja) |
| JP (1) | JP2557629B2 (ja) |
| CA (1) | CA1247744A (ja) |
| DE (1) | DE3680959D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327567A (en) * | 1989-11-16 | 1994-07-05 | Texas Instruments Incorporated | Method and system for returning emulated results from a trap handler |
| JPH05282133A (ja) * | 1992-04-01 | 1993-10-29 | Mitsubishi Electric Corp | 演算方式 |
| US6816962B2 (en) * | 2002-02-25 | 2004-11-09 | International Business Machines Corporation | Re-encoding illegal OP codes into a single illegal OP code to accommodate the extra bits associated with pre-decoded instructions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922831A (ja) * | 1972-06-21 | 1974-02-28 | ||
| JPS6027070A (ja) * | 1983-07-25 | 1985-02-12 | Toshiba Corp | ベクトル処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4312034A (en) * | 1979-05-21 | 1982-01-19 | Motorola, Inc. | ALU and Condition code control unit for data processor |
| US4346437A (en) * | 1979-08-31 | 1982-08-24 | Bell Telephone Laboratories, Incorporated | Microcomputer using a double opcode instruction |
| JPS56129950A (en) * | 1980-03-07 | 1981-10-12 | Hitachi Ltd | Information processor |
| US4366548A (en) * | 1981-01-02 | 1982-12-28 | Sperry Corporation | Adder for exponent arithmetic |
| US4498136A (en) * | 1982-12-15 | 1985-02-05 | Ibm Corporation | Interrupt processor |
-
1985
- 1985-06-28 US US06/750,626 patent/US4649478A/en not_active Expired - Lifetime
-
1986
- 1986-06-19 CA CA000511959A patent/CA1247744A/en not_active Expired
- 1986-06-20 JP JP61144653A patent/JP2557629B2/ja not_active Expired - Lifetime
- 1986-06-27 DE DE8686108757T patent/DE3680959D1/de not_active Expired - Lifetime
- 1986-06-27 EP EP86108757A patent/EP0206346B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922831A (ja) * | 1972-06-21 | 1974-02-28 | ||
| JPS6027070A (ja) * | 1983-07-25 | 1985-02-12 | Toshiba Corp | ベクトル処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557629B2 (ja) | 1996-11-27 |
| DE3680959D1 (de) | 1991-09-26 |
| EP0206346A1 (en) | 1986-12-30 |
| CA1247744A (en) | 1988-12-28 |
| EP0206346B1 (en) | 1991-08-21 |
| US4649478A (en) | 1987-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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