JPH08305634A - 情報処理方法及び装置 - Google Patents
情報処理方法及び装置Info
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- JPH08305634A JPH08305634A JP8155195A JP15519596A JPH08305634A JP H08305634 A JPH08305634 A JP H08305634A JP 8155195 A JP8155195 A JP 8155195A JP 15519596 A JP15519596 A JP 15519596A JP H08305634 A JPH08305634 A JP H08305634A
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- rom
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Abstract
(57)【要約】
【目的】 記憶装置を備えた情報処理装置において、シ
ステム立ち上げのためのプログラムや基本入出力プログ
ラム等が記憶されているＲＯＭをキャッシュメモリへの
コピー対象とし、ＲＯＭ上のデータ等へのアクセスの高
速化を図る。 【構成】 キャッシュメモリと、主メモリと、少なくと
も基本入出力プログラムを記憶したＲＯＭとを有する情
報処理装置であって、前記ＲＯＭの少なくとも一部に記
憶された情報の写しを前記キャッシュメモリに記憶する
手段と、前記キャッシュメモリに格納した前記ＲＯＭか
らの情報に対し、更新アクセスが試みられた際、当該情
報の更新を禁止する手段とを備えた。 【効果】 システム立ち上げのためのプログラムや基本
入出力プログラム等が記憶されているＲＯＭをキャッシ
ュメモリへのコピー対象とし、ＲＯＭ上のデータ等への
アクセスの高速化を達成できる。
ステム立ち上げのためのプログラムや基本入出力プログ
ラム等が記憶されているＲＯＭをキャッシュメモリへの
コピー対象とし、ＲＯＭ上のデータ等へのアクセスの高
速化を図る。 【構成】 キャッシュメモリと、主メモリと、少なくと
も基本入出力プログラムを記憶したＲＯＭとを有する情
報処理装置であって、前記ＲＯＭの少なくとも一部に記
憶された情報の写しを前記キャッシュメモリに記憶する
手段と、前記キャッシュメモリに格納した前記ＲＯＭか
らの情報に対し、更新アクセスが試みられた際、当該情
報の更新を禁止する手段とを備えた。 【効果】 システム立ち上げのためのプログラムや基本
入出力プログラム等が記憶されているＲＯＭをキャッシ
ュメモリへのコピー対象とし、ＲＯＭ上のデータ等への
アクセスの高速化を達成できる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置における記
憶装置に係り、特に、ＲＯＭとキャッシュメモリを備え
た場合に好適な、キャッシュメモリ制御方式に関する。
憶装置に係り、特に、ＲＯＭとキャッシュメモリを備え
た場合に好適な、キャッシュメモリ制御方式に関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）から低速大容量
の主メモリへのデータアクセスを見かけ上高速化する手
段として、高速小容量のキャッシュメモリを用いる方法
がある。この方法では、ＣＰＵのメモリアクセスは、ま
ず主記憶装置のデータの一部がコピーされているキャッ
シュメモリに対して行い、求めるデータがキャッシュメ
モリに存在しなかった場合にのみ主メモリに対するアク
セスを行う。通常のプログラムにおいては、データアク
セスに局所性があるので、主メモリ上の適当なデータを
キャッシュメモリにコピーしておけば、ＣＰＵからのデ
ータアクセスのほとんど高速なキャッシュメモリへのア
クセスだけで済ませることができる。
の主メモリへのデータアクセスを見かけ上高速化する手
段として、高速小容量のキャッシュメモリを用いる方法
がある。この方法では、ＣＰＵのメモリアクセスは、ま
ず主記憶装置のデータの一部がコピーされているキャッ
シュメモリに対して行い、求めるデータがキャッシュメ
モリに存在しなかった場合にのみ主メモリに対するアク
セスを行う。通常のプログラムにおいては、データアク
セスに局所性があるので、主メモリ上の適当なデータを
キャッシュメモリにコピーしておけば、ＣＰＵからのデ
ータアクセスのほとんど高速なキャッシュメモリへのア
クセスだけで済ませることができる。
【０００３】キャッシュメモリの一方式であるダイレク
トマップ方式（コングルエント方式ともいう）の構成の
一例を図２に示す。
トマップ方式（コングルエント方式ともいう）の構成の
一例を図２に示す。
【０００４】キャッシュメモリ１７は、主メモリ４のデ
ータのコピーが記憶されているＢＳ（バッファ記憶装
置、Ｂuffer Ｓtorage）３と、ＢＳ３のデータが主メモ
リ４のどのアドレスのデータかを示す情報であるアドレ
スタグが記憶されているＡＡ（アドレス・アレス・Ａdd
ress Ａrray）２の２つから構成されている。ＡＡ２お
よびＢＳ３は、ＣＰＵ１の出力するアドレス９のうち、
下位ビット部１０によりアドレッシングされる。一方、
残りの上位ビット部１１は、アドレスタグ１２としてＡ
Ａ２に記憶する。ＣＰＵ１のメモリアクセス時に、アド
レス上位ビット部１１とＡＡ２から読出したアドレスタ
グ１２をコンパレータ５によって比較する。前記比較の
結果が一致した場合をヒット、一致しなかった場合をミ
スヒットと呼び、この情報はヒット情報１３としてコン
パレータ５から出力される。
ータのコピーが記憶されているＢＳ（バッファ記憶装
置、Ｂuffer Ｓtorage）３と、ＢＳ３のデータが主メモ
リ４のどのアドレスのデータかを示す情報であるアドレ
スタグが記憶されているＡＡ（アドレス・アレス・Ａdd
ress Ａrray）２の２つから構成されている。ＡＡ２お
よびＢＳ３は、ＣＰＵ１の出力するアドレス９のうち、
下位ビット部１０によりアドレッシングされる。一方、
残りの上位ビット部１１は、アドレスタグ１２としてＡ
Ａ２に記憶する。ＣＰＵ１のメモリアクセス時に、アド
レス上位ビット部１１とＡＡ２から読出したアドレスタ
グ１２をコンパレータ５によって比較する。前記比較の
結果が一致した場合をヒット、一致しなかった場合をミ
スヒットと呼び、この情報はヒット情報１３としてコン
パレータ５から出力される。
【０００５】メモリリード時にヒットした場合（以後リ
ードヒットと呼ぶ）、ヒット情報１３によってデータセ
レクタ７はＢＳデータ１４を選択し、データバス１６を
通してＣＰＵ１にデータを送る。メモリリード時にミス
ヒットした場合（以後リードミスヒットと呼ぶ）、ヒッ
ト情報１３によってデータセレクタ７は主メモリデータ
１５を選択し、データバス１６を通してＣＰＵ１にデー
タを送る。さらに、リードミスヒット時には主メモリデ
ータ１５を、データバッファ８を通してＢＳ３にコピー
するとともに、アドレスの上位ビット部１１をアドレス
バッファ６を通してＡＡ２に書き込む。
ードヒットと呼ぶ）、ヒット情報１３によってデータセ
レクタ７はＢＳデータ１４を選択し、データバス１６を
通してＣＰＵ１にデータを送る。メモリリード時にミス
ヒットした場合（以後リードミスヒットと呼ぶ）、ヒッ
ト情報１３によってデータセレクタ７は主メモリデータ
１５を選択し、データバス１６を通してＣＰＵ１にデー
タを送る。さらに、リードミスヒット時には主メモリデ
ータ１５を、データバッファ８を通してＢＳ３にコピー
するとともに、アドレスの上位ビット部１１をアドレス
バッファ６を通してＡＡ２に書き込む。
【０００６】一方、メモリライト時にはＢＳ３の内容と
主メモリ４の内容の一致を保つために以下に示す動作を
行う。メモリライト時にヒットした場合（以後ライトヒ
ットと呼ぶ）、ＢＳ３と主メモリ４の両方の内容を更新
する。メモリライト時にミスヒットした場合（以後ライ
トミスヒットと呼ぶ）は主メモリ４だけを更新する。
主メモリ４の内容の一致を保つために以下に示す動作を
行う。メモリライト時にヒットした場合（以後ライトヒ
ットと呼ぶ）、ＢＳ３と主メモリ４の両方の内容を更新
する。メモリライト時にミスヒットした場合（以後ライ
トミスヒットと呼ぶ）は主メモリ４だけを更新する。
【０００７】なお、このようなキャッシュメモリを用い
た情報処理装置の方式としては情報処理学会誌Ｖｏｌ．
２１，Ｎｏ．４（Ａｐｒ．１９８０）ＰＰ３３２−３４
０「キャッシュ記憶」において論じられている。
た情報処理装置の方式としては情報処理学会誌Ｖｏｌ．
２１，Ｎｏ．４（Ａｐｒ．１９８０）ＰＰ３３２−３４
０「キャッシュ記憶」において論じられている。
【０００８】ＣＰＵ１のメモリ空間には、キャッシュメ
モリへのコピー対象である主メモリの他に、ＲＯＭ（Ｒ
ead Ｏnly Ｍemoly）やＩ／Ｏ（Ｉnput／Ｏutput）デバ
イス等がマッピングされるのが普通である。コピー対象
外のデバイスに対するＣＰＵ１のアクセスにおいては、
キャッシュメモリをバイパスし、直接これらのデバイス
をアクセスする。例えば、米国インテル社のキャッシュ
コントローラ８２３８５では、ＮＣＡ（Ｎon−Ｃacheab
el Ａccess)という入力端子が設けられており、これに
よりキャッシュメモリをバイパスできるようになってい
る。前記キャッシュコントローラについては、米国イン
テル社発行の８２３８５データシート２９０１４３−０
０１，ｐｐ１７に詳しく述べられている。
モリへのコピー対象である主メモリの他に、ＲＯＭ（Ｒ
ead Ｏnly Ｍemoly）やＩ／Ｏ（Ｉnput／Ｏutput）デバ
イス等がマッピングされるのが普通である。コピー対象
外のデバイスに対するＣＰＵ１のアクセスにおいては、
キャッシュメモリをバイパスし、直接これらのデバイス
をアクセスする。例えば、米国インテル社のキャッシュ
コントローラ８２３８５では、ＮＣＡ（Ｎon−Ｃacheab
el Ａccess)という入力端子が設けられており、これに
よりキャッシュメモリをバイパスできるようになってい
る。前記キャッシュコントローラについては、米国イン
テル社発行の８２３８５データシート２９０１４３−０
０１，ｐｐ１７に詳しく述べられている。
【０００９】キャッシュメモリへのコピー対象領域およ
びコピー対象領域外へのアクセスにおけるキャッシュメ
モリの更新の様子を図３に示す。
びコピー対象領域外へのアクセスにおけるキャッシュメ
モリの更新の様子を図３に示す。
【００１０】
【発明が解決しようとする問題点】ＲＯＭには、システ
ム立上げのためのプログラムや、基本入出力プログラム
等が記憶されている。また、通常のプログラムやデータ
は、磁気記憶装置などから主メモリへ転送した後、ＣＰ
Ｕ１からアクセスするのが一般的であるが、これらの情
報をＲＯＭに記憶しておくことにより前記転送を不要と
することができる。
ム立上げのためのプログラムや、基本入出力プログラム
等が記憶されている。また、通常のプログラムやデータ
は、磁気記憶装置などから主メモリへ転送した後、ＣＰ
Ｕ１からアクセスするのが一般的であるが、これらの情
報をＲＯＭに記憶しておくことにより前記転送を不要と
することができる。
【００１１】しかし、上記従来技術では、ＲＯＭのアド
レス領域がキャッシュメモリへのコピー対象外となって
おり、ＲＯＭ上のプログラムやデータをキャッシュメモ
リを用いて高速にアクセスすることができないという問
題があった。
レス領域がキャッシュメモリへのコピー対象外となって
おり、ＲＯＭ上のプログラムやデータをキャッシュメモ
リを用いて高速にアクセスすることができないという問
題があった。
【００１２】本発明の目的は、ＲＯＭのアドレス領域を
キャッシュメモリへのコピー対象領域とし、ＲＯＭへの
アクセスを見かけ上高速にした情報処理装置を提供する
ことにある。
キャッシュメモリへのコピー対象領域とし、ＲＯＭへの
アクセスを見かけ上高速にした情報処理装置を提供する
ことにある。
【００１３】本発明の他の目的は、ＲＯＭの内容と、該
内容がコピーされているキャッシュメモリの内容との間
で、不一致が生じないようなキャッシュメモリの更新方
法を提供することにある。
内容がコピーされているキャッシュメモリの内容との間
で、不一致が生じないようなキャッシュメモリの更新方
法を提供することにある。
【００１４】本発明のさらに他の目的は、必要に応じて
主メモリとＲＯＭのいずれか一方、あるいは両方をキャ
ッシュメモリへのコピー対象とできる情報処理装置を提
供することにある。
主メモリとＲＯＭのいずれか一方、あるいは両方をキャ
ッシュメモリへのコピー対象とできる情報処理装置を提
供することにある。
【００１５】本発明のさらに他の目的は、主メモリのチ
ェックを、キャッシュメモリを用いて高速化した主メモ
リチェック方式を提供することにある。
ェックを、キャッシュメモリを用いて高速化した主メモ
リチェック方式を提供することにある。
【００１６】
【問題点を解決するための手段】本発明の目的は、ＲＯ
Ｍ領域へのリードアクセス時に、ＲＯＭからの読出しデ
ータをキャッシュメモリへコピーすることにより達成さ
れる。
Ｍ領域へのリードアクセス時に、ＲＯＭからの読出しデ
ータをキャッシュメモリへコピーすることにより達成さ
れる。
【００１７】本発明の他の目的は、ＲＯＭへのライトア
クセス時にキャッシュメモリがヒットしても、キャッシ
ュメモリの内容を更新しないか、あるいはキャッシュメ
モリの内容を無効とすることにより達成される。
クセス時にキャッシュメモリがヒットしても、キャッシ
ュメモリの内容を更新しないか、あるいはキャッシュメ
モリの内容を無効とすることにより達成される。
【００１８】本発明の他の目的は、キャッシュメモリへ
のコピー対象領域を設定するレジスタと、主メモリ領域
をデコードする手段、ＲＯＭ領域をデコードする手段を
設け、上記レジスタの設定値と、上記デコード結果に基
づいて、キャッシュメモリへのコピー対象領域とするか
どうかを決定することにより達成される。
のコピー対象領域を設定するレジスタと、主メモリ領域
をデコードする手段、ＲＯＭ領域をデコードする手段を
設け、上記レジスタの設定値と、上記デコード結果に基
づいて、キャッシュメモリへのコピー対象領域とするか
どうかを決定することにより達成される。
【００１９】本発明の他の目的は、主メモリのチェック
中には、主メモリ領域をキャッシュメモリへのコピー対
象領域とせず、ＲＯＭ領域をキャッシュメモリへのコピ
ー対象領域とすることにより達成される。
中には、主メモリ領域をキャッシュメモリへのコピー対
象領域とせず、ＲＯＭ領域をキャッシュメモリへのコピ
ー対象領域とすることにより達成される。
【００２０】
【作用】ＲＯＭのアドレス領域をキャッシュメモリへの
コピー対象領域とすることにより、ＲＯＭへのリードア
クセス時にキャッシュメモリがミスヒットすると、ＲＯ
Ｍからの読出しデータがキャッシュメモリへコピーされ
る。コピーされたデータは、ＲＯＭをアクセスすること
なく、高速なキャッシュメモリから読出すことができる
ので、ＲＯＭへのアクセスを見かけ上高速にすることが
できる。
コピー対象領域とすることにより、ＲＯＭへのリードア
クセス時にキャッシュメモリがミスヒットすると、ＲＯ
Ｍからの読出しデータがキャッシュメモリへコピーされ
る。コピーされたデータは、ＲＯＭをアクセスすること
なく、高速なキャッシュメモリから読出すことができる
ので、ＲＯＭへのアクセスを見かけ上高速にすることが
できる。
【００２１】また、ＲＯＭ領域へのライトアクセス時に
キャッシュメモリがセットしても、キャッシュメモリの
内容を更新しないことにより、ライトアクセスを行って
も内容の変化しないＲＯＭと、該ＲＯＭの内容がコピー
されているキャッシュメモリとの間で、内容の不一致が
生じることがない。あるいは、ＲＯＭ領域へのライトア
クセス時にキャッシュメモリがヒットした場合、キャッ
シュメモリの内容を無効とすることにより、前記ライト
アクセスを行ったアドレスへの次のアクセスは必ずミス
ヒットとなる。ミスヒットの場合、直接ＲＯＭをアクセ
スするため、ライトアクセスによりＲＯＭ領域の内容が
変化した様にＣＰＵから見えることはない。
キャッシュメモリがセットしても、キャッシュメモリの
内容を更新しないことにより、ライトアクセスを行って
も内容の変化しないＲＯＭと、該ＲＯＭの内容がコピー
されているキャッシュメモリとの間で、内容の不一致が
生じることがない。あるいは、ＲＯＭ領域へのライトア
クセス時にキャッシュメモリがヒットした場合、キャッ
シュメモリの内容を無効とすることにより、前記ライト
アクセスを行ったアドレスへの次のアクセスは必ずミス
ヒットとなる。ミスヒットの場合、直接ＲＯＭをアクセ
スするため、ライトアクセスによりＲＯＭ領域の内容が
変化した様にＣＰＵから見えることはない。
【００２２】また、キャッシュメモリへのコピー対象領
域を設定するレジスタには、キャッシュメモリへのコピ
ー対象領域を、主メモリ領域だけとするか、ＲＯＭ領域
だけとするか、あるいは主メモリ領域とＲＯＭ領域の両
方とするかを設定する。一方、主メモリ領域をデコード
する手段と、ＲＯＭ領域をデコードする手段によりアド
レスをデコードし、主メモリ領域、あるいはＲＯＭ領域
であった場合には、前記レジスタの設定値によりキャッ
シュメモリへのコピー対象領域かどうかを決定する。
域を設定するレジスタには、キャッシュメモリへのコピ
ー対象領域を、主メモリ領域だけとするか、ＲＯＭ領域
だけとするか、あるいは主メモリ領域とＲＯＭ領域の両
方とするかを設定する。一方、主メモリ領域をデコード
する手段と、ＲＯＭ領域をデコードする手段によりアド
レスをデコードし、主メモリ領域、あるいはＲＯＭ領域
であった場合には、前記レジスタの設定値によりキャッ
シュメモリへのコピー対象領域かどうかを決定する。
【００２３】また、主メモリのリードライトチェックを
行う際には、主メモリ領域はキャッシュメモリへのコピ
ー対象外とし、チェックプログラムが格納されているＲ
ＯＭの領域をキャッシュメモリへのコピー対象とする。
これにより主メモリを直接アクセスすることができ、ま
たチェックプログラムはキャッシュメモリを用いて高速
にアクセスすることができる。
行う際には、主メモリ領域はキャッシュメモリへのコピ
ー対象外とし、チェックプログラムが格納されているＲ
ＯＭの領域をキャッシュメモリへのコピー対象とする。
これにより主メモリを直接アクセスすることができ、ま
たチェックプログラムはキャッシュメモリを用いて高速
にアクセスすることができる。
【００２４】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。本実施例では、図４に示すようにＣＰＵ１
のメモリ空間は１６ＭＢ（Ｍ＝２20）であり、このうち
００００００Ｈ番地（末尾のＨはＨＥＸの略で１６進数
を表す）から０ＦＦＦＦＦＨ番地の１ＭＢが主メモリ領
域に、ＦＦ００００Ｈ番地からＦＦＦＦＦＦＨ番地の６
４ＫＢ（Ｋ＝２10）がＲＯＭ領域にそれぞれ割り当てら
れている。図５に本実施例の構成図を示す。主メモリ領
域デコーダ１８は、アドレス９の値をデコードし、００
００００Ｈ〜０ＦＦＦＦＦＨの主メモリ領域である場合
に、主メモリ領域信号１９をアクティブとする。ＲＯＭ
領域デコーダ２０は、アドレス９の値をデコードし、Ｆ
Ｆ００００Ｈ〜ＦＦＦＦＦＦＨのＲＯＭ領域である場合
に、ＲＯＭ領域信号２１をアクティブとする。オアゲー
ト２２は、主メモリ領域信号１９とＲＯＭ領域信号２１
のどちらかがアクティブならば、コピー対象領域信号２
３をアクティブとする。キャッシュメモリ制御部２４
は、コピー対象領域信号２３に従って、図３に示したよ
うにキャッシュメモリ１７を構成するＡＡ２およびＢＳ
３の更新を制御する。本実施例の特徴は、ＲＯＭ領域を
キャッシュメモリ１７へのコピー対象領域としたことで
ある。
ら説明する。本実施例では、図４に示すようにＣＰＵ１
のメモリ空間は１６ＭＢ（Ｍ＝２20）であり、このうち
００００００Ｈ番地（末尾のＨはＨＥＸの略で１６進数
を表す）から０ＦＦＦＦＦＨ番地の１ＭＢが主メモリ領
域に、ＦＦ００００Ｈ番地からＦＦＦＦＦＦＨ番地の６
４ＫＢ（Ｋ＝２10）がＲＯＭ領域にそれぞれ割り当てら
れている。図５に本実施例の構成図を示す。主メモリ領
域デコーダ１８は、アドレス９の値をデコードし、００
００００Ｈ〜０ＦＦＦＦＦＨの主メモリ領域である場合
に、主メモリ領域信号１９をアクティブとする。ＲＯＭ
領域デコーダ２０は、アドレス９の値をデコードし、Ｆ
Ｆ００００Ｈ〜ＦＦＦＦＦＦＨのＲＯＭ領域である場合
に、ＲＯＭ領域信号２１をアクティブとする。オアゲー
ト２２は、主メモリ領域信号１９とＲＯＭ領域信号２１
のどちらかがアクティブならば、コピー対象領域信号２
３をアクティブとする。キャッシュメモリ制御部２４
は、コピー対象領域信号２３に従って、図３に示したよ
うにキャッシュメモリ１７を構成するＡＡ２およびＢＳ
３の更新を制御する。本実施例の特徴は、ＲＯＭ領域を
キャッシュメモリ１７へのコピー対象領域としたことで
ある。
【００２５】図６は、本発明の第２の実施例の構成図で
ある。本実施例の特徴は、第１の実施例にアンドゲート
２５を加えたことである。アンドゲート２５には、ＲＯ
Ｍ領域デコーダ２０から出力されるＲＯＭ領域信号２１
と、リードアクセスであることを示すＲＤ信号２７が入
力される。アンドゲート２５は、２つの入力が共にアク
ティブであるとき、ＲＯＭ領域リード信号２６をアクテ
ィブとする。オアゲート２２は、主メモリ領域信号１９
とＲＯＭ領域リード信号２６のいずれかがアクティブの
場合に、コピー対象領域信号２３をアクティブとする。
これにより、ＲＯＭ領域へのライトアクセスにおいて
は、コピー対象領域信号２３はアクティブとならない。
前記コピー対象領域信号２３にもとづいてキャッシュメ
モリ制御部２４が行う、ＡＡ２およびＢＳ３の更新を図
１に示す。図１に示すようにＲＯＭ領域へのライトアク
セスにおいてヒットしても、ＢＳ３の内容は不変であ
り、ライトアクセスによって内容の変化しないＲＯＭと
の一致性が保たれる。
ある。本実施例の特徴は、第１の実施例にアンドゲート
２５を加えたことである。アンドゲート２５には、ＲＯ
Ｍ領域デコーダ２０から出力されるＲＯＭ領域信号２１
と、リードアクセスであることを示すＲＤ信号２７が入
力される。アンドゲート２５は、２つの入力が共にアク
ティブであるとき、ＲＯＭ領域リード信号２６をアクテ
ィブとする。オアゲート２２は、主メモリ領域信号１９
とＲＯＭ領域リード信号２６のいずれかがアクティブの
場合に、コピー対象領域信号２３をアクティブとする。
これにより、ＲＯＭ領域へのライトアクセスにおいて
は、コピー対象領域信号２３はアクティブとならない。
前記コピー対象領域信号２３にもとづいてキャッシュメ
モリ制御部２４が行う、ＡＡ２およびＢＳ３の更新を図
１に示す。図１に示すようにＲＯＭ領域へのライトアク
セスにおいてヒットしても、ＢＳ３の内容は不変であ
り、ライトアクセスによって内容の変化しないＲＯＭと
の一致性が保たれる。
【００２６】図７は、本発明の第３の実施例の構成図で
ある。ＡＡ２には、ＡＡ２の各内容の有効性を示すＶビ
ット３１が付加されている。キャッシュメモリへのコピ
ー対象領域信号２３は、第１の実施例と同様に、主メモ
リ領域信号１９とＲＯＭ領域信号２１をオアゲート２２
に入力することにより得る。一方、ＲＯＭ領域信号２１
と、ライトアクセスであることを示すＷＴ信号２９を、
アンドゲート２８に入力し、ＲＯＭ領域ライト信号３０
を得る。キャッシュメモリ制御部２４は、ＲＯＭ領域ラ
イト信号３０がアクティブであるライトアクセスに対し
て、前記ライトアクセスで参照されるＡＡ２の内容に付
加されているＶビット３１を、無効を示す値に設定す
る。これにより、上記ライトアクセスを行ったアドレス
を次にリードした場合、Ｖビット３１が無効となってい
るので、ミスヒットとして扱われる。リードミスヒット
の場合、ＲＯＭが直接参照されるので、上記ライトアク
セスにおいてヒットした場合に更新されているＢＳ３の
内容が参照されることはない。
ある。ＡＡ２には、ＡＡ２の各内容の有効性を示すＶビ
ット３１が付加されている。キャッシュメモリへのコピ
ー対象領域信号２３は、第１の実施例と同様に、主メモ
リ領域信号１９とＲＯＭ領域信号２１をオアゲート２２
に入力することにより得る。一方、ＲＯＭ領域信号２１
と、ライトアクセスであることを示すＷＴ信号２９を、
アンドゲート２８に入力し、ＲＯＭ領域ライト信号３０
を得る。キャッシュメモリ制御部２４は、ＲＯＭ領域ラ
イト信号３０がアクティブであるライトアクセスに対し
て、前記ライトアクセスで参照されるＡＡ２の内容に付
加されているＶビット３１を、無効を示す値に設定す
る。これにより、上記ライトアクセスを行ったアドレス
を次にリードした場合、Ｖビット３１が無効となってい
るので、ミスヒットとして扱われる。リードミスヒット
の場合、ＲＯＭが直接参照されるので、上記ライトアク
セスにおいてヒットした場合に更新されているＢＳ３の
内容が参照されることはない。
【００２７】図８は、本発明の第４の実施例を示す構成
図である。本実施例の特徴は、図６で示される第２の実
施例に加えキャッシュメモリへのコピー対象領域を設定
するレジスタ３２を設けたことである。レジスタ３２
は、Ｍビット３３とＲビット３４を持ち、それぞれ主メ
モリ領域とＲＯＭ領域に対応する。このレジスタ３２に
対する設定は、アドレス９およびデータ１６のバスを用
いてＣＰＵ１が行う。Ｍビット３３の値とＲビット３４
の値は、主メモリ領域イネーブル信号３５および、ＲＯ
Ｍ領域イネーブル信号３６としてそれぞれ出力される。
主メモリイネーブル信号３５と主メモリ領域信号１９が
共にアクティブな時、アンドゲート３７は主メモリコピ
ー信号３８をアクティブとする。同様に、ＲＯＭ領域イ
ネーブル信号３６とＲＯＭ領域リード信号２６が共にア
クティブな時、アンドゲート３９はＲＯＭコピー信号４
０をアクティブとする。そして、主メモリコピー信号３
８とＲＯＭコピー信号４０のいずれかがアクティブなと
き、オアゲート２２はコピー対象領域信号２３をアクテ
ィブとする。これにより、主メモリ領域あるいはＲＯＭ
領域へのアクセス時におけるキャッシュメモリの参照と
更新を、それぞれの領域について独立に許可あるいは禁
止することができる。
図である。本実施例の特徴は、図６で示される第２の実
施例に加えキャッシュメモリへのコピー対象領域を設定
するレジスタ３２を設けたことである。レジスタ３２
は、Ｍビット３３とＲビット３４を持ち、それぞれ主メ
モリ領域とＲＯＭ領域に対応する。このレジスタ３２に
対する設定は、アドレス９およびデータ１６のバスを用
いてＣＰＵ１が行う。Ｍビット３３の値とＲビット３４
の値は、主メモリ領域イネーブル信号３５および、ＲＯ
Ｍ領域イネーブル信号３６としてそれぞれ出力される。
主メモリイネーブル信号３５と主メモリ領域信号１９が
共にアクティブな時、アンドゲート３７は主メモリコピ
ー信号３８をアクティブとする。同様に、ＲＯＭ領域イ
ネーブル信号３６とＲＯＭ領域リード信号２６が共にア
クティブな時、アンドゲート３９はＲＯＭコピー信号４
０をアクティブとする。そして、主メモリコピー信号３
８とＲＯＭコピー信号４０のいずれかがアクティブなと
き、オアゲート２２はコピー対象領域信号２３をアクテ
ィブとする。これにより、主メモリ領域あるいはＲＯＭ
領域へのアクセス時におけるキャッシュメモリの参照と
更新を、それぞれの領域について独立に許可あるいは禁
止することができる。
【００２８】図９は、図８で示された第４の実施例を含
む情報処理装置によって、主メモリ４のメモリチェック
を行うフローチャートである。まず主メモリ４のメモリ
チェックに先立って、レジスタ３２のＭビット３３に
“０”を、Ｒビット３４に“１”を設定する。これによ
り、ＲＯＭ領域だけがキャッシュメモリへのコピー対象
領域となる。次に、主メモリ４に対してリードライトチ
ェックを行う。このとき、主メモリ領域はコピー対象外
となっているので、主メモリ４を直接リードライトする
ことができる。
む情報処理装置によって、主メモリ４のメモリチェック
を行うフローチャートである。まず主メモリ４のメモリ
チェックに先立って、レジスタ３２のＭビット３３に
“０”を、Ｒビット３４に“１”を設定する。これによ
り、ＲＯＭ領域だけがキャッシュメモリへのコピー対象
領域となる。次に、主メモリ４に対してリードライトチ
ェックを行う。このとき、主メモリ領域はコピー対象外
となっているので、主メモリ４を直接リードライトする
ことができる。
【００２９】また、リードライトチェックプログラムを
キャッシュメモリへのコピー対象領域となっているＲＯ
Ｍに入れておくことにより、高速にプログラムを参照で
き、主メモリ４のチェックを短い時間で終了することが
できる。
キャッシュメモリへのコピー対象領域となっているＲＯ
Ｍに入れておくことにより、高速にプログラムを参照で
き、主メモリ４のチェックを短い時間で終了することが
できる。
【００３０】本発明は、以上述べた実施例のみにとどま
るものではない。例えば、ＲＯＭ領域、主メモリ領域の
アドレスは実施例に示したアドレスでなくてもよい。ま
た、キャッシュメモリの方式としては、ダイレクトマッ
プ方式に限らず、セットアソシアティブ方式等でもよ
い。また、ライト時の書込み方式はライトスルー方式で
もコピーバック方式でもよい。
るものではない。例えば、ＲＯＭ領域、主メモリ領域の
アドレスは実施例に示したアドレスでなくてもよい。ま
た、キャッシュメモリの方式としては、ダイレクトマッ
プ方式に限らず、セットアソシアティブ方式等でもよ
い。また、ライト時の書込み方式はライトスルー方式で
もコピーバック方式でもよい。
【００３１】
【発明の効果】本発明によれば、ＲＯＭに記憶されたプ
ログラムやデータを、キャッシュメモリを用いて高速に
アクセスすることができる。
ログラムやデータを、キャッシュメモリを用いて高速に
アクセスすることができる。
【００３２】また、本発明によれば、ＲＯＭ領域へのラ
イトアクセスが行われても、ＲＯＭの内容とキャッシュ
メモリの内容との間で不一致が生じることがない。
イトアクセスが行われても、ＲＯＭの内容とキャッシュ
メモリの内容との間で不一致が生じることがない。
【００３３】また、本発明によれば、キャッシュメモリ
へのコピー対象領域を、ＲＯＭ領域、主メモリ領域の一
方かあるいは両方に、容易に設定、変更することができ
る。
へのコピー対象領域を、ＲＯＭ領域、主メモリ領域の一
方かあるいは両方に、容易に設定、変更することができ
る。
【００３４】また、本発明によればＲＯＭ上のプログラ
ムによって、高速に主メモリチェックを行うことができ
る。
ムによって、高速に主メモリチェックを行うことができ
る。
【図１】本発明の一実施例における動作を示す図であ
る。
る。
【図２】キャッシュメモリの説明図である。
【図３】キャッシュメモリの動作図である。
【図４】本発明の一実施例におけるメモリマップを示す
図である。
図である。
【図５】一実施例における構成図である。
【図６】他の実施例における構成図である。
【図７】他の実施例における構成図である。
【図８】他の実施例における構成図である。
【図９】本発明による主メモリチェック方式のフローチ
ャートである。
ャートである。
１…ＣＰＵ、 ２…ＡＡ、 ３…ＢＳ、 ４…主メモリ、 ９…アドレス、 １７…キャッシュメモリ、 １８…主メモリ領域デコーダ、 ２０…ＲＯＭ領域デコーダ、 ２２…オアゲート、 ２４…キャッシュメモリ制御部、 ２５…アンドゲート、 ２７…ＲＤ信号、 ２９…ＷＴ信号。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 情報処理方法及び装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は情報処理装置における記
憶方法及び装置に係り、特に書き込み不可能なアドレス
領域を備えた第１のメモリと読み書き可能で当該第１の
メモリよりも高速アクセス可能な第２のメモリとを備え
た場合に好適な情報処理方法及び装置に関する。
憶方法及び装置に係り、特に書き込み不可能なアドレス
領域を備えた第１のメモリと読み書き可能で当該第１の
メモリよりも高速アクセス可能な第２のメモリとを備え
た場合に好適な情報処理方法及び装置に関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）から低速大容量
の主メモリへのデータアクセスを見かけ上高速化する手
段として、高速小容量のキャッシュメモリを用いる方法
がある。この方法では、ＣＰＵのメモリアクセスは、ま
ず主記憶装置のデータの一部がコピーされているキャッ
シュメモリに対して行い、求めるデータがキャッシュメ
モリに存在しなかった場合にのみ主メモリに対するアク
セスを行う。通常のプログラムにおいては、データアク
セスに局所性があるので、主メモリ上の適当なデータを
キャッシュメモリにコピーしておけば、ＣＰＵからのデ
ータアクセスのほとんど高速なキャッシュメモリへのア
クセスだけで済ませることができる。
の主メモリへのデータアクセスを見かけ上高速化する手
段として、高速小容量のキャッシュメモリを用いる方法
がある。この方法では、ＣＰＵのメモリアクセスは、ま
ず主記憶装置のデータの一部がコピーされているキャッ
シュメモリに対して行い、求めるデータがキャッシュメ
モリに存在しなかった場合にのみ主メモリに対するアク
セスを行う。通常のプログラムにおいては、データアク
セスに局所性があるので、主メモリ上の適当なデータを
キャッシュメモリにコピーしておけば、ＣＰＵからのデ
ータアクセスのほとんど高速なキャッシュメモリへのア
クセスだけで済ませることができる。
【０００３】キャッシュメモリの一方式であるダイレク
トマップ方式（コングルエント方式ともいう）の構成の
一例を図２に示す。
トマップ方式（コングルエント方式ともいう）の構成の
一例を図２に示す。
【０００４】キャッシュメモリ１７は、主メモリ４のデ
ータのコピーが記憶されているＢＳ（バッファ記憶装
置、Ｂuffer Ｓtorage）３と、ＢＳ３のデータが主メモ
リ４のどのアドレスのデータかを示す情報であるアドレ
スタグが記憶されているＡＡ（アドレス・アレス・Ａdd
ress Ａrray）２の２つから構成されている。ＡＡ２お
よびＢＳ３は、ＣＰＵ１の出力するアドレス９のうち、
下位ビット部１０によりアドレッシングされる。一方、
残りの上位ビット部１１は、アドレスタグ１２としてＡ
Ａ２に記憶する。ＣＰＵ１のメモリアクセス時に、アド
レス上位ビット部１１とＡＡ２から読出したアドレスタ
グ１２をコンパレータ５によって比較する。前記比較の
結果が一致した場合をヒット、一致しなかった場合をミ
スヒットと呼び、この情報はヒット情報１３としてコン
パレータ５から出力される。
ータのコピーが記憶されているＢＳ（バッファ記憶装
置、Ｂuffer Ｓtorage）３と、ＢＳ３のデータが主メモ
リ４のどのアドレスのデータかを示す情報であるアドレ
スタグが記憶されているＡＡ（アドレス・アレス・Ａdd
ress Ａrray）２の２つから構成されている。ＡＡ２お
よびＢＳ３は、ＣＰＵ１の出力するアドレス９のうち、
下位ビット部１０によりアドレッシングされる。一方、
残りの上位ビット部１１は、アドレスタグ１２としてＡ
Ａ２に記憶する。ＣＰＵ１のメモリアクセス時に、アド
レス上位ビット部１１とＡＡ２から読出したアドレスタ
グ１２をコンパレータ５によって比較する。前記比較の
結果が一致した場合をヒット、一致しなかった場合をミ
スヒットと呼び、この情報はヒット情報１３としてコン
パレータ５から出力される。
【０００５】メモリリード時にヒットした場合（以後リ
ードヒットと呼ぶ）、ヒット情報１３によってデータセ
レクタ７はＢＳデータ１４を選択し、データバス１６を
通してＣＰＵ１にデータを送る。メモリリード時にミス
ヒットした場合（以後リードミスヒットと呼ぶ）、ヒッ
ト情報１３によってデータセレクタ７は主メモリデータ
１５を選択し、データバス１６を通してＣＰＵ１にデー
タを送る。さらに、リードミスヒット時には主メモリデ
ータ１５を、データバッファ８を通してＢＳ３にコピー
するとともに、アドレスの上位ビット部１１をアドレス
バッファ６を通してＡＡ２に書き込む。
ードヒットと呼ぶ）、ヒット情報１３によってデータセ
レクタ７はＢＳデータ１４を選択し、データバス１６を
通してＣＰＵ１にデータを送る。メモリリード時にミス
ヒットした場合（以後リードミスヒットと呼ぶ）、ヒッ
ト情報１３によってデータセレクタ７は主メモリデータ
１５を選択し、データバス１６を通してＣＰＵ１にデー
タを送る。さらに、リードミスヒット時には主メモリデ
ータ１５を、データバッファ８を通してＢＳ３にコピー
するとともに、アドレスの上位ビット部１１をアドレス
バッファ６を通してＡＡ２に書き込む。
【０００６】一方、メモリライト時にはＢＳ３の内容と
主メモリ４の内容の一致を保つために以下に示す動作を
行う。メモリライト時にヒットした場合（以後ライトヒ
ットと呼ぶ）、ＢＳ３と主メモリ４の両方の内容を更新
する。メモリライト時にミスヒットした場合（以後ライ
トミスヒットと呼ぶ）は主メモリ４だけを更新する。
主メモリ４の内容の一致を保つために以下に示す動作を
行う。メモリライト時にヒットした場合（以後ライトヒ
ットと呼ぶ）、ＢＳ３と主メモリ４の両方の内容を更新
する。メモリライト時にミスヒットした場合（以後ライ
トミスヒットと呼ぶ）は主メモリ４だけを更新する。
【０００７】なお、このようなキャッシュメモリを用い
た情報処理装置の方式としては情報処理学会誌Ｖｏｌ．
２１，Ｎｏ．４（Ａｐｒ．１９８０）ＰＰ３３２−３４
０「キャッシュ記憶」において論じられている。
た情報処理装置の方式としては情報処理学会誌Ｖｏｌ．
２１，Ｎｏ．４（Ａｐｒ．１９８０）ＰＰ３３２−３４
０「キャッシュ記憶」において論じられている。
【０００８】ＣＰＵ１のメモリ空間には、キャッシュメ
モリへのコピー対象である主メモリの他に、ＲＯＭ（Ｒ
ead Ｏnly Ｍemoly）やＩ／Ｏ（Ｉnput／Ｏutput）デバ
イス等がマッピングされるのが普通である。コピー対象
外のデバイスに対するＣＰＵ１のアクセスにおいては、
キャッシュメモリをバイパスし、直接これらのデバイス
をアクセスする。例えば、米国インテル社のキャッシュ
コントローラ８２３８５では、ＮＣＡ（Ｎon−Ｃacheab
el Ａccess)という入力端子が設けられており、これに
よりキャッシュメモリをバイパスできるようになってい
る。前記キャッシュコントローラについては、米国イン
テル社発行の８２３８５データシート２９０１４３−０
０１，ｐｐ１７に詳しく述べられている。
モリへのコピー対象である主メモリの他に、ＲＯＭ（Ｒ
ead Ｏnly Ｍemoly）やＩ／Ｏ（Ｉnput／Ｏutput）デバ
イス等がマッピングされるのが普通である。コピー対象
外のデバイスに対するＣＰＵ１のアクセスにおいては、
キャッシュメモリをバイパスし、直接これらのデバイス
をアクセスする。例えば、米国インテル社のキャッシュ
コントローラ８２３８５では、ＮＣＡ（Ｎon−Ｃacheab
el Ａccess)という入力端子が設けられており、これに
よりキャッシュメモリをバイパスできるようになってい
る。前記キャッシュコントローラについては、米国イン
テル社発行の８２３８５データシート２９０１４３−０
０１，ｐｐ１７に詳しく述べられている。
【０００９】キャッシュメモリへのコピー対象領域およ
びコピー対象領域外へのアクセスにおけるキャッシュメ
モリの更新の様子を図３に示す。
びコピー対象領域外へのアクセスにおけるキャッシュメ
モリの更新の様子を図３に示す。
【００１０】
【発明が解決しようとする問題点】ＲＯＭには、システ
ム立上げのためのプログラムや、基本入出力プログラム
等が記憶されている。また、通常のプログラムやデータ
は、磁気記憶装置などから主メモリへ転送した後、ＣＰ
Ｕ１からアクセスするのが一般的であるが、これらの情
報をＲＯＭに記憶しておくことにより前記転送を不要と
することができる。
ム立上げのためのプログラムや、基本入出力プログラム
等が記憶されている。また、通常のプログラムやデータ
は、磁気記憶装置などから主メモリへ転送した後、ＣＰ
Ｕ１からアクセスするのが一般的であるが、これらの情
報をＲＯＭに記憶しておくことにより前記転送を不要と
することができる。
【００１１】しかし、上記従来技術では、ＲＯＭのアド
レス領域がキャッシュメモリへのコピー対象外となって
おり、ＲＯＭ上のプログラムやデータをキャッシュメモ
リを用いて高速にアクセスすることができないという問
題があった。
レス領域がキャッシュメモリへのコピー対象外となって
おり、ＲＯＭ上のプログラムやデータをキャッシュメモ
リを用いて高速にアクセスすることができないという問
題があった。
【００１２】本発明の目的は、書き込み不可能なアドレ
ス領域を備えた第１のメモリに記憶した情報を、読み書
き可能で当該第１のメモリよりも高速アクセス可能な第
２のメモリに、情報の安全性を保った状態でコピーし、
記憶することができ、結果的に第１のメモリに記憶した
情報をより高速に処理可能な情報処理方法及び装置を提
供することにある。
ス領域を備えた第１のメモリに記憶した情報を、読み書
き可能で当該第１のメモリよりも高速アクセス可能な第
２のメモリに、情報の安全性を保った状態でコピーし、
記憶することができ、結果的に第１のメモリに記憶した
情報をより高速に処理可能な情報処理方法及び装置を提
供することにある。
【００１３】
【問題点を解決するための手段】本発明の目的は、書き
込み不可能なアドレス領域を備えた第１のメモリと、読
み書き可能で当該第１のメモリよりも高速アクセス可能
な第２のメモリとを有する情報処理装置であって、前記
第１のメモリの少なくとも一部に記憶された情報の写し
を前記第２のメモリに記憶する手段と、前記第２のメモ
リに格納した前記第１のメモリからの情報に対し、更新
アクセスが試みられた際、当該情報の更新を禁止する手
段とを備えたことにより達成される。
込み不可能なアドレス領域を備えた第１のメモリと、読
み書き可能で当該第１のメモリよりも高速アクセス可能
な第２のメモリとを有する情報処理装置であって、前記
第１のメモリの少なくとも一部に記憶された情報の写し
を前記第２のメモリに記憶する手段と、前記第２のメモ
リに格納した前記第１のメモリからの情報に対し、更新
アクセスが試みられた際、当該情報の更新を禁止する手
段とを備えたことにより達成される。
【００１４】また、第１のメモリの少なくとも一部に記
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納した前記第１のメモリからの情報に
対し、更新アクセスが試みられた際、当該情報の更新を
禁止することにより達成される。
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納した前記第１のメモリからの情報に
対し、更新アクセスが試みられた際、当該情報の更新を
禁止することにより達成される。
【００１５】更に、第１のメモリの少なくとも一部に記
憶された情報の写しを前記第２のメモリに記憶する手段
と、前記第２のメモリに格納した前記第１のメモリから
の情報に対し、更新アクセスが試みられた際、当該情報
を無効とする手段とを備えたことにより達成される。
憶された情報の写しを前記第２のメモリに記憶する手段
と、前記第２のメモリに格納した前記第１のメモリから
の情報に対し、更新アクセスが試みられた際、当該情報
を無効とする手段とを備えたことにより達成される。
【００１６】また、第１のメモリの少なくとも一部に記
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納した前記第１のメモリからの情報に
対し、更新アクセスが試みられた際、当該情報を無効と
することにより達成される。
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納した前記第１のメモリからの情報に
対し、更新アクセスが試みられた際、当該情報を無効と
することにより達成される。
【００１７】好ましい実施態様によれば、前記第２のメ
モリの記憶内容のうち無効とされた情報に次回アクセス
する際、前記第１のメモリの少なくとも一部に記憶され
た前記情報の写しを前記第２のメモリに再度記憶する。
モリの記憶内容のうち無効とされた情報に次回アクセス
する際、前記第１のメモリの少なくとも一部に記憶され
た前記情報の写しを前記第２のメモリに再度記憶する。
【００１８】
【作用】上記のように構成すれば、第１のメモリの書き
込み不可能なアドレス領域を、読み書き可能で当該第１
のメモリよりも高速アクセス可能な第２のメモリへのコ
ピー対象領域とした際、当該第２のメモリにコピーされ
た情報へのライトアクセスが行われても、前記第１のメ
モリの書き込み不可能なアドレス領域に記憶された情報
と前記第２のメモリにコピーされた情報との間で処理上
不一致が生じないよう制御できる。したがって、情報の
安全性が保たれた状態で、書き込み不可能なアドレス領
域を備えた第１のメモリに記憶された情報を、読み書き
可能で高速アクセス可能な第２のメモリへコピーし、記
憶することができる。これにより、第１のメモリに記憶
された情報の処理にあたり、当該情報をコピーした高速
アクセス可能な第２のメモリとの間で情報の処理が可能
となるため、より高速な情報の処理が可能となる。
込み不可能なアドレス領域を、読み書き可能で当該第１
のメモリよりも高速アクセス可能な第２のメモリへのコ
ピー対象領域とした際、当該第２のメモリにコピーされ
た情報へのライトアクセスが行われても、前記第１のメ
モリの書き込み不可能なアドレス領域に記憶された情報
と前記第２のメモリにコピーされた情報との間で処理上
不一致が生じないよう制御できる。したがって、情報の
安全性が保たれた状態で、書き込み不可能なアドレス領
域を備えた第１のメモリに記憶された情報を、読み書き
可能で高速アクセス可能な第２のメモリへコピーし、記
憶することができる。これにより、第１のメモリに記憶
された情報の処理にあたり、当該情報をコピーした高速
アクセス可能な第２のメモリとの間で情報の処理が可能
となるため、より高速な情報の処理が可能となる。
【００１９】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。本実施例では、図４に示すようにＣＰＵ１
のメモリ空間は１６ＭＢ（Ｍ＝２20）であり、このうち
００００００Ｈ番地（末尾のＨはＨＥＸの略で１６進数
を表す）から０ＦＦＦＦＦＨ番地の１ＭＢが主メモリ領
域に、ＦＦ００００Ｈ番地からＦＦＦＦＦＦＨ番地の６
４ＫＢ（Ｋ＝２10）がＲＯＭ領域にそれぞれ割り当てら
れている。図５に本実施例の構成図を示す。主メモリ領
域デコーダ１８は、アドレス９の値をデコードし、００
００００Ｈ〜０ＦＦＦＦＦＨの主メモリ領域である場合
に、主メモリ領域信号１９をアクティブとする。ＲＯＭ
領域デコーダ２０は、アドレス９の値をデコードし、Ｆ
Ｆ００００Ｈ〜ＦＦＦＦＦＦＨのＲＯＭ領域である場合
に、ＲＯＭ領域信号２１をアクティブとする。オアゲー
ト２２は、主メモリ領域信号１９とＲＯＭ領域信号２１
のどちらかがアクティブならば、コピー対象領域信号２
３をアクティブとする。キャッシュメモリ制御部２４
は、コピー対象領域信号２３に従って、図３に示したよ
うにキャッシュメモリ１７を構成するＡＡ２およびＢＳ
３の更新を制御する。本実施例の特徴は、ＲＯＭ領域を
キャッシュメモリ１７へのコピー対象領域としたことで
ある。
ら説明する。本実施例では、図４に示すようにＣＰＵ１
のメモリ空間は１６ＭＢ（Ｍ＝２20）であり、このうち
００００００Ｈ番地（末尾のＨはＨＥＸの略で１６進数
を表す）から０ＦＦＦＦＦＨ番地の１ＭＢが主メモリ領
域に、ＦＦ００００Ｈ番地からＦＦＦＦＦＦＨ番地の６
４ＫＢ（Ｋ＝２10）がＲＯＭ領域にそれぞれ割り当てら
れている。図５に本実施例の構成図を示す。主メモリ領
域デコーダ１８は、アドレス９の値をデコードし、００
００００Ｈ〜０ＦＦＦＦＦＨの主メモリ領域である場合
に、主メモリ領域信号１９をアクティブとする。ＲＯＭ
領域デコーダ２０は、アドレス９の値をデコードし、Ｆ
Ｆ００００Ｈ〜ＦＦＦＦＦＦＨのＲＯＭ領域である場合
に、ＲＯＭ領域信号２１をアクティブとする。オアゲー
ト２２は、主メモリ領域信号１９とＲＯＭ領域信号２１
のどちらかがアクティブならば、コピー対象領域信号２
３をアクティブとする。キャッシュメモリ制御部２４
は、コピー対象領域信号２３に従って、図３に示したよ
うにキャッシュメモリ１７を構成するＡＡ２およびＢＳ
３の更新を制御する。本実施例の特徴は、ＲＯＭ領域を
キャッシュメモリ１７へのコピー対象領域としたことで
ある。
【００２０】図６は、本発明の第２の実施例の構成図で
ある。本実施例の特徴は、第１の実施例にアンドゲート
２５を加えたことである。アンドゲート２５には、ＲＯ
Ｍ領域デコーダ２０から出力されるＲＯＭ領域信号２１
と、リードアクセスであることを示すＲＤ信号２７が入
力される。アンドゲート２５は、２つの入力が共にアク
ティブであるとき、ＲＯＭ領域リード信号２６をアクテ
ィブとする。オアゲート２２は、主メモリ領域信号１９
とＲＯＭ領域リード信号２６のいずれかがアクティブの
場合に、コピー対象領域信号２３をアクティブとする。
これにより、ＲＯＭ領域へのライトアクセスにおいて
は、コピー対象領域信号２３はアクティブとならない。
前記コピー対象領域信号２３にもとづいてキャッシュメ
モリ制御部２４が行う、ＡＡ２およびＢＳ３の更新を図
１に示す。図１に示すようにＲＯＭ領域へのライトアク
セスにおいてヒットしても、ＢＳ３の内容は不変であ
り、ライトアクセスによって内容の変化しないＲＯＭと
の一致性が保たれる。
ある。本実施例の特徴は、第１の実施例にアンドゲート
２５を加えたことである。アンドゲート２５には、ＲＯ
Ｍ領域デコーダ２０から出力されるＲＯＭ領域信号２１
と、リードアクセスであることを示すＲＤ信号２７が入
力される。アンドゲート２５は、２つの入力が共にアク
ティブであるとき、ＲＯＭ領域リード信号２６をアクテ
ィブとする。オアゲート２２は、主メモリ領域信号１９
とＲＯＭ領域リード信号２６のいずれかがアクティブの
場合に、コピー対象領域信号２３をアクティブとする。
これにより、ＲＯＭ領域へのライトアクセスにおいて
は、コピー対象領域信号２３はアクティブとならない。
前記コピー対象領域信号２３にもとづいてキャッシュメ
モリ制御部２４が行う、ＡＡ２およびＢＳ３の更新を図
１に示す。図１に示すようにＲＯＭ領域へのライトアク
セスにおいてヒットしても、ＢＳ３の内容は不変であ
り、ライトアクセスによって内容の変化しないＲＯＭと
の一致性が保たれる。
【００２１】図７は、本発明の第３の実施例の構成図で
ある。ＡＡ２には、ＡＡ２の各内容の有効性を示すＶビ
ット３１が付加されている。キャッシュメモリへのコピ
ー対象領域信号２３は、第１の実施例と同様に、主メモ
リ領域信号１９とＲＯＭ領域信号２１をオアゲート２２
に入力することにより得る。一方、ＲＯＭ領域信号２１
と、ライトアクセスであることを示すＷＴ信号２９を、
アンドゲート２８に入力し、ＲＯＭ領域ライト信号３０
を得る。キャッシュメモリ制御部２４は、ＲＯＭ領域ラ
イト信号３０がアクティブであるライトアクセスに対し
て、前記ライトアクセスで参照されるＡＡ２の内容に付
加されているＶビット３１を、無効を示す値に設定す
る。これにより、上記ライトアクセスを行ったアドレス
を次にリードした場合、Ｖビット３１が無効となってい
るので、ミスヒットとして扱われる。リードミスヒット
の場合、ＲＯＭが直接参照されるので、上記ライトアク
セスにおいてヒットした場合に更新されているＢＳ３の
内容が参照されることはない。
ある。ＡＡ２には、ＡＡ２の各内容の有効性を示すＶビ
ット３１が付加されている。キャッシュメモリへのコピ
ー対象領域信号２３は、第１の実施例と同様に、主メモ
リ領域信号１９とＲＯＭ領域信号２１をオアゲート２２
に入力することにより得る。一方、ＲＯＭ領域信号２１
と、ライトアクセスであることを示すＷＴ信号２９を、
アンドゲート２８に入力し、ＲＯＭ領域ライト信号３０
を得る。キャッシュメモリ制御部２４は、ＲＯＭ領域ラ
イト信号３０がアクティブであるライトアクセスに対し
て、前記ライトアクセスで参照されるＡＡ２の内容に付
加されているＶビット３１を、無効を示す値に設定す
る。これにより、上記ライトアクセスを行ったアドレス
を次にリードした場合、Ｖビット３１が無効となってい
るので、ミスヒットとして扱われる。リードミスヒット
の場合、ＲＯＭが直接参照されるので、上記ライトアク
セスにおいてヒットした場合に更新されているＢＳ３の
内容が参照されることはない。
【００２２】図８は、本発明の第４の実施例を示す構成
図である。本実施例の特徴は、図６で示される第２の実
施例に加えキャッシュメモリへのコピー対象領域を設定
するレジスタ３２を設けたことである。レジスタ３２
は、Ｍビット３３とＲビット３４を持ち、それぞれ主メ
モリ領域とＲＯＭ領域に対応する。このレジスタ３２に
対する設定は、アドレス９およびデータ１６のバスを用
いてＣＰＵ１が行う。Ｍビット３３の値とＲビット３４
の値は、主メモリ領域イネーブル信号３５および、ＲＯ
Ｍ領域イネーブル信号３６としてそれぞれ出力される。
主メモリイネーブル信号３５と主メモリ領域信号１９が
共にアクティブな時、アンドゲート３７は主メモリコピ
ー信号３８をアクティブとする。同様に、ＲＯＭ領域イ
ネーブル信号３６とＲＯＭ領域リード信号２６が共にア
クティブな時、アンドゲート３９はＲＯＭコピー信号４
０をアクティブとする。そして、主メモリコピー信号３
８とＲＯＭコピー信号４０のいずれかがアクティブなと
き、オアゲート２２はコピー対象領域信号２３をアクテ
ィブとする。これにより、主メモリ領域あるいはＲＯＭ
領域へのアクセス時におけるキャッシュメモリの参照と
更新を、それぞれの領域について独立に許可あるいは禁
止することができる。
図である。本実施例の特徴は、図６で示される第２の実
施例に加えキャッシュメモリへのコピー対象領域を設定
するレジスタ３２を設けたことである。レジスタ３２
は、Ｍビット３３とＲビット３４を持ち、それぞれ主メ
モリ領域とＲＯＭ領域に対応する。このレジスタ３２に
対する設定は、アドレス９およびデータ１６のバスを用
いてＣＰＵ１が行う。Ｍビット３３の値とＲビット３４
の値は、主メモリ領域イネーブル信号３５および、ＲＯ
Ｍ領域イネーブル信号３６としてそれぞれ出力される。
主メモリイネーブル信号３５と主メモリ領域信号１９が
共にアクティブな時、アンドゲート３７は主メモリコピ
ー信号３８をアクティブとする。同様に、ＲＯＭ領域イ
ネーブル信号３６とＲＯＭ領域リード信号２６が共にア
クティブな時、アンドゲート３９はＲＯＭコピー信号４
０をアクティブとする。そして、主メモリコピー信号３
８とＲＯＭコピー信号４０のいずれかがアクティブなと
き、オアゲート２２はコピー対象領域信号２３をアクテ
ィブとする。これにより、主メモリ領域あるいはＲＯＭ
領域へのアクセス時におけるキャッシュメモリの参照と
更新を、それぞれの領域について独立に許可あるいは禁
止することができる。
【００２３】図９は、図８で示された第４の実施例を含
む情報処理装置によって、主メモリ４のメモリチェック
を行うフローチャートである。まず主メモリ４のメモリ
チェックに先立って、レジスタ３２のＭビット３３に
“０”を、Ｒビット３４に“１”を設定する。これによ
り、ＲＯＭ領域だけがキャッシュメモリへのコピー対象
領域となる。次に、主メモリ４に対してリードライトチ
ェックを行う。このとき、主メモリ領域はコピー対象外
となっているので、主メモリ４を直接リードライトする
ことができる。
む情報処理装置によって、主メモリ４のメモリチェック
を行うフローチャートである。まず主メモリ４のメモリ
チェックに先立って、レジスタ３２のＭビット３３に
“０”を、Ｒビット３４に“１”を設定する。これによ
り、ＲＯＭ領域だけがキャッシュメモリへのコピー対象
領域となる。次に、主メモリ４に対してリードライトチ
ェックを行う。このとき、主メモリ領域はコピー対象外
となっているので、主メモリ４を直接リードライトする
ことができる。
【００２４】また、リードライトチェックプログラムを
キャッシュメモリへのコピー対象領域となっているＲＯ
Ｍに入れておくことにより、高速にプログラムを参照で
き、主メモリ４のチェックを短い時間で終了することが
できる。
キャッシュメモリへのコピー対象領域となっているＲＯ
Ｍに入れておくことにより、高速にプログラムを参照で
き、主メモリ４のチェックを短い時間で終了することが
できる。
【００２５】本発明は、以上述べた実施例のみにとどま
るものではない。例えば、ＲＯＭ領域、主メモリ領域の
アドレスは実施例に示したアドレスでなくてもよい。ま
た、キャッシュメモリの方式としては、ダイレクトマッ
プ方式に限らず、セットアソシアティブ方式等でもよ
い。また、ライト時の書込み方式はライトスルー方式で
もコピーバック方式でもよい。
るものではない。例えば、ＲＯＭ領域、主メモリ領域の
アドレスは実施例に示したアドレスでなくてもよい。ま
た、キャッシュメモリの方式としては、ダイレクトマッ
プ方式に限らず、セットアソシアティブ方式等でもよ
い。また、ライト時の書込み方式はライトスルー方式で
もコピーバック方式でもよい。
【００２６】
【発明の効果】本発明によれば、第１のメモリの書き込
み不可能なアドレス領域を、読み書き可能で当該第１の
メモリよりも高速アクセス可能な第２のメモリへのコピ
ー対象領域とした際、当該第２のメモリにコピーされた
情報へのライトアクセスが行われても、前記第１のメモ
リの書き込み不可能なアドレス領域に記憶された情報と
前記第２のメモリにコピーされた情報との間で処理上不
一致が生じないよう制御できる。したがって、情報の安
全性が保たれた状態で、書き込み不可能なアドレス領域
を備えた第１のメモリに記憶された情報を、読み書き可
能で高速アクセス可能な第２のメモリへコピーし、記憶
することができる。これにより、第１のメモリに記憶さ
れた情報の処理にあたり、当該情報をコピーした高速ア
クセス可能な第２のメモリとの間で情報の処理が可能と
なるため、より高速な情報の処理が可能となる。
み不可能なアドレス領域を、読み書き可能で当該第１の
メモリよりも高速アクセス可能な第２のメモリへのコピ
ー対象領域とした際、当該第２のメモリにコピーされた
情報へのライトアクセスが行われても、前記第１のメモ
リの書き込み不可能なアドレス領域に記憶された情報と
前記第２のメモリにコピーされた情報との間で処理上不
一致が生じないよう制御できる。したがって、情報の安
全性が保たれた状態で、書き込み不可能なアドレス領域
を備えた第１のメモリに記憶された情報を、読み書き可
能で高速アクセス可能な第２のメモリへコピーし、記憶
することができる。これにより、第１のメモリに記憶さ
れた情報の処理にあたり、当該情報をコピーした高速ア
クセス可能な第２のメモリとの間で情報の処理が可能と
なるため、より高速な情報の処理が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例における動作を示す図であ
る。
る。
【図２】キャッシュメモリの説明図である。
【図３】キャッシュメモリの動作図である。
【図４】本発明の一実施例におけるメモリマップを示す
図である。
図である。
【図５】一実施例における構成図である。
【図６】他の実施例における構成図である。
【図７】他の実施例における構成図である。
【図８】他の実施例における構成図である。
【図９】本発明による主メモリチェック方式のフローチ
ャートである。
ャートである。
【符号の説明】 １…ＣＰＵ、 ２…ＡＡ、 ３…ＢＳ、 ４…主メモリ、 ９…アドレス、 １７…キャッシュメモリ、 １８…主メモリ領域デコーダ、 ２０…ＲＯＭ領域デコーダ、 ２２…オアゲート、 ２４…キャッシュメモリ制御部、 ２５…アンドゲート、 ２７…ＲＤ信号、 ２９…ＷＴ信号。
Claims (6)
- 【請求項１】少なくとも、キャッシュメモリと主メモ
リ、及びＲＯＭからなる情報処理装置であって、上記Ｒ
ＯＭに記憶されている情報の写しを、上記キャッシュメ
モリに記憶することを特徴とした情報処理装置。 - 【請求項２】少なくとも、キャッシュメモリと主メモ
リ、及びＲＯＭからなる情報処理装置において、上記Ｒ
ＯＭに記憶されている情報の写しを上記キャッシュメモ
リに記憶することを特徴としたキャッシュメモリ制御方
式。 - 【請求項３】上記ＲＯＭの上記アドレスに記憶されてい
る情報の写しが、キャッシュメモリに記憶されている場
合に、上記キャッシュメモリの更新を行わないことを特
徴とする請求項２記載のキャッシュメモリ制御方式。 - 【請求項４】上記ＲＯＭの上記アドレスに記憶されてい
る情報の写しが、上記キャッシュメモリに記憶されてい
る場合に、上記情報の写しを無効とすることを特徴とし
た請求項２記載のキャッシュメモリ制御方式。 - 【請求項５】少なくとも、キャッシュメモリと主メモ
リ、及びＲＯＭからなる情報処理装置において、上記主
メモリおよび上記ＲＯＭに記憶されている情報の写し
を、上記キャッシュメモリに記憶することを、上記主メ
モリおよび上記ＲＯＭについてそれぞれ許可あるいは禁
止するための手段を設けたことを特徴とする情報処理装
置。 - 【請求項６】請求項５記載の情報処理装置において、上
記主メモリのチェック中は、上記ＲＯＭに記憶されてい
る情報の写しを上記キャッシュメモリに記憶することを
許可し、上記主メモリに記憶されている情報の写しを上
記キャッシュメモリに記憶することは禁止することを特
徴とした主メモリのチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155195A JP2659007B2 (ja) | 1996-06-17 | 1996-06-17 | 情報処理方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155195A JP2659007B2 (ja) | 1996-06-17 | 1996-06-17 | 情報処理方法及び装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139299A Division JP2613258B2 (ja) | 1988-06-08 | 1988-06-08 | 情報処理方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305634A true JPH08305634A (ja) | 1996-11-22 |
| JP2659007B2 JP2659007B2 (ja) | 1997-09-30 |
Family
ID=15600581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8155195A Expired - Lifetime JP2659007B2 (ja) | 1996-06-17 | 1996-06-17 | 情報処理方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659007B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073552A3 (de) * | 2000-03-29 | 2002-08-15 | Fujitsu Siemens Computers Gmbh | Anordnung und verfahren zur reduzierung der verarbeitungszeit einer datenverarbeitungseinrichtung |
| WO2005026928A3 (en) * | 2003-09-16 | 2005-04-28 | Koninkl Philips Electronics Nv | Power saving operation of an apparatus with a cache memory |
| US7080205B2 (en) | 2000-03-29 | 2006-07-18 | Fujitsu Siemens Computer Gmbh | Arrangement and method for reducing the processing time of a data processing device |
| US7107407B2 (en) * | 2002-10-09 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit with reduced startup time and method of loading data |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309153A (ja) * | 1988-06-08 | 1989-12-13 | Hitachi Ltd | 情報処理方法及び装置 |
-
1996
- 1996-06-17 JP JP8155195A patent/JP2659007B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309153A (ja) * | 1988-06-08 | 1989-12-13 | Hitachi Ltd | 情報処理方法及び装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073552A3 (de) * | 2000-03-29 | 2002-08-15 | Fujitsu Siemens Computers Gmbh | Anordnung und verfahren zur reduzierung der verarbeitungszeit einer datenverarbeitungseinrichtung |
| US7080205B2 (en) | 2000-03-29 | 2006-07-18 | Fujitsu Siemens Computer Gmbh | Arrangement and method for reducing the processing time of a data processing device |
| US7107407B2 (en) * | 2002-10-09 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit with reduced startup time and method of loading data |
| WO2005026928A3 (en) * | 2003-09-16 | 2005-04-28 | Koninkl Philips Electronics Nv | Power saving operation of an apparatus with a cache memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659007B2 (ja) | 1997-09-30 |
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