JPH08306779A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH08306779A JPH08306779A JP11157495A JP11157495A JPH08306779A JP H08306779 A JPH08306779 A JP H08306779A JP 11157495 A JP11157495 A JP 11157495A JP 11157495 A JP11157495 A JP 11157495A JP H08306779 A JPH08306779 A JP H08306779A
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Abstract
(57)【要約】
【目的】 微細でかつ信頼性の高い多層配線構造を形成
できる半導体装置の製造方法を提供すること。
【構成】 層間絶縁膜２上に下層配線材料膜３と第１の
プラグ形成材料膜３とを順次積層した後、第１のプラグ
形成材料膜３をパターニングしてプラグの一部６ａを形
成する。次に下層配線材料膜３上に第２のプラグ形成材
料膜７を形成した後、この上層にプラグの一部６ａを覆
った状態でレジストパターン８を形成する。その後第２
のプラグ形成材料膜７と下層配線材料膜３とをパターニ
ングし、プラグの残部６ｂを形成してプラグ６を形成す
るとともに下層配線９を形成した後、レジストパターン
８を除去する。続いて層間絶縁膜２上に層間絶縁膜１０
を形成し、続いてプラグ６の上面が露出する位置まで層
間絶縁膜１０を除去した後、層間絶縁膜１０の上面に上
層配線１１を形成し、多層配線構造１を得る。
(57) [Summary] [Object] To provide a method for manufacturing a semiconductor device capable of forming a fine and highly reliable multilayer wiring structure. [Structure] A lower layer wiring material film 3 and a first plug forming material film 3 are sequentially laminated on an interlayer insulating film 2, and then the first plug forming material film 3 is patterned to form a part 6a of the plug. . Next, a second plug forming material film 7 is formed on the lower layer wiring material film 3, and then a resist pattern 8 is formed on the upper layer while covering a part 6a of the plug. Then the second
After patterning the plug forming material film 7 and the lower layer wiring material film 3 to form the remaining portion 6b of the plug to form the plug 6 and the lower layer wiring 9, the resist pattern 8 is removed. Then, the interlayer insulating film 10 is formed on the interlayer insulating film 2.
Then, after removing the interlayer insulating film 10 to a position where the upper surface of the plug 6 is exposed, the upper layer wiring 11 is formed on the upper surface of the interlayer insulating film 10 to obtain the multilayer wiring structure 1.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多層配線構造を有する
半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a multilayer wiring structure.
【０００２】[0002]
【従来の技術】従来、この種の半導体装置としては、下
地層上に下層配線が形成され、この下層配線の上方に上
層配線が形成され、さらにこれら下層配線と上層配線と
の間に導電性を有する柱状のプラグが介装されてなる構
造のものが知られている。2. Description of the Related Art Conventionally, as a semiconductor device of this type, a lower layer wiring is formed on an underlayer, an upper layer wiring is formed above the lower layer wiring, and a conductive layer is formed between the lower layer wiring and the upper layer wiring. There is known a structure in which a columnar plug having a is interposed.
【０００３】このような半導体装置を製造するにあた
り、特に前記の多層配線構造を形成するには、図５
（ａ）に示すごとく、予め層間絶縁膜５１上にパターニ
ングされた下層配線５２の上面に、図５（ｂ）に示すよ
うにＣＶＤ（Chemical Vapor Deposition)によって層間
絶縁膜５３を堆積する。なお、層間絶縁膜５１、５３は
例えば酸化シリコン（ＳｉＯ2 ）系の薄膜からなり、ま
た下層配線５２はアルミニウム（Ａｌ）、タングステン
（Ｗ）、ポリシリコン（Poly−Ｓｉ）またはポリサイド
等の導電性材料からなる。In manufacturing such a semiconductor device, in particular, in order to form the above-mentioned multilayer wiring structure,
As shown in FIG. 5A, an interlayer insulating film 53 is deposited by CVD (Chemical Vapor Deposition) on the upper surface of the lower layer wiring 52 which is patterned on the interlayer insulating film 51 in advance, as shown in FIG. 5B. The interlayer insulating films 51 and 53 are made of, for example, a silicon oxide (SiO 2 ) based thin film, and the lower wiring 52 is made of a conductive material such as aluminum (Al), tungsten (W), polysilicon (Poly-Si) or polycide. Made of material.
【０００４】続いて、ＣＭＰ（Chemical Mechanical Po
lishing)またはレジストエッチバックにより層間絶縁膜
５３表面を平坦化した後、層間絶縁膜５３上にレジスト
膜（図示せず）を形成する。そしてレジスト膜をパター
ニングし、後述するコンタクトホール５５を形成するた
めの開口部５４ａを有するレジストパターン５４を形成
する。Next, CMP (Chemical Mechanical Po
After the surface of the interlayer insulating film 53 is flattened by polishing or resist etch back, a resist film (not shown) is formed on the interlayer insulating film 53. Then, the resist film is patterned to form a resist pattern 54 having an opening 54a for forming a contact hole 55 described later.
【０００５】次に、レジストパターン５４をマスクとし
たＲＩＥ（Reactive Ion Etcing)等の異方性エッチング
によって、図５（ｃ）に示すように層間絶縁膜５３に下
層配線５２に到達するコンタクトホール５５を形成し、
この後にレジストパターン５４を除去する。次いで図５
（ｄ）に示すように、ＣＶＤ等によってコンタクトホー
ル５５内を埋め込む状態で層間絶縁膜５３上にＡｌ、Ｗ
等の導電性材料を堆積し、導電性膜５６を形成する。な
お、この導電性膜５６の形成の前に、密着層またはバリ
アメタル層を堆積することもある。Next, by anisotropic etching such as RIE (Reactive Ion Etcing) using the resist pattern 54 as a mask, as shown in FIG. 5C, a contact hole 55 reaching the lower wiring 52 in the interlayer insulating film 53. To form
After this, the resist pattern 54 is removed. Then in FIG.
As shown in (d), Al, W is formed on the interlayer insulating film 53 in a state of filling the contact hole 55 by CVD or the like.
A conductive material such as is deposited to form a conductive film 56. An adhesion layer or a barrier metal layer may be deposited before the formation of the conductive film 56.
【０００６】続いて図５（ｅ）に示すように、エッチバ
ックまたはＣＭＰによって層間絶縁膜５３の上面が露出
する位置まで導電性膜５６を除去し、プラグ５７を形成
する。そしてスパッタリングまたはＣＶＤにより、層間
絶縁膜５３の上面にプラグ５７の上面を覆うようにＡ
ｌ、Ｗ等の導電性膜（図示略）を形成し、その後導電性
膜上にレジストパターン（図示略）を形成して導電性膜
を異方性エッチングし、さらにレジストパターンを除去
することにより図５（ｆ）に示すようにプラグ５７に連
続する上層配線５８を形成し、多層配線構造を得る。な
お、この工程でも、導電性材料を堆積する前に、層間絶
縁膜５３およびプラグ５７の上面に密着層またはバリア
メタル層を堆積することもある。Subsequently, as shown in FIG. 5E, the conductive film 56 is removed by etching back or CMP to a position where the upper surface of the interlayer insulating film 53 is exposed, and a plug 57 is formed. Then, by sputtering or CVD, the upper surface of the interlayer insulating film 53 is covered with A so as to cover the upper surface of the plug 57.
By forming a conductive film (not shown) such as l and W, forming a resist pattern (not shown) on the conductive film, anisotropically etching the conductive film, and further removing the resist pattern. As shown in FIG. 5F, an upper layer wiring 58 continuous with the plug 57 is formed to obtain a multilayer wiring structure. Even in this step, the adhesion layer or the barrier metal layer may be deposited on the upper surfaces of the interlayer insulating film 53 and the plug 57 before depositing the conductive material.
【０００７】[0007]
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、上記したような多層配線構造の
形成において以下のような問題点がある。However, the conventional method of manufacturing a semiconductor device has the following problems in forming the above-mentioned multilayer wiring structure.
【０００８】図６（ａ）に示すように、層間絶縁膜５３
上にコンタクトホール形成用のレジストパターン５４を
形成する際、その開口部５４ａが下層配線５２の幅方向
に対してずれた状態で合わせられると、次工程の異方性
エッチングによって図６（ｂ）に示すように下層配線５
２の長さ方向に沿う側面側の層間絶縁膜５３、５１がエ
ッチングされてしまい、その部分にいわゆるスリット５
９が生じたコンタクトホール６０が形成されてしまう。
このようなコンタクトホール６０が形成されると、この
内部に導電材料を埋め込む際、スリット５９内に導電性
材料が埋め込まれずにコンタクト不良が起きたり、また
スリット５９内に導電性材料が埋め込まれたために導電
性膜の上面が平坦とならず、最終的に形成されるプラグ
の上面の平坦化形状が悪化する。As shown in FIG. 6A, the interlayer insulating film 53 is formed.
When the resist pattern 54 for forming the contact hole is formed on the upper part and the opening 54a is aligned in a state of being displaced in the width direction of the lower layer wiring 52, anisotropic etching in the next step is performed, as shown in FIG. Lower layer wiring 5 as shown in
The interlayer insulating films 53 and 51 on the side surface along the length direction of 2 are etched, and so-called slits 5 are formed in the portions.
Then, the contact hole 60 in which 9 is generated is formed.
When such a contact hole 60 is formed, when the conductive material is embedded in the contact hole 60, a contact failure occurs because the conductive material is not embedded in the slit 59, or the conductive material is embedded in the slit 59. In addition, the top surface of the conductive film is not flat, and the flattened shape of the top surface of the finally formed plug is deteriorated.
【０００９】また半導体装置の微細化に伴い、図５
（ｃ）に示すコンタクトホール５５の径を縮小化する
と、その内部に埋め込む導電性材料のカバレッジが悪化
してコンタクトホール５５内部を導電性材料で完全に埋
め込むことができない。この結果、図７に示すように導
電性膜５６の形成の際、コンタクトホール５５内部にボ
イド６１が生じてコンタクト不良が発生したり、電気的
信頼性を低下させてしまう。またコンタクトホール５５
の径を縮小化した場合、下層配線５２とプラグ５７との
接触面積が減少するため、コンタクト抵抗が増大して半
導体装置における信号伝播の遅延等が起きてしまう。Further, with the miniaturization of semiconductor devices, FIG.
When the diameter of the contact hole 55 shown in (c) is reduced, the coverage of the conductive material embedded in the contact hole 55 deteriorates, and the inside of the contact hole 55 cannot be completely filled with the conductive material. As a result, when the conductive film 56 is formed as shown in FIG. 7, a void 61 is generated inside the contact hole 55 to cause a contact failure or reduce the electrical reliability. Also contact hole 55
When the diameter is reduced, the contact area between the lower layer wiring 52 and the plug 57 is reduced, so that the contact resistance is increased and the signal propagation in the semiconductor device is delayed.
【００１０】本発明は上記課題を解決するためになされ
たものであり、レジストパターンの合わせずれが発生し
た際のコンタクト不良の発生や平坦化形状の悪化等を防
止でき、また微細化に伴うコンタクト抵抗の増大を防止
でき、このことにより微細でかつ信頼性の高い多層配線
構造を形成できる半導体装置の製造方法を提供すること
を目的としている。The present invention has been made to solve the above problems, and can prevent the occurrence of contact failure and the deterioration of the flattened shape when the misalignment of the resist pattern occurs, and the contact accompanying the miniaturization. It is an object of the present invention to provide a method for manufacturing a semiconductor device, which can prevent an increase in resistance and can thereby form a fine and highly reliable multilayer wiring structure.
【００１１】[0011]
【課題を解決するための手段】請求項１記載の発明で
は、まず下地層上に下層配線材料膜とプラグ形成材料膜
とを順次積層形成し、次いでプラグ形成材料膜をパター
ニングしてプラグを形成する。次に下層配線材料膜上
に、このプラグを覆った状態で下層配線用のレジストパ
ターンを形成し、その後レジストパターンをマスクとし
たエッチングにより下層配線材料膜をパターニングし
て、プラグに連続する下層配線を形成する。そしてレジ
ストパターンを除去する。続いて下層配線と前記プラグ
とを覆う状態で下地層上に層間絶縁膜を形成し、その後
プラグの上面が露出する位置まで層間絶縁膜を除去す
る。次に、層間絶縁膜の上面にプラグの上面を覆う状態
で上層配線材料膜を形成し、その後上層配線材料膜をパ
ターニングしてプラグに連続する上層配線を形成し、多
層配線構造を得る。According to a first aspect of the present invention, first, a lower wiring material film and a plug forming material film are sequentially laminated on an underlayer, and then the plug forming material film is patterned to form a plug. To do. Next, a resist pattern for the lower layer wiring is formed on the lower layer wiring material film while covering the plug, and then the lower layer wiring material film is patterned by etching using the resist pattern as a mask to form a lower layer wiring continuous to the plug. To form. Then, the resist pattern is removed. Subsequently, an interlayer insulating film is formed on the base layer so as to cover the lower layer wiring and the plug, and then the interlayer insulating film is removed to a position where the upper surface of the plug is exposed. Next, an upper layer wiring material film is formed on the upper surface of the interlayer insulating film so as to cover the upper surface of the plug, and then the upper layer wiring material film is patterned to form an upper layer wiring continuous with the plug to obtain a multilayer wiring structure.
【００１２】また請求項２記載の発明は、まず下地層上
に下層配線材料膜と導電性の第１のプラグ形成材料膜と
を順次積層形成し、次いで第１のプラグ形成材料膜をパ
ターニングしてプラグの一部を形成する。次に、プラグ
の一部を覆う状態で下層配線材料膜上に導電性の第２の
プラグ形成材料膜を形成する。続いて第２のプラグ形成
材料膜上に、プラグの一部を覆った状態で下層配線用の
レジストパターンを形成し、その後レジストパターンを
マスクとしたエッチングにより第２のプラグ形成材料膜
と下層配線材料膜とをパターニングし、プラグの残部を
形成してプラグを得るとともに下層配線を形成する。そ
してレジストパターンを除去し、この後は請求項１記載
の発明と同様に、層間絶縁膜と上層配線とを形成し、多
層配線構造を得る。According to a second aspect of the present invention, first, a lower wiring material film and a conductive first plug forming material film are sequentially laminated on the underlayer, and then the first plug forming material film is patterned. Form part of the plug. Next, a conductive second plug forming material film is formed on the lower wiring material film so as to cover a part of the plug. Subsequently, a resist pattern for the lower layer wiring is formed on the second plug forming material film while covering a part of the plug, and then the second plug forming material film and the lower layer wiring are formed by etching using the resist pattern as a mask. The material film is patterned to form the remaining portion of the plug to obtain the plug and the lower layer wiring. Then, the resist pattern is removed, and thereafter, the interlayer insulating film and the upper layer wiring are formed in the same manner as in the first aspect of the invention to obtain a multilayer wiring structure.
【００１３】また請求項３記載の発明は、請求項２記載
の発明における導電性の第１のプラグ形成材料膜に替え
て、絶縁性の第１のプラグ形成材料膜を用いる他は請求
項２記載の発明と同様の工程を行って多層配線構造を得
る。Further, the invention according to claim 3 is the same as the invention according to claim 2, except that an insulating first plug forming material film is used instead of the conductive first plug forming material film. The same steps as in the described invention are performed to obtain a multilayer wiring structure.
【００１４】[0014]
【作用】請求項１記載の発明では、プラグ形成材料膜を
パターニングしてプラグを形成しており、従来のように
コンタクトホール内へ導電性材料を埋め込んでプラグを
形成しないため、コンタクトホール内に導電性材料を埋
め込む際のカバレッジの低下によるボイドの発生が防止
される。またプラグを形成した後に下層配線のパターニ
ングを行うため、下層配線用のレジストパターンを形成
する際、たとえプラグに対してレジストパターンの合わ
せずれが起きても、スリット等が発生することなく下層
配線が形成される。According to the first aspect of the invention, the plug forming material film is patterned to form the plug. Since the conductive material is not embedded in the contact hole to form the plug as in the conventional case, the plug is not formed in the contact hole. It is possible to prevent the occurrence of voids due to the decrease in coverage when the conductive material is embedded. In addition, since the lower layer wiring is patterned after the plug is formed, when the resist pattern for the lower layer wiring is formed, even if the resist pattern is misaligned with the plug, the lower layer wiring can be formed without a slit or the like. It is formed.
【００１５】また請求項２記載の発明では、同じレジス
トパターンを用いてプラグの残部と下層配線とを形成す
ることから、プラグの残部における下層配線の長さ方向
に沿う側の少なくとも側面下部が、下層配線の長さ方向
に沿う側面に略面一に形成されるので、プラグはその一
部とプラグの残部との双方が下層配線の上面と接触する
状態で形成される。よって、半導体装置の微細化に伴い
プラグの直径を縮小化しても、プラグと下層配線との接
触面積が十分に確保される。また請求項２記載の発明で
も、請求項１記載の発明と同様の作用が得られる。According to the second aspect of the present invention, since the remaining portion of the plug and the lower layer wiring are formed using the same resist pattern, at least the lower portion of the side surface on the side along the length direction of the lower layer wiring in the remaining portion of the plug is Since the plug is formed so as to be substantially flush with the side surface along the length direction of the lower layer wiring, the plug is formed such that a part of the plug and the rest of the plug are in contact with the upper surface of the lower layer wiring. Therefore, even if the diameter of the plug is reduced with the miniaturization of the semiconductor device, a sufficient contact area between the plug and the lower layer wiring can be secured. The invention described in claim 2 can also obtain the same operation as the invention described in claim 1.
【００１６】請求項３記載の発明では、請求項１記載の
発明と同様の作用が得られるとともに、第１のプラグ形
成材料が絶縁性であることから、プラグの一部を形成す
る際の異方性エッチングにおいて下層配線材料膜と第１
のプラグ形成材料膜とのエッチング選択比がとりやすく
なる。According to the third aspect of the invention, the same effect as that of the first aspect of the invention can be obtained, and since the first plug-forming material is insulative, there is a difference in forming a part of the plug. In the isotropic etching, the lower wiring material film and the first
The etching selectivity with respect to the plug forming material film is easily obtained.
【００１７】[0017]
【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。図１（ａ）〜（ｇ）
は本発明における請求項２記載の製造方法の実施例であ
る第１実施例を工程順に説明する図であり、特に本発明
の特徴である多層配線構造の形成工程を示す図である。
またここでは、図１（ｇ）に示すような多層配線構造
１、すなわち本発明の下地層となる層間絶縁膜２上に下
層配線９が形成されるとともに、下層配線９の上方に上
層配線１１が形成され、さらに下層配線９と上層配線１
１との間に導電性を有する柱状のプラグ６が介装されて
なる多層配線構造１を形成する例を示してある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. 1 (a)-(g)
FIG. 4 is a diagram for explaining a first embodiment which is an embodiment of the manufacturing method according to the second aspect of the present invention in the order of steps, and particularly a step for forming a multilayer wiring structure which is a feature of the present invention.
Further, here, the lower layer wiring 9 is formed on the multilayer wiring structure 1 as shown in FIG. 1G, that is, on the interlayer insulating film 2 which is a base layer of the present invention, and the upper layer wiring 11 is formed above the lower layer wiring 9. Is formed, and further lower layer wiring 9 and upper layer wiring 1
1 shows an example of forming a multilayer wiring structure 1 in which a columnar plug 6 having conductivity is interposed between the multilayer wiring structure 1 and the wiring 1.
【００１８】このような多層配線構造１を形成するに
は、まず図１（ａ）に示すようにＳｉＯ2 系の薄膜から
なりかつ厚みが０．１μｍ〜２μｍ程度の層間絶縁膜２
上に、スパッタリングまたはＣＶＤによって、第１の下
層配線材料膜３ａと第２の下層配線材料膜３ｂとを順次
積層して下層配線材料膜３を形成し、さらに下層配線材
料膜３上に第１のプラグ形成材料膜４を積層形成する。To form such a multilayer wiring structure 1, first, as shown in FIG. 1A, an interlayer insulating film 2 made of a SiO 2 thin film and having a thickness of about 0.1 μm to 2 μm.
A first lower layer wiring material film 3a and a second lower layer wiring material film 3b are sequentially stacked on the upper layer by sputtering or CVD to form a lower layer wiring material film 3. The plug-forming material film 4 is laminated and formed.
【００１９】このとき、第１の下層配線材料膜３ａを、
形成する下層配線９の抵抗を下げるために比抵抗率が十
分小さい導電性材料で形成し、また第２の下層配線材料
膜３ｂを、後の異方性エッチングにおけるエッチング速
度が第１のプラグ形成材料膜４のそれに対して十分小さ
い導電性材料を用いて形成する。ここでは、第１の下層
配線材料膜３ａおよび第１のプラグ形成材料膜４がＡｌ
からなり、第２の下層配線材料膜３ｂがＷからなる。ま
た第１の下層配線材料膜３ａの膜厚を０．１μｍ〜１μ
ｍ程度、第２の下層配線材料膜３ｂの膜厚を０．０５μ
ｍ〜０．５μｍ程度、第１のプラグ形成材料膜４の膜厚
を０．４μｍ〜２μｍ程度に形成する。At this time, the first lower wiring material film 3a is
The second lower layer wiring material film 3b is formed of a conductive material having a sufficiently small specific resistance in order to reduce the resistance of the lower layer wiring 9 to be formed, and the second lower layer wiring material film 3b is formed with a first plug having an etching rate in later anisotropic etching. It is formed using a conductive material that is sufficiently smaller than that of the material film 4. Here, the first lower wiring material film 3a and the first plug forming material film 4 are made of Al.
And the second lower wiring material film 3b is made of W. Further, the film thickness of the first lower wiring material film 3a is set to 0.1 μm to 1 μm.
m, the thickness of the second lower wiring material film 3b is 0.05 μm
The thickness of the first plug forming material film 4 is set to about 0.4 μm to 2 μm.
【００２０】次いで、第１のプラグ形成材料膜４上にレ
ジスト膜（図示せず）を形成し、この後リソグラフィに
よってレジスト膜をパターニングして、形成するプラグ
６のパターンに対応した、直径が０．１μｍ〜１．０μ
ｍ程度の円柱状のレジストパターン５を形成する。Next, a resist film (not shown) is formed on the first plug-forming material film 4, and then the resist film is patterned by lithography to have a diameter of 0 corresponding to the pattern of the plug 6 to be formed. .1 μm to 1.0 μ
A cylindrical resist pattern 5 of about m is formed.
【００２１】次に図１（ｂ）に示すように、レジストパ
ターン５をマスクとしたＲＩＥ等の異方性エッチングに
よってプラグの一部６ａを形成し、この後レジストパタ
ーン５を剥離する。なお、この実施例において、プラグ
の一部６ａは最終的に得るプラグ６の芯の部分となる。
また、上記したように第２の下層配線材料膜３ｂは、こ
の異方性エッチングにおけるエッチング速度が第１のプ
ラグ形成材料膜４のそれに対して十分小さいことから、
この工程において第２の下層配線材料膜３ｂはエッチン
グストッパー層となる。よって、ここでは第１のプラグ
形成材料膜４のみがパターニングされる。Next, as shown in FIG. 1B, a part of the plug 6a is formed by anisotropic etching such as RIE using the resist pattern 5 as a mask, and then the resist pattern 5 is peeled off. In this embodiment, the part 6a of the plug is the core of the plug 6 that is finally obtained.
Further, as described above, the etching rate of the second lower wiring material film 3b in this anisotropic etching is sufficiently smaller than that of the first plug forming material film 4,
In this step, the second lower wiring material film 3b becomes an etching stopper layer. Therefore, here, only the first plug forming material film 4 is patterned.
【００２２】続いて図１（ｃ）に示すように、スパッタ
リングまたはＣＶＤによって、プラグの一部６ａを覆う
状態で下層配線材料膜３上に第２のプラグ形成材料膜７
を形成する。この第２のプラグ形成材料膜７は、第２の
下層配線材料膜３ｂとの接触抵抗を少なくしかつ密着性
を良好にするため、できれば第２の下層配線材料膜３ｂ
と同じ材料、すなわちこの実施例ではＷが望ましいが、
上記条件を満足するものであれば他の材料を用いること
も可能である。Subsequently, as shown in FIG. 1C, a second plug forming material film 7 is formed on the lower wiring material film 3 in a state of covering a part 6a of the plug by sputtering or CVD.
To form. This second plug-forming material film 7 reduces the contact resistance with the second lower-layer wiring material film 3b and improves the adhesion, so that the second lower-layer wiring material film 3b is preferably formed.
Same material as above, ie W is preferred in this example,
Other materials may be used as long as they satisfy the above conditions.
【００２３】また第２のプラグ形成材料膜７は、後述す
るように後工程での層間絶縁膜１０の平坦化処理で上部
側が若干除去されるため、この平坦化処理で十分残る膜
厚に設定する必要がある。さらに第１のプラグ形成材料
膜４の膜厚と第２のプラグ形成材料膜７の膜厚との和が
ほぼ形成するプラグ６の高さとなり、上層配線１１と下
層配線９との間の距離になるので、加工性および上層配
線１１、下層配線９の容量等を考慮して上記した第１の
プラグ形成材料膜４、第２のプラグ形成材料膜７の膜厚
をそれぞれ設定する必要がある。ただし、第２のプラグ
形成材料膜７の膜厚を大きくし過ぎると、形成するプラ
グ６が太くなり、プラグ６間の絶縁耐圧が問題になるの
で注意する。この実施例では、第２のプラグ形成材料膜
７を例えば１０ｎｍ〜８００ｎｍの膜厚に設定する。Further, the second plug forming material film 7 is set to a film thickness which is sufficiently left by this flattening process because the upper side is slightly removed by the flattening process of the interlayer insulating film 10 in a later step as described later. There is a need to. Further, the sum of the film thickness of the first plug forming material film 4 and the film thickness of the second plug forming material film 7 becomes the height of the formed plug 6, and the distance between the upper layer wiring 11 and the lower layer wiring 9 Therefore, it is necessary to set the film thickness of each of the first plug forming material film 4 and the second plug forming material film 7 in consideration of the workability and the capacitance of the upper layer wiring 11 and the lower layer wiring 9 and the like. . However, note that if the film thickness of the second plug forming material film 7 is too large, the formed plug 6 becomes thick and the dielectric strength voltage between the plugs 6 becomes a problem. In this embodiment, the second plug forming material film 7 is set to have a film thickness of, for example, 10 nm to 800 nm.
【００２４】このように第２のプラグ形成材料膜７を形
成した後は、図１（ｄ）に示すように、この上層にプラ
グの一部６ａを覆った状態で下層配線材料膜３上に下層
配線９用のレジストパターン８を形成する。次いでレジ
ストパターン８をマスクとしたＲＩＥ等の異方性エッチ
ングによって、第２のプラグ形成材料膜７と下層配線材
料膜３とを同時にパターニングし、図１（ｅ）に示すよ
うにプラグの残部６ｂを形成してプラグ６を得るととも
に、プラグ６に連続してこれに直に接続する下層配線９
を形成する。After the second plug forming material film 7 is formed in this manner, as shown in FIG. 1D, the upper layer covers the lower wiring material film 3 with the plug part 6a covered. A resist pattern 8 for the lower layer wiring 9 is formed. Then, the second plug forming material film 7 and the lower wiring material film 3 are simultaneously patterned by anisotropic etching such as RIE using the resist pattern 8 as a mask, and the remaining portion 6b of the plug 6b is formed as shown in FIG. 1 (e). Forming the plug 6 to obtain the plug 6 and connecting the plug 6 directly to the lower layer wiring 9
To form.
【００２５】なお、この実施例においてプラグの残部６
ｂは、先に形成されたプラグの一部６ａ、すなわち芯の
部分を被覆するように形成される。また同じレジストパ
ターン８を用いて第２のプラグ形成材料膜７と下層配線
材料膜３とをパターニングするため、プラグの残部６ｂ
における下層配線９の長さ方向に沿う側の側面下部６ｃ
が、下層配線９の長さ方向に沿う側面９ａに略面一に形
成される。In this embodiment, the remaining part 6 of the plug is used.
b is formed so as to cover the part 6a of the previously formed plug, that is, the core part. Further, since the second plug forming material film 7 and the lower wiring material film 3 are patterned using the same resist pattern 8, the remaining portion 6b of the plug is formed.
Lower side surface 6c on the side along the length direction of the lower layer wiring 9 in
Are formed substantially flush with the side surface 9a along the length direction of the lower layer wiring 9.
【００２６】次にＣＶＤによって、ＳｉＯ2 系の層間絶
縁膜１０を０．３μｍ〜２μｍの厚みに堆積し、続いて
図１（ｆ）に示すようにＣＭＰまたはレジストエッチバ
ックにより、層間絶縁膜１０をプラグ６の上面が露出す
る位置まで除去するとともに層間絶縁膜１０の表面を平
坦化する。このときプラグ６の上部側が若干除去され
る。Next, the SiO 2 -based interlayer insulating film 10 is deposited to a thickness of 0.3 μm to 2 μm by CVD, and then the interlayer insulating film 10 is subjected to CMP or resist etch back as shown in FIG. Is removed to a position where the upper surface of the plug 6 is exposed, and the surface of the interlayer insulating film 10 is flattened. At this time, the upper side of the plug 6 is slightly removed.
【００２７】次にスパッタリングまたはＣＶＤにより、
層間絶縁膜１０の上面にＡｌ、Ｗ等の導電性材料からな
る上層配線材料膜（図示せず）を０．２μｍ〜１μｍの
厚みに形成した後、上層配線材料膜上にレジストパター
ン（図示せず）を形成して上層配線材料膜をＲＩＥ等に
より異方性エッチングする。そしてレジストパターンを
除去することにより、図１（ｇ）に示すようにプラグ６
に連続してこれに直に接続する上層配線１１を形成し、
多層配線構造１を得る。Next, by sputtering or CVD,
After forming an upper wiring material film (not shown) made of a conductive material such as Al or W to a thickness of 0.2 μm to 1 μm on the upper surface of the interlayer insulating film 10, a resist pattern (not shown) is formed on the upper wiring material film. And the upper wiring material film is anisotropically etched by RIE or the like. Then, by removing the resist pattern, as shown in FIG.
To form the upper layer wiring 11 directly connected to this,
A multilayer wiring structure 1 is obtained.
【００２８】上記した多層配線構造１を有する半導体装
置の製造方法では、第１のプラグ形成材料膜４と第２の
プラグ形成材料膜７とをパターニングしてプラグ６を形
成しており、前述した従来例のようにコンタクトホール
内へ導電性材料を埋め込んでプラグを形成しないので、
コンタクトホール内に導電性材料を埋め込む際のカバレ
ッジの低下によるボイドの発生を防ぐことができる。よ
って、ボイドの発生に起因するコンタクト不良の発生や
電気的信頼性の低下を防止することができる。In the method of manufacturing a semiconductor device having the above-mentioned multilayer wiring structure 1, the plug 6 is formed by patterning the first plug forming material film 4 and the second plug forming material film 7. Unlike the conventional example, since the conductive material is not embedded in the contact hole to form the plug,
It is possible to prevent the occurrence of voids due to a decrease in coverage when the conductive material is embedded in the contact holes. Therefore, it is possible to prevent the occurrence of contact failure and the deterioration of electrical reliability due to the occurrence of voids.
【００２９】またプラグの一部６ａを形成した後、プラ
グの残部６ｂと下層配線９とのパターニングを行うた
め、下層配線９用のレジストパターン８を形成する際、
図２（ａ）に示すようにプラグの一部６ａに対してレジ
ストパターン８の合わせずれが起きても、従来例のよう
なスリット等が発生することなく図２（ｂ）に示すよう
にプラグの残部６ｂと下層配線９とが形成される。この
ため、スリット発生に起因するコンタクト不良やプラグ
６の上面の平坦化形状の悪化を防止することができ、よ
ってレジストパターン８の合わせずれの余裕を拡大する
ことができる。When the resist pattern 8 for the lower layer wiring 9 is formed in order to pattern the remaining portion 6b of the plug and the lower layer wiring 9 after forming the part 6a of the plug,
Even if the resist pattern 8 is misaligned with respect to a part 6a of the plug as shown in FIG. 2A, a slit or the like as in the conventional example does not occur, and the plug as shown in FIG. The remaining portion 6b and the lower layer wiring 9 are formed. Therefore, it is possible to prevent the contact failure and the deterioration of the flattened shape of the upper surface of the plug 6 due to the occurrence of the slit, and thus it is possible to increase the margin of misalignment of the resist pattern 8.
【００３０】また同じレジストパターン８を用いてプラ
グの残部６ｂと下層配線９とを形成するため、条件を選
ぶことによりプラグ６の直径と下層配線９の幅とを同じ
することができ、その結果、多層配線構造１の微細化を
進めることができる。Since the remaining portion 6b of the plug and the lower layer wiring 9 are formed using the same resist pattern 8, the diameter of the plug 6 and the width of the lower layer wiring 9 can be made the same by selecting the conditions, and as a result, The miniaturization of the multilayer wiring structure 1 can be promoted.
【００３１】さらに同じレジストパターン８を用いてプ
ラグの残部６ｂと下層配線９とを形成することから、プ
ラグの残部６ｂにおける下層配線９の長さ方向に沿う側
の側面下部６ｃが、下層配線９の長さ方向に沿う側面９
ｃに略面一に形成されるので、プラグ６はその一部６ａ
とプラグの残部６ｂとの双方が下層配線９の上面と接触
する状態で形成される。この結果、半導体装置の微細化
に伴いプラグ６の直径を縮小化しても、プラグ６と下層
配線９との接触面積を十分に確保でき、これによりプラ
グ６と下層配線９とのコンタクト抵抗を十分に小さくす
ることができるので、コンタクト抵抗の増大に伴う信号
伝播の遅延等を防止することができる。Further, since the remaining portion 6b of the plug and the lower layer wiring 9 are formed by using the same resist pattern 8, the lower side surface 6c of the remaining portion 6b of the plug on the side along the length direction of the lower layer wiring 9 is the lower layer wiring 9. Side 9 along the length direction of
Since the plug 6 is formed so as to be substantially flush with c, the plug 6 has a part 6a thereof.
And the remaining portion 6b of the plug are formed in contact with the upper surface of the lower layer wiring 9. As a result, even if the diameter of the plug 6 is reduced with the miniaturization of the semiconductor device, the contact area between the plug 6 and the lower layer wiring 9 can be sufficiently secured, and thus the contact resistance between the plug 6 and the lower layer wiring 9 can be sufficiently increased. Since it can be made extremely small, it is possible to prevent a signal propagation delay and the like due to an increase in contact resistance.
【００３２】なお、下層配線９用のレジストパターン８
の形成の際に、プラグの一部６ａに対してレジストパタ
ーン８の合わせずれが起きた場合、プラグ６の直径が減
少してしまい、このことによってコンタクト抵抗が多少
増大する可能性があるが、この場合にもプラグ６と下層
配線９との接触面積を十分に確保できるため、プラグ６
の直径の減少によるコンタクト抵抗の増大は問題になら
ない程度と考えられる。したがって、この実施例の半導
体装置の製造方法によれば、微細でかつ電気的信頼性の
高い多層配線構造を形成することができる。The resist pattern 8 for the lower layer wiring 9
When the resist pattern 8 is misaligned with respect to the part 6a of the plug during the formation of the plug, the diameter of the plug 6 is reduced, which may slightly increase the contact resistance. Even in this case, since the contact area between the plug 6 and the lower layer wiring 9 can be sufficiently secured, the plug 6
It is considered that the increase in contact resistance due to the decrease in the diameter of is not a problem. Therefore, according to the method of manufacturing a semiconductor device of this embodiment, it is possible to form a fine multilayer wiring structure having high electrical reliability.
【００３３】なお、上記実施例では、第１のプラグ形成
材料膜４と第２のプラグ形成材料膜７とを用いてプラグ
６を形成したが、例えば図３に示す、本発明における請
求項１記載の製造方法の実施例となる第２実施例のよう
に、第１のプラグ形成材料膜４のみでプラグ２６を形成
することもできる。この場合には、図３（ａ）に示すご
とく、上記第１実施例と同様にして第１のプラグ形成材
料膜４をパターニングしてプラグ２６を形成し、その後
プラグ２６を覆う状態で下層配線材料膜３上に下層配線
９用のレジストパターン８を形成する。In the above embodiment, the plug 6 is formed by using the first plug forming material film 4 and the second plug forming material film 7. However, for example, as shown in FIG. It is also possible to form the plug 26 only with the first plug forming material film 4 as in the second embodiment which is an embodiment of the described manufacturing method. In this case, as shown in FIG. 3A, the first plug forming material film 4 is patterned in the same manner as in the first embodiment to form the plug 26, and then the lower layer wiring in a state of covering the plug 26. A resist pattern 8 for the lower layer wiring 9 is formed on the material film 3.
【００３４】次いでレジストパターン８をマスクとした
異方性エッチングによって、図３（ｂ）に示すように下
層配線材料膜３をパターニングし、プラグ２６に連続す
る下層配線９を形成する。そしてレジストパターン８を
除去する。この後は、上記第１実施例と同様、図３
（ｃ）、（ｄ）に示すように層間絶縁膜１０、上層配線
１１をそれぞれ形成し、多層配線構造２０を得る。Then, the lower layer wiring material film 3 is patterned by anisotropic etching using the resist pattern 8 as a mask to form a lower layer wiring 9 continuous with the plug 26, as shown in FIG. 3B. Then, the resist pattern 8 is removed. After this, as in the first embodiment, as shown in FIG.
As shown in (c) and (d), the interlayer insulating film 10 and the upper wiring 11 are respectively formed to obtain the multilayer wiring structure 20.
【００３５】この実施例の半導体装置の製造方法では、
第１実施例に比べてプラグ２６と下層配線９との接触面
積が小さくなるため、第１実施例ほどプラグ２６と下層
配線９とのコンタクト抵抗を小さくできないものの、第
１実施例における第２のプラグ形成材料膜７の形成工程
分を削減でき、しかもレジストパターン８の合わせずれ
が発生した際のコンタクト不良の発生や平坦化形状の悪
化等を防止することができる。よって、第２実施例によ
っても微細でかつ電気的信頼性の高い多層配線構造２０
を得ることができる。In the method of manufacturing the semiconductor device of this embodiment,
Since the contact area between the plug 26 and the lower layer wiring 9 is smaller than that of the first embodiment, the contact resistance between the plug 26 and the lower layer wiring 9 cannot be made smaller than that of the first embodiment, but the second embodiment of the first embodiment does not. The number of steps for forming the plug forming material film 7 can be reduced, and further, it is possible to prevent the occurrence of contact failure and the deterioration of the flattened shape when the misalignment of the resist patterns 8 occurs. Therefore, even according to the second embodiment, the multilayer wiring structure 20 is fine and has high electrical reliability.
Can be obtained.
【００３６】さらに上記第１実施例では、導電性材料か
らなる第１のプラグ形成材料膜４を形成した場合につい
て述べたが、この第１のプラグ形成材料膜４に替え、本
発明における請求項３記載の製造方法の実施例である図
４の第３実施例に示すように、ＳｉＯ2 、窒化シリコン
（ＳｉＮ）等の絶縁性材料からなる第１のプラグ形成材
料３４を用いることもできる。Further, in the first embodiment described above, the case where the first plug forming material film 4 made of a conductive material is formed has been described. However, instead of the first plug forming material film 4, the claims of the present invention can be applied. As shown in the third embodiment of FIG. 4, which is an embodiment of the manufacturing method described in 3, the first plug forming material 34 made of an insulating material such as SiO 2 or silicon nitride (SiN) may be used.
【００３７】この場合には、図４（ａ）〜（ｄ）に示す
ように、絶縁材料によって第１のプラグ形成材料膜３４
を形成し、絶縁性のプラグの一部３６ａを形成する以
外、第１実施例と同様に行って多層配線構造３０を得
る。In this case, as shown in FIGS. 4A to 4D, the first plug forming material film 34 is made of an insulating material.
And a part 36a of the insulative plug is formed to obtain a multilayer wiring structure 30 in the same manner as in the first embodiment.
【００３８】このとき、第１のプラグ形成材料膜３４の
膜厚は第１実施例における第１のプラグ形成材料膜４の
それと同じである。また第１実施例と同様に、プラグの
一部３６ａを形成する際の異方性エッチングにおいて、
第２の下層配線材料膜３ｂがエッチングストッパー層と
なるよう、第２の下層配線材料膜３ｂを第１のプラグ形
成材料膜３４のエッチング速度に対して十分エッチング
速度が小さい導電性材料で形成する必要がある。また、
もし第１の下層配線材料膜３ａと第１のプラグ形成材料
膜３４とのエッチング選択比が十分とれ、かつ第１の下
層配線材料膜３ａの比抵抗率が十分小さければ、第２の
下層配線材料膜３ｂを省略することができる。At this time, the film thickness of the first plug forming material film 34 is the same as that of the first plug forming material film 4 in the first embodiment. Further, similarly to the first embodiment, in the anisotropic etching for forming the plug portion 36a,
The second lower layer wiring material film 3b is formed of a conductive material whose etching rate is sufficiently lower than the etching rate of the first plug forming material film 34 so that the second lower layer wiring material film 3b serves as an etching stopper layer. There is a need. Also,
If the etching selection ratio between the first lower layer wiring material film 3a and the first plug forming material film 34 is sufficient and the specific resistivity of the first lower layer wiring material film 3a is sufficiently small, the second lower layer wiring The material film 3b can be omitted.
【００３９】上記実施例の半導体装置の製造方法では、
第１のプラグ形成材料膜３４が絶縁性であるため、第１
実施例に比べてプラグ６と下層配線９とのコンタクト抵
抗を小さくできないものの、プラグの一部３６ａを形成
する際の異方性エッチングにおいて下層配線材料膜３と
第１のプラグ形成材料膜３４とのエッチング選択比がと
りやすくなる。このため、プラグの一部３６ａをより容
易に形成することができる。またレジストパターン８の
合わせずれが発生した際のコンタクト不良の発生や平坦
化形状の悪化等を防止することができる。In the method of manufacturing the semiconductor device of the above embodiment,
Since the first plug forming material film 34 is insulating,
Although the contact resistance between the plug 6 and the lower layer wiring 9 cannot be reduced as compared with the embodiment, the lower layer wiring material film 3 and the first plug forming material film 34 are formed in the anisotropic etching when forming the plug part 36a. It becomes easy to obtain the etching selection ratio of. Therefore, the plug portion 36a can be formed more easily. Further, it is possible to prevent the occurrence of contact failure and the deterioration of the flattened shape when the misalignment of the resist patterns 8 occurs.
【００４０】なお、本実施例では、第１の下層配線材料
膜３ａ上に直接第２の下層配線材料膜３ｂを積層し、こ
の上層に直接第１のプラグ形成材料膜４、３４を形成し
た場合について述べたが、第２の下層配線材料膜３ｂを
形成する前に第１の下層配線材料膜３ａ上面に密着層ま
たはバリアメタル層を堆積させる工程を行っても良く、
または第１のプラグ形成材料膜４、３４を形成する前に
第２の下層配線材料膜３ｂ上面に密着層またはバリアメ
タル層を堆積させる工程を行っても良い。同様に、層間
絶縁膜１０上面に上層配線材料膜を形成する前に、密着
層またはバリアメタル層を堆積させる工程を行っても良
い。In this embodiment, the second lower layer wiring material film 3b is directly laminated on the first lower layer wiring material film 3a, and the first plug forming material films 4 and 34 are directly formed on the second lower layer wiring material film 3b. Although the case has been described, a step of depositing an adhesion layer or a barrier metal layer on the upper surface of the first lower layer wiring material film 3a may be performed before forming the second lower layer wiring material film 3b.
Alternatively, a step of depositing an adhesion layer or a barrier metal layer on the upper surface of the second lower wiring material film 3b may be performed before forming the first plug forming material films 4 and 34. Similarly, a step of depositing an adhesion layer or a barrier metal layer may be performed before forming the upper wiring material film on the upper surface of the interlayer insulating film 10.
【００４１】また、プラグの一部６ａ、３６ａを形成す
る際の異方性エッチングにおける第２の下層配線材料膜
３ｂのエッチング速度を、第１のプラグ形成材料膜４、
３４のそれよりも小さくして第２の下層配線材料膜３ｂ
をエッチングストッパー層としたが、上記異方性エッチ
ングの時間等を制御することによって第１のプラグ形成
材料膜４、３４のみをエッチングすることも可能であ
る。Further, the etching rate of the second lower wiring material film 3b in the anisotropic etching when forming the plug portions 6a and 36a is set to the first plug forming material film 4,
The second lower wiring material film 3b is made smaller than that of 34
Although the above is used as the etching stopper layer, it is also possible to etch only the first plug forming material films 4 and 34 by controlling the anisotropic etching time and the like.
【００４２】[0042]
【発明の効果】以上説明したように請求項１記載の発明
では、プラグ形成材料膜をパターニングしてプラグを形
成することから、従来コンタクトホール内に導電性材料
を埋め込む際に起きていたボイドの発生を防止できるの
で、このことに起因するコンタクト不良の発生や電気的
信頼性の低下を防止することができる。またプラグを形
成した後に下層配線のパターニングを行うことから、プ
ラグに対して下層配線用のレジストパターンの合わせず
れが起きても、スリット等を発生させることなく下層配
線を形成できるので、スリット発生に起因するコンタク
ト不良やプラグの上面の平坦化形状の悪化を防止するこ
とができる。したがって、微細でかつ電気的信頼性の高
い多層配線構造を形成することができる。As described above, according to the first aspect of the present invention, since the plug forming material film is patterned to form the plug, the voids that have conventionally occurred when the conductive material is embedded in the contact hole. Since it can be prevented from occurring, it is possible to prevent the occurrence of contact failure and the deterioration of electrical reliability due to this. Also, since the lower layer wiring is patterned after the plug is formed, even if there is a misalignment of the resist pattern for the lower layer wiring with respect to the plug, the lower layer wiring can be formed without generating slits, etc. It is possible to prevent contact failure and deterioration of the flattened shape of the upper surface of the plug due to the contact failure. Therefore, it is possible to form a fine multi-layer wiring structure having high electrical reliability.
【００４３】請求項２記載の発明では、請求項１記載の
発明と同様の効果が得られる他、同じレジストパターン
を用いてプラグの残部と下層配線とを形成することか
ら、半導体装置の微細化に伴いプラグの直径を縮小化し
ても、プラグと下層配線との接触面積を十分に確保でき
るので、プラグと下層配線とのコンタクト抵抗を十分に
小さくすることができる。よって、コンタクト抵抗の増
大に伴う信号伝播の遅延等のない多層配線構造を得るこ
とができる。According to the second aspect of the invention, the same effect as that of the first aspect of the invention can be obtained, and since the remainder of the plug and the lower layer wiring are formed by using the same resist pattern, the semiconductor device is miniaturized. Therefore, even if the diameter of the plug is reduced, the contact area between the plug and the lower layer wiring can be sufficiently secured, and thus the contact resistance between the plug and the lower layer wiring can be sufficiently reduced. Therefore, it is possible to obtain a multi-layer wiring structure in which there is no delay in signal propagation due to an increase in contact resistance.
【００４４】請求項３記載の発明では、請求項１記載の
発明と同様の効果が得られる他、第１のプラグ形成材料
が絶縁性であり下層配線材料膜とエッチング選択比がと
りやすいので、異方性エッチングによってプラグの一部
をより容易に形成することができる。According to the third aspect of the invention, the same effect as that of the first aspect of the invention can be obtained, and since the first plug-forming material is insulative and has an etching selection ratio with the lower wiring material film, it is easy to obtain. A portion of the plug can be more easily formed by anisotropic etching.
【図１】（ａ）〜（ｇ）は本発明の半導体装置の製造方
法の第１実施例を工程順に説明するための要部側断面図
である。1A to 1G are side cross-sectional views of main parts for explaining a first embodiment of a method for manufacturing a semiconductor device of the present invention in the order of steps.
【図２】（ａ）、（ｂ）は第１実施例においてレジスト
パターンの合わせずれが発生した際の様子を示す要部側
断面図である。2 (a) and 2 (b) are side sectional views of a main part showing a state when misalignment of resist patterns occurs in the first embodiment.
【図３】（ａ）〜（ｄ）は本発明の半導体装置の製造方
法の第２実施例を工程順に説明するための要部側断面図
である。3A to 3D are side cross-sectional views of a main part for explaining a second embodiment of the method for manufacturing a semiconductor device according to the present invention in the order of steps.
【図４】（ａ）〜（ｄ）は本発明の半導体装置の製造方
法の第３実施例を工程順に説明するための要部側断面図
である。FIG. 4A to FIG. 4D are side sectional views of a main part for explaining a third embodiment of the method for manufacturing a semiconductor device according to the present invention in the order of steps.
【図５】（ａ）〜（ｆ）は従来の半導体装置の製造方法
を工程順に説明するための要部側断面図である。5A to 5F are side cross-sectional views of a main part for explaining a conventional method of manufacturing a semiconductor device in the order of steps.
【図６】本発明の課題を説明するための要部側断面図
（その１）である。FIG. 6 is a side cross-sectional view (No. 1) of a main part for explaining the problem of the present invention.
【図７】本発明の課題を説明するための要部側断面図
（その２）である。FIG. 7 is a side cross-sectional view of a main part (part 2) for explaining the problem of the present invention.
１、２０、３０ 多層配線構造 ２ 層間絶縁膜（下地層） ３ 下層配線材料膜 ４、３４ 第１のプラグ形成材料膜 ６、２６、３６ プラグ ６ａ、３６ａ プラグの一部 ６ｂ プラグの残部 ７ 第２のプラグ形成材料膜 ８ レジストパターン ９ 下層配線 １０ 層間絶縁膜 １１ 上層配線 1, 20, 30 Multilayer Wiring Structure 2 Interlayer Insulating Film (Underlayer) 3 Lower Wiring Material Film 4, 34 First Plug Forming Material Film 6, 26, 36 Plug 6a, Part of 36a Plug 6b Remainder of Plug 7th 2 plug forming material film 8 resist pattern 9 lower layer wiring 10 interlayer insulating film 11 upper layer wiring
Claims (3)
層配線の上方に形成された上層配線と、前記下層配線と
前記上層配線との間に介装された導電性を有する柱状の
プラグとからなる多層配線構造を有する半導体装置の製
造方法であって、 前記下地層上に下層配線材料膜とプラグ形成材料膜とを
順次積層形成する工程と、 前記プラグ形成材料膜をパターニングして前記プラグを
形成する工程と、 前記下層配線材料膜上に、このプラグを覆った状態で前
記下層配線用のレジストパターンを形成する工程と、 該レジストパターンをマスクとしたエッチングにより前
記下層配線材料膜をパターニングして、前記プラグに連
続する前記下層配線を形成し、その後前記レジストパタ
ーンを除去する工程と、 該下層配線と前記プラグとを覆う状態で前記下地層上に
層間絶縁膜を形成し、その後前記プラグの上面が露出す
る位置まで前記層間絶縁膜を除去する工程と、 前記層間絶縁膜の上面に前記プラグの上面を覆う状態で
上層配線材料膜を形成し、その後該上層配線材料膜をパ
ターニングして前記プラグに連続する前記上層配線を形
成し、前記多層配線構造を得る工程とを有していること
を特徴とする半導体装置の製造方法。1. A lower layer wiring formed on an underlayer, an upper layer wiring formed above the lower layer wiring, and a columnar column having conductivity interposed between the lower layer wiring and the upper layer wiring. A method of manufacturing a semiconductor device having a multilayer wiring structure including a plug, comprising a step of sequentially forming a lower layer wiring material film and a plug forming material film on the base layer, and patterning the plug forming material film. Forming the plug; forming a resist pattern for the lower layer wiring on the lower layer wiring material film while covering the plug; and etching the lower layer wiring material film by etching using the resist pattern as a mask. Patterning to form the lower layer wiring continuous with the plug, and then removing the resist pattern, and before the lower layer wiring and the plug are covered. Forming an interlayer insulating film on the underlying layer, and then removing the interlayer insulating film to a position where the upper surface of the plug is exposed; and an upper layer wiring material film with the upper surface of the interlayer insulating film covering the upper surface of the plug. And then patterning the upper layer wiring material film to form the upper layer wiring continuous with the plug to obtain the multilayer wiring structure, the method for manufacturing a semiconductor device.
層配線の上方に形成された上層配線と、前記下層配線と
前記上層配線との間に介装された導電性を有する柱状の
プラグとからなる多層配線構造を有する半導体装置の製
造方法であって、 前記下地層上に下層配線材料膜と導電性の第１のプラグ
形成材料膜とを順次積層形成する工程と、 前記第１のプラグ形成材料膜をパターニングして前記プ
ラグの一部を形成する工程と、 該プラグの一部を覆う状態で前記下層配線材料膜上に導
電性の第２のプラグ形成材料膜を形成する工程と、 該第２のプラグ形成材料膜上に、前記プラグの一部を覆
った状態で前記下層配線用のレジストパターンを形成す
る工程と、 該レジストパターンをマスクとしたエッチングにより前
記第２のプラグ形成材料膜と前記下層配線材料膜とをパ
ターニングして、前記プラグの残部を形成して前記プラ
グを得るとともに該プラグに連続する前記下層配線を形
成し、その後前記レジストパターンを除去する工程と、 該下層配線と前記プラグとを覆う状態で前記下地層上に
層間絶縁膜を形成し、その後前記プラグの上面が露出す
る位置まで前記層間絶縁膜を除去する工程と、 前記層間絶縁膜の上面に前記プラグの上面を覆う状態で
上層配線材料膜を形成し、その後該上層配線材料膜をパ
ターニングして前記プラグに連続する前記上層配線を形
成し、前記多層配線構造を得る工程とを有していること
を特徴とする半導体装置の製造方法。2. A lower-layer wiring formed on an underlayer, an upper-layer wiring formed above the lower-layer wiring, and a columnar column having conductivity, which is interposed between the lower-layer wiring and the upper-layer wiring. A method of manufacturing a semiconductor device having a multi-layer wiring structure including a plug, the method comprising: sequentially forming a lower wiring material film and a conductive first plug forming material film on the underlayer; Forming a part of the plug by patterning the plug forming material film, and forming a conductive second plug forming material film on the lower wiring material film in a state of covering the plug. And a step of forming a resist pattern for the lower layer wiring on the second plug forming material film while covering a part of the plug, and the second plug by etching using the resist pattern as a mask. Forming material film and Patterning the lower layer wiring material film to obtain the plug by forming the remaining portion of the plug, forming the lower layer wiring continuous to the plug, and thereafter removing the resist pattern; Forming an interlayer insulating film on the underlying layer in a state of covering the plug, and then removing the interlayer insulating film to a position where the upper surface of the plug is exposed; and an upper surface of the plug on the upper surface of the interlayer insulating film. Forming an upper layer wiring material film so as to cover the plug, and then patterning the upper layer wiring material film to form the upper layer wiring continuous with the plug to obtain the multilayer wiring structure. And a method for manufacturing a semiconductor device.
層配線の上方に形成された上層配線と、前記下層配線と
前記上層配線との間に介装された導電性を有する柱状の
プラグとからなる多層配線構造を有する半導体装置の製
造方法であって、 前記下地層上に下層配線材料膜と絶縁性の第１のプラグ
形成材料膜とを順次積層形成する工程と、 前記第１のプラグ形成材料膜をパターニングして前記プ
ラグの一部を形成する工程と、 該プラグの一部を覆う状態で前記下層配線材料膜上に導
電性の第２のプラグ形成材料膜を形成する工程と、 該第２のプラグ形成材料膜上に、前記プラグの一部を覆
った状態で前記下層配線用のレジストパターンを形成す
る工程と、 該レジストパターンをマスクとしたエッチングにより前
記第２のプラグ形成材料膜と前記下層配線材料膜とをパ
ターニングして、前記プラグの残部を形成して前記プラ
グを得るとともに該プラグに連続する前記下層配線を形
成し、その後前記レジストパターンを除去する工程と、 該下層配線と前記プラグとを覆う状態で前記下地層上に
層間絶縁膜を形成し、その後前記プラグの上面が露出す
る位置まで前記層間絶縁膜を除去する工程と、 前記層間絶縁膜の上面に前記プラグの上面を覆う状態で
上層配線材料膜を形成し、その後該上層配線材料膜をパ
ターニングして前記プラグに連続する前記上層配線を形
成し、前記多層配線構造を得る工程とを有していること
を特徴とする半導体装置の製造方法。3. A lower layer wiring formed on an underlayer, an upper layer wiring formed above the lower layer wiring, and a columnar column having conductivity interposed between the lower layer wiring and the upper layer wiring. A method of manufacturing a semiconductor device having a multi-layer wiring structure including a plug, comprising a step of sequentially laminating a lower layer wiring material film and an insulating first plug forming material film on the base layer, Forming a part of the plug by patterning the plug forming material film, and forming a conductive second plug forming material film on the lower wiring material film in a state of covering the plug. And a step of forming a resist pattern for the lower layer wiring on the second plug forming material film while covering a part of the plug, and the second plug by etching using the resist pattern as a mask. Forming material film and Patterning the lower layer wiring material film to obtain the plug by forming the remaining portion of the plug, forming the lower layer wiring continuous to the plug, and thereafter removing the resist pattern; Forming an interlayer insulating film on the underlying layer in a state of covering the plug, and then removing the interlayer insulating film to a position where the upper surface of the plug is exposed; and an upper surface of the plug on the upper surface of the interlayer insulating film. Forming an upper layer wiring material film so as to cover the plug, and then patterning the upper layer wiring material film to form the upper layer wiring continuous with the plug to obtain the multilayer wiring structure. And a method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157495A JPH08306779A (en) | 1995-05-10 | 1995-05-10 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157495A JPH08306779A (en) | 1995-05-10 | 1995-05-10 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306779A true JPH08306779A (en) | 1996-11-22 |
Family
ID=14564833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157495A Pending JPH08306779A (en) | 1995-05-10 | 1995-05-10 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306779A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399964B1 (en) * | 1996-12-30 | 2003-12-31 | 주식회사 하이닉스반도체 | Method for forming metal interconnection of semiconductor device |
| JP2005159326A (en) * | 2003-11-04 | 2005-06-16 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US7170176B2 (en) | 2003-11-04 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2008285409A (en) * | 2008-07-11 | 2008-11-27 | Casio Comput Co Ltd | Manufacturing method of wiring electrode structure |
-
1995
- 1995-05-10 JP JP11157495A patent/JPH08306779A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399964B1 (en) * | 1996-12-30 | 2003-12-31 | 주식회사 하이닉스반도체 | Method for forming metal interconnection of semiconductor device |
| JP2005159326A (en) * | 2003-11-04 | 2005-06-16 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US7170176B2 (en) | 2003-11-04 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7524709B2 (en) | 2003-11-04 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for a display device |
| JP2008285409A (en) * | 2008-07-11 | 2008-11-27 | Casio Comput Co Ltd | Manufacturing method of wiring electrode structure |
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