JPH08306792A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08306792A JPH08306792A JP7107499A JP10749995A JPH08306792A JP H08306792 A JPH08306792 A JP H08306792A JP 7107499 A JP7107499 A JP 7107499A JP 10749995 A JP10749995 A JP 10749995A JP H08306792 A JPH08306792 A JP H08306792A
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- bipolar transistor
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Abstract
(57)【要約】
【目的】素子領域間の距離を短くし、コンパクトな半導
体装置を提供する。 【構成】Ｐ型の基板１２上にはＰ型の活性層１４が形成
される。活性層１４内には、素子分離領域４２を挟んで
高耐圧バイポーラトランジスタ２０と低耐圧バイポーラ
トランジスタ５０とが形成される。基板１２内には、両
バイポーラトランジスタ２０、５０に対応してＮ型の第
１及び第２埋め込み層１６、１８が形成される。両埋め
込み層１６、１８の深さは実質的に同一であり、両バイ
ポーラトランジスタ２０、５０のベース層２４、５４も
深さは実質的に同一である。しかし、高耐圧バイポーラ
トランジスタ２０のコレクタ層２２の深さは低耐圧バイ
ポーラトランジスタ５０のコレクタ層５２の深さよりも
大きく設定される。
体装置を提供する。 【構成】Ｐ型の基板１２上にはＰ型の活性層１４が形成
される。活性層１４内には、素子分離領域４２を挟んで
高耐圧バイポーラトランジスタ２０と低耐圧バイポーラ
トランジスタ５０とが形成される。基板１２内には、両
バイポーラトランジスタ２０、５０に対応してＮ型の第
１及び第２埋め込み層１６、１８が形成される。両埋め
込み層１６、１８の深さは実質的に同一であり、両バイ
ポーラトランジスタ２０、５０のベース層２４、５４も
深さは実質的に同一である。しかし、高耐圧バイポーラ
トランジスタ２０のコレクタ層２２の深さは低耐圧バイ
ポーラトランジスタ５０のコレクタ層５２の深さよりも
大きく設定される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り具体的には、高耐圧バイポーラトランジスタと低耐圧
バイポーラトランジスタとが混載された半導体装置に関
する。
り具体的には、高耐圧バイポーラトランジスタと低耐圧
バイポーラトランジスタとが混載された半導体装置に関
する。
【０００２】
【従来の技術】高耐圧及び低耐圧の２つのバイポーラト
ランジスタが基板上に混載された半導体装置が知られて
いる。この場合、基板上にエピタキシャル成長により形
成される単結晶の活性層の厚さは、高耐圧の素子が有す
る予定の耐圧によって決定される。即ち、低耐圧の素子
の領域においては活性層の厚さは耐圧に必要な値以上の
ものとなっている。
ランジスタが基板上に混載された半導体装置が知られて
いる。この場合、基板上にエピタキシャル成長により形
成される単結晶の活性層の厚さは、高耐圧の素子が有す
る予定の耐圧によって決定される。即ち、低耐圧の素子
の領域においては活性層の厚さは耐圧に必要な値以上の
ものとなっている。
【０００３】
【発明が解決しようとする課題】上記従来の半導体装置
においては、素子領域間即ち素子分離領域においても活
性層の厚さが厚くなる。このため、素子分離領域を拡散
層により形成しようとすると、活性層が厚い分だけ素子
分離領域の幅を大きくとる必要が生じる。また更に、半
導体装置の横方向の耐圧を確保するためには、素子分離
領域の拡散層とバイポーラトランジスタのベースとの間
の距離も大きくする必要がある。従って、これらの理由
から、半導体装置の平面積を大きくする必要があり、こ
れが半導体装置の小型化を制限する要因となっている。
においては、素子領域間即ち素子分離領域においても活
性層の厚さが厚くなる。このため、素子分離領域を拡散
層により形成しようとすると、活性層が厚い分だけ素子
分離領域の幅を大きくとる必要が生じる。また更に、半
導体装置の横方向の耐圧を確保するためには、素子分離
領域の拡散層とバイポーラトランジスタのベースとの間
の距離も大きくする必要がある。従って、これらの理由
から、半導体装置の平面積を大きくする必要があり、こ
れが半導体装置の小型化を制限する要因となっている。
【０００４】本発明は、上記問題を考慮してなされたも
ので、高耐圧及び低耐圧の２つのバイポーラトランジス
タが基板上に混載された半導体装置において、素子領域
間の距離を減少させ、これにより、コンパクトな半導体
装置を提供することを目的とする。
ので、高耐圧及び低耐圧の２つのバイポーラトランジス
タが基板上に混載された半導体装置において、素子領域
間の距離を減少させ、これにより、コンパクトな半導体
装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、単結晶半導体からなる基板と、前記基板上に形成さ
れた単結晶半導体からなる活性層と、前記活性層内に形
成された高耐圧バイポーラトランジスタ及び低耐圧バイ
ポーラトランジスタと、前記両バイポーラトランジスタ
を分離するため、拡散により前記活性層の表面内に形成
された素子分離拡散層とを具備する半導体装置であっ
て、前記活性層に接触するように前記基板内に形成され
た第１導電型で低抵抗の第１及び第２埋め込み層と、前
記活性層の表面から、前記第１埋め込み層に到達するよ
うに形成された第１導電型の第１コレクタ層と、前記活
性層の表面から、前記第１埋め込み層に到達するように
前記第１コレクタ層に沿って形成された第１導電型で低
抵抗の第１引出し層と、前記第１コレクタ層の表面内に
形成された第２導電型の第１ベース層と、前記第１ベー
ス層の表面内に形成された第１導電型の第１エミッタ層
と、前記活性層の表面から、前記第２埋め込み層に到達
するように形成された第１導電型の第２コレクタ層と、
前記活性層の表面から、前記第２埋め込み層に到達する
ように前記第２コレクタ層に沿って形成された第１導電
型で低抵抗の第２引出し層と、前記第２コレクタ層の表
面内に形成された第２導電型の第２ベース層と、前記第
２ベース層の表面内に形成された第１導電型の第２エミ
ッタ層と、を具備し、前記第１及び第２埋め込み層の深
さは実質的に同一であると共に前記第１及び第２ベース
層の深さも実質的に同一である一方、前記第１コレクタ
層の深さは第２コレクタ層の深さよりも大きく、前記第
１コレクタ層、第１ベース層及び第１エミッタ層が前記
高耐圧バイポーラトランジスタを構成し、前記第２コレ
クタ層、第２ベース層及び第２エミッタ層が前記低耐圧
バイポーラトランジスタを構成することを特徴とする。
は、単結晶半導体からなる基板と、前記基板上に形成さ
れた単結晶半導体からなる活性層と、前記活性層内に形
成された高耐圧バイポーラトランジスタ及び低耐圧バイ
ポーラトランジスタと、前記両バイポーラトランジスタ
を分離するため、拡散により前記活性層の表面内に形成
された素子分離拡散層とを具備する半導体装置であっ
て、前記活性層に接触するように前記基板内に形成され
た第１導電型で低抵抗の第１及び第２埋め込み層と、前
記活性層の表面から、前記第１埋め込み層に到達するよ
うに形成された第１導電型の第１コレクタ層と、前記活
性層の表面から、前記第１埋め込み層に到達するように
前記第１コレクタ層に沿って形成された第１導電型で低
抵抗の第１引出し層と、前記第１コレクタ層の表面内に
形成された第２導電型の第１ベース層と、前記第１ベー
ス層の表面内に形成された第１導電型の第１エミッタ層
と、前記活性層の表面から、前記第２埋め込み層に到達
するように形成された第１導電型の第２コレクタ層と、
前記活性層の表面から、前記第２埋め込み層に到達する
ように前記第２コレクタ層に沿って形成された第１導電
型で低抵抗の第２引出し層と、前記第２コレクタ層の表
面内に形成された第２導電型の第２ベース層と、前記第
２ベース層の表面内に形成された第１導電型の第２エミ
ッタ層と、を具備し、前記第１及び第２埋め込み層の深
さは実質的に同一であると共に前記第１及び第２ベース
層の深さも実質的に同一である一方、前記第１コレクタ
層の深さは第２コレクタ層の深さよりも大きく、前記第
１コレクタ層、第１ベース層及び第１エミッタ層が前記
高耐圧バイポーラトランジスタを構成し、前記第２コレ
クタ層、第２ベース層及び第２エミッタ層が前記低耐圧
バイポーラトランジスタを構成することを特徴とする。
【０００６】望ましい態様において、前記第１及び第２
引出し層が、前記両バイポーラトランジスタ間で対向し
て配置され、前記素子分離拡散層が前記第１及び第２引
出し層間に形成される。
引出し層が、前記両バイポーラトランジスタ間で対向し
て配置され、前記素子分離拡散層が前記第１及び第２引
出し層間に形成される。
【０００７】
【作用】本発明によれば、素子領域間における活性層の
厚さが低耐圧の素子に必要な厚さまで減少するため、素
子分離拡散層の幅を小さくすることができる。また、素
子分離領域を挟んで第１及び第２引出し層を対向させる
と、半導体装置の横方向の耐圧が確保でき、素子分離拡
散層とバイポーラトランジスタのベースとの間の距離を
小さくすることができる。
厚さが低耐圧の素子に必要な厚さまで減少するため、素
子分離拡散層の幅を小さくすることができる。また、素
子分離領域を挟んで第１及び第２引出し層を対向させる
と、半導体装置の横方向の耐圧が確保でき、素子分離拡
散層とバイポーラトランジスタのベースとの間の距離を
小さくすることができる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の第１実施例に係る半導体装置を示
す概略断面図である。Ｐ型の単結晶シリコンからなる基
板１２上にはエピタキシャル成長によりＰ型の単結晶シ
リコンからなる活性層１４が形成される。活性層１４内
には、高耐圧バイポーラトランジスタ２０と低耐圧バイ
ポーラトランジスタ５０とが形成される。両バイポーラ
トランジスタ２０、５０間には素子分離領域４２が形成
され、これは、拡散により活性層１４の表面内に形成さ
れたＰ型で高抵抗の素子分離層４４を有する。基板１２
内には、Ｎ型で低抵抗の第１及び第２埋め込み層１６、
１８が形成され、これらは活性層１４に接触する。
する。図１は本発明の第１実施例に係る半導体装置を示
す概略断面図である。Ｐ型の単結晶シリコンからなる基
板１２上にはエピタキシャル成長によりＰ型の単結晶シ
リコンからなる活性層１４が形成される。活性層１４内
には、高耐圧バイポーラトランジスタ２０と低耐圧バイ
ポーラトランジスタ５０とが形成される。両バイポーラ
トランジスタ２０、５０間には素子分離領域４２が形成
され、これは、拡散により活性層１４の表面内に形成さ
れたＰ型で高抵抗の素子分離層４４を有する。基板１２
内には、Ｎ型で低抵抗の第１及び第２埋め込み層１６、
１８が形成され、これらは活性層１４に接触する。
【０００９】高耐圧バイポーラトランジスタ２０の領域
において、活性層１４の表面から、第１埋め込み層１６
に到達するようにＮ型の第１コレクタ層即ち第１ウェル
２２が形成される。また、活性層１４の表面から、第１
埋め込み層１６に到達するように、Ｎ型で低抵抗の第１
引出し層３２が形成される。第１引出し層３２は第１コ
レクタ層２２の周囲の例えば４箇所に配置される。第１
コレクタ層２２の表面内にはＰ型の第１ベース層２４が
形成され、更に、第１ベース層２４の表面内にはＮ型の
第１エミッタ層２６が形成される。
において、活性層１４の表面から、第１埋め込み層１６
に到達するようにＮ型の第１コレクタ層即ち第１ウェル
２２が形成される。また、活性層１４の表面から、第１
埋め込み層１６に到達するように、Ｎ型で低抵抗の第１
引出し層３２が形成される。第１引出し層３２は第１コ
レクタ層２２の周囲の例えば４箇所に配置される。第１
コレクタ層２２の表面内にはＰ型の第１ベース層２４が
形成され、更に、第１ベース層２４の表面内にはＮ型の
第１エミッタ層２６が形成される。
【００１０】各第１引出し層３２の表面内には、Ｎ型の
第１コレクタコンタクト層３４が形成される。第１ベー
ス層２４の表面内には、Ｐ型の第１ベースコンタクト層
２８が複数形成される。第１エミッタ層２６、第１ベー
スコンタクト層２８、第１コレクタコンタクト層３４は
同心円状に配置される。
第１コレクタコンタクト層３４が形成される。第１ベー
ス層２４の表面内には、Ｐ型の第１ベースコンタクト層
２８が複数形成される。第１エミッタ層２６、第１ベー
スコンタクト層２８、第１コレクタコンタクト層３４は
同心円状に配置される。
【００１１】低耐圧バイポーラトランジスタ５０の領域
において、活性層１４の表面から、第２埋め込み層１８
に到達するようにＮ型の第２コレクタ層即ち第２ウェル
５２が形成される。また、活性層１４の表面から、第２
埋め込み層１８に到達するように、Ｎ型で低抵抗の第２
引出し層６２が形成される。第２引出し層５２は第２コ
レクタ層５２の周囲の例えば４箇所に配置される。第２
コレクタ層５２の表面内にはＰ型の第２ベース層５４が
形成され、更に、第２ベース層５４の表面内にはＮ型の
第２エミッタ層５６が形成される。
において、活性層１４の表面から、第２埋め込み層１８
に到達するようにＮ型の第２コレクタ層即ち第２ウェル
５２が形成される。また、活性層１４の表面から、第２
埋め込み層１８に到達するように、Ｎ型で低抵抗の第２
引出し層６２が形成される。第２引出し層５２は第２コ
レクタ層５２の周囲の例えば４箇所に配置される。第２
コレクタ層５２の表面内にはＰ型の第２ベース層５４が
形成され、更に、第２ベース層５４の表面内にはＮ型の
第２エミッタ層５６が形成される。
【００１２】各第２引出し層６２の表面内には、Ｎ型の
第２コレクタコンタクト層６４が形成される。第２ベー
ス層５４の表面内には、Ｐ型の第２ベースコンタクト層
５８が複数形成される。第２エミッタ層５６、第２ベー
スコンタクト層５８、第２コレクタコンタクト層６４は
同心円状に配置される。
第２コレクタコンタクト層６４が形成される。第２ベー
ス層５４の表面内には、Ｐ型の第２ベースコンタクト層
５８が複数形成される。第２エミッタ層５６、第２ベー
スコンタクト層５８、第２コレクタコンタクト層６４は
同心円状に配置される。
【００１３】活性層１４の表面には絶縁層４６が形成さ
れ、ここに、第１及び第２エミッタ層２６、５６並びに
コンタクト層２８、３４、５８、６４に対応してコンタ
クトホールが形成される。各コンタクトホール内には電
極４８が配設され、活性層１４の対応する表面部位に接
触する。
れ、ここに、第１及び第２エミッタ層２６、５６並びに
コンタクト層２８、３４、５８、６４に対応してコンタ
クトホールが形成される。各コンタクトホール内には電
極４８が配設され、活性層１４の対応する表面部位に接
触する。
【００１４】第１及び第２埋め込み層１６、１８は同一
工程で形成され、それらの深さは実質的に同一である。
また第１及び第２ベース層２４、５４も同一工程で形成
され、それらの深さは実質的に同一である。しかし、第
１コレクタ層２２の深さは第２コレクタ層５２の深さよ
りも大きく設定される。これにより高耐圧バイポーラト
ランジスタ２０における第１埋め込み層１６上面から第
１ベース層２４の下面までの長さにより決まる耐圧が、
低耐圧バイポーラトランジスタ５０における第２埋め込
み層１８上面から第２ベース層５４の下面までの長さに
より決まる耐圧よりも大きくなる。
工程で形成され、それらの深さは実質的に同一である。
また第１及び第２ベース層２４、５４も同一工程で形成
され、それらの深さは実質的に同一である。しかし、第
１コレクタ層２２の深さは第２コレクタ層５２の深さよ
りも大きく設定される。これにより高耐圧バイポーラト
ランジスタ２０における第１埋め込み層１６上面から第
１ベース層２４の下面までの長さにより決まる耐圧が、
低耐圧バイポーラトランジスタ５０における第２埋め込
み層１８上面から第２ベース層５４の下面までの長さに
より決まる耐圧よりも大きくなる。
【００１５】第１及び第２引出し層３２、６２は、少な
くとも両バイポーラトランジスタ２０、５０間で対向す
るように配置され、素子分離層４４は第１及び第２引出
し層３２、６２間に形成される。この構造は、半導体装
置の横方向の耐圧を確保する点で望ましい。しかし、第
１及び第２引出し層３２、６２は、両バイポーラトラン
ジスタ２０、５０間に位置しないように配置することも
可能であり、この場合は、素子分離層４４は第１及び第
２コレクタ層２２、５２間でこれらに接するように形成
されることとなる。
くとも両バイポーラトランジスタ２０、５０間で対向す
るように配置され、素子分離層４４は第１及び第２引出
し層３２、６２間に形成される。この構造は、半導体装
置の横方向の耐圧を確保する点で望ましい。しかし、第
１及び第２引出し層３２、６２は、両バイポーラトラン
ジスタ２０、５０間に位置しないように配置することも
可能であり、この場合は、素子分離層４４は第１及び第
２コレクタ層２２、５２間でこれらに接するように形成
されることとなる。
【００１６】図２及び図３は本発明の第１実施例に係る
半導体装置の製造方法の一部を、各工程における概略断
面により順に示す図である。まず、図２（ａ）、（ｂ）
図示の如く、Ｐ型の単結晶シリコンからなる基板１２の
表面内にＮ型で低抵抗の第１及び第２埋め込み層１６、
１８が形成される。次に、図２（ｃ）図示の如く、基板
１２、第１及び第２埋め込み層１６、１８上にエピタキ
シャル成長により薄い単結晶シリコン層７２が形成され
る。
半導体装置の製造方法の一部を、各工程における概略断
面により順に示す図である。まず、図２（ａ）、（ｂ）
図示の如く、Ｐ型の単結晶シリコンからなる基板１２の
表面内にＮ型で低抵抗の第１及び第２埋め込み層１６、
１８が形成される。次に、図２（ｃ）図示の如く、基板
１２、第１及び第２埋め込み層１６、１８上にエピタキ
シャル成長により薄い単結晶シリコン層７２が形成され
る。
【００１７】次に、図３（ａ）図示の如く、高耐圧バイ
ポーラトランジスタの第１埋め込み層１６がエッチング
により掘り下げられ、凹部７４が形成される。この時の
凹部７４の深さは、高耐圧バイポーラトランジスタ２０
が有する予定の耐圧に依存して決定される。次に、図３
（ｂ）図示の如く、シリコン層７２を残したまま、凹部
７４及びシリコン層７２上にエピタキシャル成長により
厚い単結晶シリコン層７６が形成される。
ポーラトランジスタの第１埋め込み層１６がエッチング
により掘り下げられ、凹部７４が形成される。この時の
凹部７４の深さは、高耐圧バイポーラトランジスタ２０
が有する予定の耐圧に依存して決定される。次に、図３
（ｂ）図示の如く、シリコン層７２を残したまま、凹部
７４及びシリコン層７２上にエピタキシャル成長により
厚い単結晶シリコン層７６が形成される。
【００１８】次に、図３（ｃ）図示の如く、高耐圧側と
低耐圧側との間に形成される段差をなくすように、単結
晶シリコン層７６の表面がポリッシングにより削られ、
平坦化される。なお、図１の活性層１４は、図３（ｃ）
における単結晶シリコン層７２、７６に対応する。
低耐圧側との間に形成される段差をなくすように、単結
晶シリコン層７６の表面がポリッシングにより削られ、
平坦化される。なお、図１の活性層１４は、図３（ｃ）
における単結晶シリコン層７２、７６に対応する。
【００１９】次に、図１図示の如く、次にイオン注入及
び熱処理により、活性層７２、７６内にＮ型層３２、６
２及びＰ型層４４が形成される。次に、イオン注入及び
熱処理或いは拡散により、順次Ｐ型層２４、５４、Ｎ型
層２６、３４、５６、６４、Ｐ型層２８、５８が形成さ
れる。そして、活性層７６上に絶縁膜４６が形成され、
更に、コンタクトホールの形成後、電極４８が埋め込ま
れる。
び熱処理により、活性層７２、７６内にＮ型層３２、６
２及びＰ型層４４が形成される。次に、イオン注入及び
熱処理或いは拡散により、順次Ｐ型層２４、５４、Ｎ型
層２６、３４、５６、６４、Ｐ型層２８、５８が形成さ
れる。そして、活性層７６上に絶縁膜４６が形成され、
更に、コンタクトホールの形成後、電極４８が埋め込ま
れる。
【００２０】なお、図２及び図３における薄い単結晶シ
リコン層７２は、主に製造工程における保護膜としての
機能を利用するものであるから、これを、単結晶シリコ
ン層以外の保護膜、例えば酸化膜に置き換えることがで
きる。
リコン層７２は、主に製造工程における保護膜としての
機能を利用するものであるから、これを、単結晶シリコ
ン層以外の保護膜、例えば酸化膜に置き換えることがで
きる。
【００２１】図４はこの様な観点に基づいて、図２及び
図３図示の方法を変更した別の製造方法を示す図であ
る。図４（ａ）は、図２（ｃ）に続く工程であり、但
し、薄い単結晶シリコン層７２は、保護膜７３に置き換
えられている。そして、高耐圧バイポーラトランジスタ
の第１埋め込み層１６がエッチングにより掘り下げら
れ、凹部７４が形成される。次に、図４（ｂ）図示の如
く、保護膜７３が除去され後、基板１２、第１及び第２
埋め込み層１６、１８上にエピタキシャル成長により厚
い単結晶シリコン層７６が形成される。
図３図示の方法を変更した別の製造方法を示す図であ
る。図４（ａ）は、図２（ｃ）に続く工程であり、但
し、薄い単結晶シリコン層７２は、保護膜７３に置き換
えられている。そして、高耐圧バイポーラトランジスタ
の第１埋め込み層１６がエッチングにより掘り下げら
れ、凹部７４が形成される。次に、図４（ｂ）図示の如
く、保護膜７３が除去され後、基板１２、第１及び第２
埋め込み層１６、１８上にエピタキシャル成長により厚
い単結晶シリコン層７６が形成される。
【００２２】次に、図４（ｃ）図示の如く、高耐圧側と
低耐圧側との間に形成される段差をなくすように、単結
晶シリコン層７６の表面がポリッシングにより削られ、
平坦化される。なお、この場合、図１の活性層１４は、
図４（ｃ）における単結晶シリコン層７６に対応する。
低耐圧側との間に形成される段差をなくすように、単結
晶シリコン層７６の表面がポリッシングにより削られ、
平坦化される。なお、この場合、図１の活性層１４は、
図４（ｃ）における単結晶シリコン層７６に対応する。
【００２３】
【発明の効果】本発明によれば、素子領域間における活
性層の厚さを低耐圧の素子に必要な厚さまで減少させる
ことができ、このため、素子分離領域を拡散層により形
成しても、その幅を小さくすることができる。また、素
子分離領域を挟んで第１及び第２引出し層を対向させる
ことにより半導体装置の横方向の耐圧を確保でき、素子
分離拡散層とバイポーラトランジスタのベースとの間の
距離を小さくすることができる。従って、素子領域間の
距離を小さくし、コンパクトな半導体装置を提供するこ
とが可能となる。
性層の厚さを低耐圧の素子に必要な厚さまで減少させる
ことができ、このため、素子分離領域を拡散層により形
成しても、その幅を小さくすることができる。また、素
子分離領域を挟んで第１及び第２引出し層を対向させる
ことにより半導体装置の横方向の耐圧を確保でき、素子
分離拡散層とバイポーラトランジスタのベースとの間の
距離を小さくすることができる。従って、素子領域間の
距離を小さくし、コンパクトな半導体装置を提供するこ
とが可能となる。
【図１】本発明の第１実施例に係る半導体装置を示す概
略断面図。
略断面図。
【図２】本発明の第１実施例に係る半導体装置の製造方
法の、各工程における概略断面を順に示す図。
法の、各工程における概略断面を順に示す図。
【図３】本発明の第１実施例に係る半導体装置の製造方
法の、各工程における概略断面を図２に続いて順に示す
図。
法の、各工程における概略断面を図２に続いて順に示す
図。
【図４】本発明の第１実施例に係る半導体装置の別の製
造方法の、各工程における概略断面を図２に続いて順に
示す図。
造方法の、各工程における概略断面を図２に続いて順に
示す図。
１２…基板、１４…活性層、１６、１８…埋め込み層、
２０…高耐圧バイポーラトランジスタ、２２…コレクタ
層、２４…ベース層、２６…エミッタ層、３２…引出し
層、４２…素子分離領域、４４…素子分離層、５０…低
耐圧バイポーラトランジスタ、５２…コレクタ層、５４
…ベース層、５６…エミッタ層、６２…引出し層。
２０…高耐圧バイポーラトランジスタ、２２…コレクタ
層、２４…ベース層、２６…エミッタ層、３２…引出し
層、４２…素子分離領域、４４…素子分離層、５０…低
耐圧バイポーラトランジスタ、５２…コレクタ層、５４
…ベース層、５６…エミッタ層、６２…引出し層。
Claims (2)
- 【請求項１】単結晶半導体からなる基板と、前記基板上
に形成された単結晶半導体からなる活性層と、前記活性
層内に形成された高耐圧バイポーラトランジスタ及び低
耐圧バイポーラトランジスタと、前記両バイポーラトラ
ンジスタを分離するため、拡散により前記活性層の表面
内に形成された素子分離拡散層とを具備する半導体装置
であって、 前記活性層に接触するように前記基板内に形成された第
１導電型で低抵抗の第１及び第２埋め込み層と、 前記活性層の表面から、前記第１埋め込み層に到達する
ように形成された第１導電型の第１コレクタ層と、 前記活性層の表面から、前記第１埋め込み層に到達する
ように前記第１コレクタ層に沿って形成された第１導電
型で低抵抗の第１引出し層と、 前記第１コレクタ層の表面内に形成された第２導電型の
第１ベース層と、 前記第１ベース層の表面内に形成された第１導電型の第
１エミッタ層と、 前記活性層の表面から、前記第２埋め込み層に到達する
ように形成された第１導電型の第２コレクタ層と、 前記活性層の表面から、前記第２埋め込み層に到達する
ように前記第２コレクタ層に沿って形成された第１導電
型で低抵抗の第２引出し層と、 前記第２コレクタ層の表面内に形成された第２導電型の
第２ベース層と、 前記第２ベース層の表面内に形成された第１導電型の第
２エミッタ層と、を具備し、前記第１及び第２埋め込み
層の深さは実質的に同一であると共に前記第１及び第２
ベース層の深さも実質的に同一である一方、前記第１コ
レクタ層の深さは第２コレクタ層の深さよりも大きく、
前記第１コレクタ層、第１ベース層及び第１エミッタ層
が前記高耐圧バイポーラトランジスタを構成し、前記第
２コレクタ層、第２ベース層及び第２エミッタ層が前記
低耐圧バイポーラトランジスタを構成することを特徴と
する半導体装置。 - 【請求項２】前記第１及び第２引出し層が、前記両バイ
ポーラトランジスタ間で対向して配置され、前記素子分
離拡散層が前記第１及び第２引出し層間に形成されるこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7107499A JPH08306792A (ja) | 1995-05-01 | 1995-05-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7107499A JPH08306792A (ja) | 1995-05-01 | 1995-05-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306792A true JPH08306792A (ja) | 1996-11-22 |
Family
ID=14460764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7107499A Pending JPH08306792A (ja) | 1995-05-01 | 1995-05-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454545C (zh) * | 2005-09-27 | 2009-01-21 | 三洋电机株式会社 | 半导体装置及其制造方法 |
-
1995
- 1995-05-01 JP JP7107499A patent/JPH08306792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454545C (zh) * | 2005-09-27 | 2009-01-21 | 三洋电机株式会社 | 半导体装置及其制造方法 |
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