JPH08306810A - 不揮発性記憶装置の製造方法 - Google Patents

不揮発性記憶装置の製造方法

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JPH08306810A
JPH08306810A JP8088002A JP8800296A JPH08306810A JP H08306810 A JPH08306810 A JP H08306810A JP 8088002 A JP8088002 A JP 8088002A JP 8800296 A JP8800296 A JP 8800296A JP H08306810 A JPH08306810 A JP H08306810A
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Abstract

(57)【要約】 【課題】 不揮発性記憶装置の製造方法を提供する。 【解決手段】 不揮発性記憶装置のセルの情報書込効率
を改善させるための側壁ゲート電極２２２ａを浮遊ゲー
トのソース領域側に形成する構成において、第３導電層
を写真蝕刻工程でパタニングして前記側壁ゲート電極２
２２ａを形成すると共に、ドレイン領域２１８の上部の
自己整列形コンタクトホールを埋込むパッド層を形成す
る。これによれば、側壁ゲート電極２２２ａにより情報
書込速度を改善させ、過度な情報消去が行われたセルに
よる読出し時の誤動作を改善すると共に、側壁ゲート電
極２２２ａの断面積を大きく形成し側壁ゲート電極２２
２ａの抵抗を減少させうる。また、ドレインの上部に自
己整列形コンタクトホールを形成し、セルの面積を減少
させうる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に不揮発性記憶装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性記憶装置は、RAM とは異なって
電源供給を中断してもセル内の情報が無くならない特徴
を有する。このような特性に因して不揮発性記憶装置は
コンピューター及びメモリカードに広く使用される。従
来の不揮発性記憶装置であるフラッシュメモリまたはEE
PROM（Electrically Erasable Progammable Read OnlyM
emory）のような素子の情報書込は、メモリセルトラン
ジスターのソースとバルクを接地させ制御ゲートとドレ
インに高い電圧を印加することにより、ドレイン接合付
近から生成されたチャンネルホットキャリヤを浮遊ゲー
トに注入させ行われる。即ちセルトランジスターのスレ
ショルド電圧を増加させることにより読出す時、セル電
流を小さくしてこの場合は情報が書込まれたと判断す
る。しかし前記のようにドレイン付近から生成されたチ
ャンネルホットキャリヤによる情報書込は、ドレイン付
近のゲート絶縁層に形成されるゲート電界がソース付近
のゲート絶縁層に形成されるゲート電界より弱いので、
浮遊ゲートへのホットキャリヤの注入効率が低い。これ
は情報書込の速度を低下させる問題点を誘発させる。従
って、このような問題点を改善するためにソース領域側
に浮遊ポリシリコンスペーサを形成することにより、情
報書込の速度を改善させるセル構造が提案された（Albe
rt T．Wu et al．：米国特許第４、７９４、５６５
号）。これはソース領域の付近でホットキャリヤを発生
させ浮遊ゲートに注入させる方法を利用したものであ
る。
【０００３】図１は前記浮遊ポリシリコンスペーサを有
する不揮発性記憶装置の代表的なセル構造を示したもの
である。前記図１を参照すれば、部材番号１０は半導体
基板、１２は前記半導体基板１０の表面に形成されたゲ
ート絶縁層、１４は前記ゲート絶縁層１２上に形成され
た浮遊ゲート、１６は前記浮遊ゲート１４上に形成され
た層間絶縁層、１８は前記層間絶縁層１６上に形成され
た制御ゲート、２０は前記制御ゲート１８及び前記浮遊
ゲート１４を覆う絶縁層、２２は前記制御ゲート１８及
び前記浮遊ゲート１４の一方の側壁に前記絶縁層２０を
開けて離隔され形成された浮遊ポリシリコンスペーサ、
２４は前記浮遊ポリシリコンスペーサ２２とオーバーラ
ップされながら前記半導体基板１０の表面に形成された
ソース領域、そして２６は前記浮遊ゲート１４とオーバ
ーラップされながら前記ソース領域２４と面するように
前記半導体基板１０の表面に形成されたドレイン領域を
示す。また部材番号２８は前記浮遊ポリシリコンスペー
サ２２の下の半導体基板１０の表面に形成される第１チ
ャンネル領域、３０は前記浮遊ゲート１４と前記浮遊ポ
リシリコンスペーサ２２との間に位置した絶縁層２０の
下の半導体基板１０の表面に形成される第２チャンネル
領域、そして３２は前記浮遊ゲート１４の下の半導体基
板１０の表面に形成される第３チャンネル領域を示す。
ここで前記第２チャンネル領域３０はセルに情報を書込
ませる際非常に重要な役割をする。即ち前記のセル構造
で情報書込動作はソース領域２４と半導体基板１０を接
地させ、制御ゲート１８とドレイン領域２６に各々１２
V と５V を印加することにより行われる。この際前記第
２チャンネル領域３０とその上部のゲート絶縁層１２に
各々最大の大きさを有するチャンネル電界（水平電界）
とゲート電界（垂直電界）が形成される。ソース領域側
に隣接した部分で形成されたゲート電界は、ドレイン領
域付近のゲート絶縁層に形成されるゲート電界よりさら
に強い。従って、前記第２チャンネル領域３０に形成さ
れた電界により生成されたホットキャリヤの多量が前記
最大の大きさを有するゲート電界により前記浮遊ゲート
１４に注入される。結果的に、これは前記図１のセル構
造によるホットキャリヤの注入効率が前記浮遊ポリシリ
コンスペーサ２２、前記第１チャンネル領域２８、及び
前記第２チャンネル領域３０を有しないセル構造でのホ
ットキャリヤの注入効率よりさらに大きくする効果をも
たらす。
【０００４】しかし、図１のようなセル構造を有する不
揮発性記憶装置は、過度な情報消去に因してスレショル
ド電圧がマイナスの電圧を有するセルのビットラインを
共有しながらプログラムされた他のセルを選択的に読出
す時、前記過度な情報消去が行われたセルの情報が読出
されて誤動作が発生しうる。これは、選択されたセルと
非選択されたセルの浮遊シリコンスペーサ２２が全てフ
ローティング状態であるので非選択されたセルの中過度
消去されたセルのトランジスターがオンになってビット
ラインに多くの電流を流れるようにするからである。
【０００５】前記米国特許第４、７９４、５６５号では
前記図１の以外に他の構造を有する実施例を幾つか紹介
した。これら構造によれば、前述した過度な情報消去に
よる誤動作は解決しうる。しかし、浮遊ゲートと制御ゲ
ートが重なる面積が小さくて情報書込に影響を与えるカ
ップリング比が小さくなったり、セル面積が大きくなる
問題点を有する。従ってこのような問題点を改善するた
めに、ソース領域側に側壁ゲート電極を有するセル構造
が提案された（John Caywood、米国特許第５、２３５、
５４４号）。
【０００６】図２と図３は前記側壁ゲート電極を有する
セル構造とセル配置図の一部を各々示したものである。
図２を参照すれば参照番号４０は半導体基板、４２は前
記半導体基板４０の上にゲート絶縁層により離隔され形
成された浮遊ゲート、４４は前記浮遊ゲート４２上に層
間絶縁層により離隔され形成された制御ゲート電極、４
６は前記制御ゲート４４及び前記浮遊ゲート４２の一方
の側壁に絶縁層により離隔され形成された側壁ゲート電
極、４８は前記浮遊ゲート４２とオーバーラップされな
がら前記半導体基板４０の表面に形成されたドレイン領
域、そして５０は前記ドレイン領域と面して前記側壁ゲ
ート電極４６とオーバーラップされながら前記半導体基
板４０の表面に形成されたソース領域を示す。前記図２
に示されたセルにおいて、情報の書込はソース領域５０
を接地させドレイン領域４８に約５V 、制御ゲート４４
に１２V 乃至１８V 、そして側壁ゲート電極４６に１．
５V 乃至２．５V を印加することにより行われる。これ
はソース領域５０の付近でホットキャリヤが発生し浮遊
ゲート４２に注入されるからである。一方、情報の消去
はドレイン領域４８と浮遊ゲート４２がオーバーラップ
された部分に形成された薄いゲート絶縁層を通したトン
ネル電流を利用することにより行われる。即ちソース領
域５０はフローティングさせドレイン領域４８と制御ゲ
ート４４に各々＋５V と−８V乃至−１３V を印加する
ことにより、F-N トンネル現象を利用し浮遊ゲート４２
に注入された電子等をドレイン領域４８に移動させ情報
を消去させる。
【０００７】図３は、前記図２に示されたセルを２次元
的に配列させたセルアレー領域の一部を示した等価回路
図である。図３によれば、選択されたセル７６の情報を
読取るための動作は非選択されたビットライン６２、非
選択された側壁ゲート電極８０、８２、そして全てのソ
ース領域６４、６６、６８は接地させ、選択されたセル
７６の全ての制御ゲート電極７０にはプログラムされた
セルと消去されたセルの区分のための適切な電圧、例え
ば０V 乃至３V を印加し、非選択された制御ゲート電極
７２、７４は接地させ、選択されたビットライン６０及
び選択された側壁ゲート電極７８に各々１V乃至２V 及
び５V を印加することにより行われる。従って前記の特
許によれば、情報の読出し時非選択されたセルの側壁ゲ
ート電極８０、８２接地させることにより、過度な情報
消去が行われたセルによる誤動作を防止しうる。さらに
詳しくは、過度な情報消去が行われたセルが非選択され
た時そのセルの側壁ゲート電極を接地させることにより
側壁ゲート電極の下にチャンネルを形成させなくセルト
ランジスターをオフさせる。
【０００８】しかし、ポリシリコンスペーサで形成され
た側壁ゲート電極を具備する前記セル構造を採択する不
揮発性記憶装置は、次のような問題点を有する。第１、
セルの情報書込の特性に影響を与えるスペーサの幅をウ
ェーハ内の位置及びウェーハ別に均一に形成しにくい。
第２、スペーサの幅が非常に狭くて側壁ゲート電極の大
きい抵抗値を有する。これは任意の側壁ゲート電極を選
択する時RC遅延時間を延ばして動作速度を遅くする。
【０００９】第３、セルのアドレスを指定する周辺回路
部のデコーダと側壁ゲート電極、即ちスペーサを連結す
るための工程が複雑で難しい。これはスペーサが非常に
狭い幅を有するのでスペーサ上に直接コンタクトホール
を形成しにくいからである。
【００１０】
【発明が解決しょうとする課題】従って、本発明の目的
は、ソース領域の付近に断面積が大きい側壁ゲート電極
及びドレイン領域の上部に自己整列形コンタクトホール
を形成することにより、セルの情報書込の効率を増大さ
せセルの過度な情報消去による情報の読出し時の誤動作
を防止することは勿論であり、側壁ゲート電極の抵抗を
低くし側壁ゲート電極とデコーダを易しく連結させうる
不揮発性記憶装置を提供することである。
【００１１】
【発明を解決するための手段】前記目的を達成するため
に本発明は、複数のセルが２次元的に配列されたセルア
レー領域を具備する不揮発性記憶装置の製造方法におい
て、前記セルは第１導電形の半導体基板に素子分離のた
めのフィールド酸化層を形成することにより、活性領域
と非活性領域を限定する段階と、前記フィールド酸化層
が形成された半導体基板の全面にゲート絶縁層と第１導
電層を順次に形成する段階と、前記第１導電層をパタニ
ングして行方向に隣接したセルが相互隔離されるように
変更された第１導電層を形成する段階と、前記変更され
た第１導電層が形成された半導体基板の全面に第１絶縁
層、第２導電層、第２絶縁層を順次に形成する段階と、
制御ゲート電極用マスクを利用し前記第２絶縁層、第２
導電層、第１絶縁層、そして変更された第１導電層を連
続的にパタニングすることにより、第２絶縁層パター
ン、第２導電層パターン、第１絶縁層パターン、及び第
１導電層パターンが順次に積層されたゲートパターンを
形成する段階と、前記ゲートパターンの両側壁に側壁絶
縁層パターンを形成する段階と、前記ゲートパターンの
一側の活性領域に第２導電形のドレイン領域を形成する
段階と、前記ドレイン領域上のゲート絶縁層を蝕刻する
ことにより、前記ドレイン領域を露出させる自己整列形
コンタクトホールを形成する段階と、前記結果物の全面
に前記自己整列形コンタクトホールを埋込む第３導電層
を形成する段階と、前記第３導電層をパタニングして前
記自己整列形コンタクトホールを覆うパッド層を形成す
ると共に、前記ドレイン領域の反対側の側壁絶縁層パタ
ーンを取囲みながら前記ゲート絶縁層パターンの一部を
覆う側壁ゲート電極を形成する段階と、前記側壁ゲート
電極の側の半導体基板の表面に第２導電形のソース領域
を形成する段階を具備して形成されることを特徴とする
不揮発性記憶装置の製造方法を提供する。
【００１２】
【発明の実施の形態】以下、添付の図面に基づき本発明
を詳しく説明する。図４は本発明による不揮発性記憶装
置のセルアレーの一部を示す平面図であって、部材番号
１００は素子分離のための複数のフィールド酸化層パタ
ーン、１０２は前記フィールド酸化層パターン１００内
に配置されて隣接するセルの浮遊ゲートを相互隔離する
ための浮遊ゲート隔離パターン、１０４は前記フィール
ド酸化層パターン１００及びこれらの間の活性領域を横
切る制御ゲート電極パターン、１０６は前記制御ゲート
電極パターン１０４の間の活性領域を露出させて露出さ
れた活性領域にドレイン領域を形成させるためのドレイ
ンイオン注入パターン、１０８ａは前記ドレイン領域を
覆うパッド層パターン、１０８ｂは前記制御ゲート電極
パターン１０４を中心に前記ドレイン領域と面する活性
領域上に前記制御ゲート電極パターン１０４とオーバー
ラップされるように配置された側壁ゲート電極パター
ン、１１０は前記パッド層パターン１０８ａ上に配置さ
れたビットコンタクトパターン、そして１１２は前記ビ
ットコンタクトパターン１１０を覆いながら前記制御ゲ
ート電極パターン１０４と交差されるように配置された
ビットラインを示す。
【００１３】図５乃至図１２は前記図４の切断線ＸＸ’
による、本発明の実施例によるセル製造方法を示した断
面図であって、図６と図８は前記図４の切断線ＹＹ’に
よる断面図である。図５と図６は変形された第１導電層
２０６を形成する段階を示したものであって、第１導電
形の半導体基板２００に素子分離のためのフィールド酸
化層２０２を形成する。次いで、前記フィールド酸化層
２０２が形成された半導体基板の全面にゲート絶縁層２
０４と第１導電層、例えばポリシリコン層を順次に形成
する。引続き、前記図４に示された絶断線ＹＹ’の方向
に隣接したセルを相互隔離させるために前記第１導電層
をパタニングすることにより、変形された第１導電層２
０６を形成する。
【００１４】図７と図８は浮遊ゲートの第１導電層パタ
ーン２０６ａと制御ゲート電極の第２導電層パターン２
１０を形成する段階を示したものであって、前記変形さ
れた第１導電層２０６が形成された半導体基板の全面に
第１絶縁層、第２導電層、そして第２絶縁層を順次に形
成する。ここで、前記第１絶縁層は酸化層、NO（nitrid
e ／oxide ）層、そしてONO （oxide ／nitride ／oxid
e ）層よりなる一群から選択された何れか１つで形成
し、前記第２導電層はポリシリコン層とタングステンポ
リサイド層のうち選択された何れか１つで形成する。次
いで、図４の制御ゲート電極パターン１０４が形成され
たマスクを使用して前記第２絶縁層、第２導電層、第１
絶縁層、そして変形された第１導電層２０６を連続的に
パタニングすることにより第２絶縁層パターン２１２、
第２導電層パターン２１０、第１絶縁層パターン２０
８、そして第１導電層パターン２０６ａで構成されるゲ
ートパターンを形成する。前記図７と図８に示されたよ
うに、前記第１導電層パターン２０６ａ、即ち浮遊ゲー
トは隣接したセルの浮遊ゲートと相互隔離されているの
で任意の選択されたセルに対して情報記入または情報消
去が可能である。
【００１５】図９はドレイン領域２１８及びコンタクト
ホール２２０を有するゲート絶縁層パターン２０４ａを
形成する段階を示したものであって、まず前記ゲートパ
ターンの両側壁に側壁絶縁層パターン２１４ａ、２１４
ｂを形成する。ここで、側壁絶縁層パターン２１４ａ、
２１４ｂは前記ゲートパターンが形成された半導体基板
を熱酸化させて前記ゲートパターンの側壁に成長される
熱酸化層として形成したり、前記ゲートパターンが形成
された半導体基板の全面に絶縁層を蒸着した後、これを
異方性蝕刻して前記ゲートパターンの側壁に形成される
スペーサとして形成する。この際、前記スペーサとして
側壁絶縁層パターン２１４ａ、２１４ｂを形成する場合
には前記スペーサを形成した後に高温で熱酸化層を成長
させ、スペーサの形成のための異方性蝕刻時発生する蝕
刻損傷を回復させると共に異方性蝕刻された部分のゲー
ト絶縁層を厚く形成する。引続き、図４のドレインイオ
ン注入パターン１０６が形成されたマスクを使用して前
記第２絶縁層パターン２１２等間の領域が２つ毎に開口
されるように第１フォトレジストパターン２１６を形成
する。次いで前記第１フォトレジストパターン２１６に
より開口された領域の露出されたゲート絶縁層をスクリ
ーン層として前記第１導電形と反対形である第２導電形
の不純物をイオン注入することにより、前記露出された
ゲート絶縁層の下部に第２導電形のドレイン領域２１８
を形成する。引続き、前記露出されたゲート絶縁層を蝕
刻して前記ドレイン領域２１８の上部に自己整列形のコ
ンタクトホール２２０を形成する。このように自己整列
形のコンタクトホール２２０をドレイン領域２１８上に
形成することにより側壁絶縁層パターン２１４ｂの間の
間隔を最小化させる。
【００１６】図１０は、第３導電層２２２を蒸着する段
階を示したものであって、前記第１フォトレジストパタ
ーン２１６を除去する。次いで、第１フォトレジストパ
ターン２１６が除去された半導体基板の全面に前記コン
タクトホール２２０を埋込む第３導電層２２２、例えば
ポリシリコン層を形成する。図１１は、本発明の特徴要
素である側壁ゲート電極２２２ａとパッド層２２２ｂを
形成する段階を示したものであって、前記第３導電層２
２２上に第２フォトレジストパターン２２４を形成す
る。引続き、第２フォトレジストパターン２２４を蝕刻
マスクとして前記第３導電層２２２を蝕刻することによ
り、前記ドレイン領域２１８の反対側に形成された側壁
絶縁層パターン２１４ａとゲート絶縁層の一部を覆う側
壁ゲート電極２２２ａを形成すると共に前記ドレイン領
域２１８の上部にパッド層２２２ｂを形成する。
【００１７】示されたように、前記側壁ゲート電極２２
２ａの断面積はスペーサで形成された従来の側壁ゲート
電極の断面積より非常に大きいのでその抵抗を大きく減
少させうる。従って、任意の側壁ゲート電極を選択する
時、側壁ゲート電極による信号伝達速度を大きく改善さ
せうる。また前記側壁ゲート電極は写真蝕刻工程により
形成されるので、側壁ゲート電極をパタニングする時こ
れと連結されながら前記第３導電層２２２よりなる広い
パターン（図示せず）をセルアレー領域の外部に同時に
形成しうる。従って、周辺回路部に位置するデコーダ
（図示せず）の出力線と前記側壁ゲート電極２２２ａを
連結させるためのコンタクトホールを前記広いパターン
上に容易に形成しうる。次いで、前記側壁ゲート電極２
２２ａの側の半導体基板の表面に第２導電形の不純物を
イオン注入することにより第２導電形のソース領域２２
６を形成すると共に、ソース領域２２６と前記ドレイン
領域２１８の間にチャンネル領域を限定する。ここで、
チャンネル領域は前記側壁ゲート電極２２２ａの下の半
導体基板の表面部分である第１チャンネル領域２２７
ａ、前記側壁絶縁層パターン２１４ａの下の半導体基板
の表面部分である第２チャンネル領域２２７ｂ、及び前
記第１導電層パターン２０６ａの下の半導体基板の表面
部分である第３チャンネル領域２２７ｃで構成される。
ここで前記第２チャンネル領域２２７ｂは、セルに情報
を書込む時プログラムの効率を増加させてプログラムの
速度を改善させる役割をする。
【００１８】図１２は、本発明による不揮発性記憶装置
のセルを完成する段階を示したものであって、まず前記
第２フォトレジストパターン２２４を除去する。次い
で、前記結果物の全面に通常の方法で平坦化された第３
絶縁層を形成した後、平坦化された第３絶縁層をパタニ
ングして前記パッド層２２２ｂを露出させるビットライ
ンコンタクトホールを形成すると共に第３絶縁層パター
ン２２８を形成する。引続き、前記ビットラインコンタ
クトホールを埋込みながら前記第３絶縁層パターン２２
８上にビットライン２３０を形成することにより本発明
による不揮発性記憶装置のセルを完成する。
【００１９】
【発明の効果】前述した本発明の実施例によれば、断面
積の大きい側壁ゲート電極を写真蝕刻工程にパタニング
することにより、セルの情報書込効率を増やし情報の読
出し時過度な情報消去が行われたセルによる誤動作を防
止すると共に、側壁ゲート電極の抵抗を大きく減少させ
て工程マージンを増加させうる。従って、任意の側壁ゲ
ート電極を選択する時選択された側壁ゲート電極の抵抗
と関連されたRC遅延時間を大きく減少させ動作速度を改
善しうる。また、側壁ゲート電極の形成時セルアレー領
域の周辺に側壁ゲート電極と連結される広いパターンを
第３導電層で同時に形成しうる。従って、周辺回路部に
位置するデコーダの出力線とセルアレー領域に形成され
る側壁ゲート電極を電気的に連結させるためのコンタク
トホールを前記広いパターン上に直接形成でき工程の単
純化が出来る。そしてドレイン領域の上部に自己整列形
コンタクトホールを形成することにより、セルの面積を
減少させうる。
【００２０】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により実施可能であることは明白である。
【図面の簡単な説明】
【図１】浮遊ポリシリコンスペーサを有する従来の不揮
発性記憶装置のセル構造を示した断面図である。
【図２】側壁ゲート電極を有する従来の不揮発性記憶装
置のセル構造を示した断面図である。
【図３】図２に示したセルが配列させたセルアレー領域
の一部に対した等価回路図である。
【図４】本発明による不揮発性記憶装置のセルレイアウ
ト図である。
【図５】図４の切断線ＸＸ’に沿って本発明の実施例に
よるセルの製造方法を説明するために示した断面図であ
る。
【図６】図４の切断線ＹＹ’に沿って本発明の実施例に
よるセルの製造方法を説明するために示した断面図であ
る。
【図７】図４の切断線ＸＸ’に沿って本発明の実施例に
よるセルの製造方法を説明するために示した断面図であ
る。
【図８】図４の切断線ＹＹ’に沿って本発明の実施例に
よるセルの製造方法を説明するために示した断面図であ
る。
【図９】図４の切断線ＸＸ’に沿って本発明の実施例に
よるセルの製造方法を説明するために示した断面図であ
る。
【図１０】図４の切断線ＸＸ’に沿って本発明の実施例
によるセルの製造方法を説明するために示した断面図で
ある。
【図１１】図４の切断線ＸＸ’に沿って本発明の実施例
によるセルの製造方法を説明するために示した断面図で
ある。
【図１２】図４の切断線ＸＸ’に沿って本発明の実施例
によるセルの製造方法を説明するために示した断面図で
ある。
【符号の説明】
２００ 半導体基板 ２０４ａ ゲート絶縁層パターン ２０６ａ 第１導電層パターン ２０８ 第１絶縁層パターン ２１０ 第２導電層パターン ２１２ 第２絶縁層パターン ２１４ａ 側壁絶縁層パターン ２１４ｂ 側壁絶縁層パターン ２１８ ドレイン領域 ２２２ａ 側壁ゲート電極 ２２２ｂ パッド層 ２２６ ソース領域 ２２７ａ 第１チャンネル領域 ２２７ｂ 第２チャンネル領域 ２２７ｃ 第３チャンネル領域 ２２８ 第３絶縁層パターン ２３０ ビットライン

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のセルが２次元的に配列されたセル
    アレー領域を具備する不揮発性記憶装置の製造方法にお
    いて、前記セルは、 第１導電形の半導体基板に素子分離のためのフィールド
    酸化層を形成することにより、活性領域と非活性領域を
    限定する段階と、 前記フィールド酸化層が形成された半導体基板の全面に
    ゲート絶縁層と第１導電層を順次に形成する段階と、 前記第１導電層をパタニングして行方向に隣接したセル
    が相互隔離されるように変更された第１導電層を形成す
    る段階と、 前記変更された第１導電層が形成された半導体基板の全
    面に第１絶縁層、第２導電層、第２絶縁層を順次に形成
    する段階と、 制御ゲート電極用マスクを利用し前記第２絶縁層、第２
    導電層、第１絶縁層、そして変更された第１導電層を連
    続的にパタニングすることにより、第２絶縁層パター
    ン、第２導電層パターン、第１絶縁層パターン、及び第
    １導電層パターンが順次に積層されたゲートパターンを
    形成する段階と、 前記ゲートパターンの両側壁に側壁絶縁層パターンを形
    成する段階と、 前記ゲートパターンの一側の活性領域に第２導電形のド
    レイン領域を形成する段階と、 前記ドレイン領域上のゲート絶縁層を蝕刻することによ
    り、前記ドレイン領域を露出させる自己整列形コンタク
    トホールを形成する段階と、 前記結果物の全面に前記自己整列形コンタクトホールを
    埋込む第３導電層を形成する段階と、 前記第３導電層をパタニングして前記自己整列形コンタ
    クトホールを覆うパッド層を形成すると共に、前記ドレ
    イン領域の反対側の側壁絶縁層パターンを取囲みながら
    前記ゲート絶縁層パターンの一部を覆う側壁ゲート電極
    を形成する段階と、 前記側壁ゲート電極の側部の半導体基板の表面に第２導
    電形のソース領域を形成する段階を具備して形成される
    ことを特徴とする不揮発性記憶装置の製造方法。
  2. 【請求項２】 前記ソース領域を形成する段階の以降に
    前記ソース領域を形成された半導体基板の全面に平坦化
    された第３絶縁層を形成する段階と、 前記第３絶縁層をパタニングして前記パッド層の上部に
    ビットコンタクトホールを有する第３絶縁層パターンを
    形成する段階と、 前記ビットコンタクトホールを覆うビットラインを形成
    する段階をさらに具備することを特徴とする請求項１に
    記載の不揮発性記憶装置の製造方法。
  3. 【請求項３】 前記側壁絶縁層パターンは熱成長された
    酸化層と異方性蝕刻工程により形成されたスペーサのう
    ち何れか一つで形成することを特徴とする請求項１に記
    載の不揮発性記憶装置の製造方法。
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