JPH08306817A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08306817A JPH08306817A JP7106359A JP10635995A JPH08306817A JP H08306817 A JPH08306817 A JP H08306817A JP 7106359 A JP7106359 A JP 7106359A JP 10635995 A JP10635995 A JP 10635995A JP H08306817 A JPH08306817 A JP H08306817A
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- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 薄型の半導体装置の加工を容易にすると共に
コストを低減する。 【構成】 Ｐ．Ｗ．Ｂ（プリント配線板）１０の表面に
は、半導体装置の配線パターン１１が形成され、Ｐ．
Ｗ．Ｂ１０の中央と端部には貫通孔１２と樹脂流通用貫
通孔が形成されている。貫通孔１２は搭載される半導体
素子２０のパッドを該Ｐ．Ｗ．Ｂ１０の表面から見たと
きに露出させるものである。半導体素子２０はＰ．Ｗ．
Ｂ１０の裏面に、パッドが露出するように固着され、そ
のパッドは、貫通孔１２を通るワイヤーで配線パターン
１１に接続される。半導体素子２０が搭載された後、樹
脂封止が行われ、樹脂流通用貫通孔を流れる樹脂３０に
よって、半導体素子２０の両面が封止される。
コストを低減する。 【構成】 Ｐ．Ｗ．Ｂ（プリント配線板）１０の表面に
は、半導体装置の配線パターン１１が形成され、Ｐ．
Ｗ．Ｂ１０の中央と端部には貫通孔１２と樹脂流通用貫
通孔が形成されている。貫通孔１２は搭載される半導体
素子２０のパッドを該Ｐ．Ｗ．Ｂ１０の表面から見たと
きに露出させるものである。半導体素子２０はＰ．Ｗ．
Ｂ１０の裏面に、パッドが露出するように固着され、そ
のパッドは、貫通孔１２を通るワイヤーで配線パターン
１１に接続される。半導体素子２０が搭載された後、樹
脂封止が行われ、樹脂流通用貫通孔を流れる樹脂３０に
よって、半導体素子２０の両面が封止される。
Description
【０００１】
【産業上の利用分野】本発明は、薄型のＩＣメモリカー
ドモジュール等の薄型半導体装置として用いられ、プリ
ント配線板（Printed Wiring Boad ；以下、Ｐ．Ｗ．Ｂ
という）に半導体素子を表面実装型で搭載した半導体装
置とその製造方法に関するものである。
ドモジュール等の薄型半導体装置として用いられ、プリ
ント配線板（Printed Wiring Boad ；以下、Ｐ．Ｗ．Ｂ
という）に半導体素子を表面実装型で搭載した半導体装
置とその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に示されるものがあった。 文献；特開昭５５−５６６４７号公報 半導体集積回路のうちで腕時計やカメラやＩＣカード等
に使用されるものには、厚さが０．５〜２mm程度の極め
て薄型のパッケージ構造が、要求されている。従来の半
導体装置は、リードフレームの所定位置に半導体素子を
搭載して、樹脂封止を行うか、または、上記文献に示す
ように、ガラスエポキシ等からなるＰ．Ｗ．Ｂに半導体
集積回路等の半導体素子を直接搭載し、その半導体素子
をＰ．Ｗ．Ｂ上の金属配線にワイヤで接続した後、エポ
キシ樹脂等で封止している。即ち、上記文献には、チッ
プ・オン・ボードのパッケージが示されている。Ｐ．
Ｗ．Ｂの表面には、外部に対する端子となるパターンが
形成されており、該パターンがそのＰ．Ｗ．Ｂの裏面に
形成されたボンディング用パターンにスルーホールを介
して接続されている。半導体素子はＰ．Ｗ．Ｂの裏面に
接着材を用いて固定され、その半導体素子の下面、つま
り、Ｐ．Ｗ．Ｂに接していない面に形成されたパッド
が、Ｐ．Ｗ．Ｂのボンディング用パターンにワイヤで接
続される。半導体素子のパッドが周囲のボンディング用
パターンに接続された後、該半導体素子が樹脂によって
封止成形され、半導体装置が完成する。
例えば、次のような文献に示されるものがあった。 文献；特開昭５５−５６６４７号公報 半導体集積回路のうちで腕時計やカメラやＩＣカード等
に使用されるものには、厚さが０．５〜２mm程度の極め
て薄型のパッケージ構造が、要求されている。従来の半
導体装置は、リードフレームの所定位置に半導体素子を
搭載して、樹脂封止を行うか、または、上記文献に示す
ように、ガラスエポキシ等からなるＰ．Ｗ．Ｂに半導体
集積回路等の半導体素子を直接搭載し、その半導体素子
をＰ．Ｗ．Ｂ上の金属配線にワイヤで接続した後、エポ
キシ樹脂等で封止している。即ち、上記文献には、チッ
プ・オン・ボードのパッケージが示されている。Ｐ．
Ｗ．Ｂの表面には、外部に対する端子となるパターンが
形成されており、該パターンがそのＰ．Ｗ．Ｂの裏面に
形成されたボンディング用パターンにスルーホールを介
して接続されている。半導体素子はＰ．Ｗ．Ｂの裏面に
接着材を用いて固定され、その半導体素子の下面、つま
り、Ｐ．Ｗ．Ｂに接していない面に形成されたパッド
が、Ｐ．Ｗ．Ｂのボンディング用パターンにワイヤで接
続される。半導体素子のパッドが周囲のボンディング用
パターンに接続された後、該半導体素子が樹脂によって
封止成形され、半導体装置が完成する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、次のような課題があった。リードフレ
ームを用いた半導体装置では、半導体装置全体の厚さと
面積が大きくなる。また、前記文献に示された方法によ
れば、半導体素子の搭載されるＰ．Ｗ．Ｂの表裏２面に
パターンを形成する必要があるので、銅箔を表裏に貼付
した構造の両面基板を用いなければならず、スルーホー
ルも所定数加工形成する必要があった。さらに、半導体
素子の搭載部分を薄型化をするためには、Ｐ．Ｗ．Ｂに
座ぐり加工を施す必要もあった。即ち、加工面或いはコ
スト面共に大きな課題があり、技術的に満足できるもの
が得られなかった。
半導体装置では、次のような課題があった。リードフレ
ームを用いた半導体装置では、半導体装置全体の厚さと
面積が大きくなる。また、前記文献に示された方法によ
れば、半導体素子の搭載されるＰ．Ｗ．Ｂの表裏２面に
パターンを形成する必要があるので、銅箔を表裏に貼付
した構造の両面基板を用いなければならず、スルーホー
ルも所定数加工形成する必要があった。さらに、半導体
素子の搭載部分を薄型化をするためには、Ｐ．Ｗ．Ｂに
座ぐり加工を施す必要もあった。即ち、加工面或いはコ
スト面共に大きな課題があり、技術的に満足できるもの
が得られなかった。
【０００４】
【課題を解決するための手段】第１〜第５の発明は、前
記課題を解決するために、コンタクト用の端子を有する
半導体素子を搭載したパッケージ構造からなる表面実装
型の半導体装置において、次のようなＰ．Ｗ．Ｂと半導
体素子と導電材と封止材料とを、備えている。Ｐ．Ｗ．
Ｂは、表面に配線パターンが形成されかつ貫通孔を有し
ている。半導体素子は、その貫通孔の位置に端子がくる
ようにＰ．Ｗ．Ｂの裏面に配置され、導電材が半導体素
子の端子と配線パターンの延在部とを接続する構成にな
っている。封止材料は、それら配線パターン延在部と貫
通孔と導電材と半導体素子を封止する構成としている。
第４及び第５の発明は、第１から第３の発明における配
線パターン上に固定され、その配線パターンを他の基板
に接続するための導電体を設けている。
記課題を解決するために、コンタクト用の端子を有する
半導体素子を搭載したパッケージ構造からなる表面実装
型の半導体装置において、次のようなＰ．Ｗ．Ｂと半導
体素子と導電材と封止材料とを、備えている。Ｐ．Ｗ．
Ｂは、表面に配線パターンが形成されかつ貫通孔を有し
ている。半導体素子は、その貫通孔の位置に端子がくる
ようにＰ．Ｗ．Ｂの裏面に配置され、導電材が半導体素
子の端子と配線パターンの延在部とを接続する構成にな
っている。封止材料は、それら配線パターン延在部と貫
通孔と導電材と半導体素子を封止する構成としている。
第４及び第５の発明は、第１から第３の発明における配
線パターン上に固定され、その配線パターンを他の基板
に接続するための導電体を設けている。
【０００５】第６〜第９の発明は、コンタクト用の端子
を有する半導体素子を搭載したパッケージ構造からなる
表面実装型の半導体装置の製造方法において、次のよう
な方法を講じている。即ち、表面に配線パターンが形成
されたＰ．Ｗ．Ｂに、後に半導体素子を固着するときに
該半導体素子の端子が露出するための貫通孔を形成し、
そのＰ．Ｗ．Ｂの裏面の、貫通孔から半導体素子の端子
が露出する位置に半導体素子を固着する。そして、その
端子と配線パターンの延在部とを導電材で接続し、配線
パターン延在部と貫通孔と導電材と半導体素子とを、封
止材料内に配置するようにしている。第９の発明は、第
６から第８の発明における配線パターン上に、その配線
パターンを他の基板と接続するための導電体を固定する
ようにしている。
を有する半導体素子を搭載したパッケージ構造からなる
表面実装型の半導体装置の製造方法において、次のよう
な方法を講じている。即ち、表面に配線パターンが形成
されたＰ．Ｗ．Ｂに、後に半導体素子を固着するときに
該半導体素子の端子が露出するための貫通孔を形成し、
そのＰ．Ｗ．Ｂの裏面の、貫通孔から半導体素子の端子
が露出する位置に半導体素子を固着する。そして、その
端子と配線パターンの延在部とを導電材で接続し、配線
パターン延在部と貫通孔と導電材と半導体素子とを、封
止材料内に配置するようにしている。第９の発明は、第
６から第８の発明における配線パターン上に、その配線
パターンを他の基板と接続するための導電体を固定する
ようにしている。
【０００６】
【作用】第１〜第５の発明によれば、以上のように半導
体装置を構成しているので、Ｐ．Ｗ．Ｂの表面には配線
パターンが形成されている。そのＰ．Ｗ．Ｂの裏面に配
置された半導体素子の端子は、貫通孔を通る導電材で該
Ｐ．Ｗ．Ｂの表面に形成された配線パターンの延在部と
接続される。即ち、半導体素子の外形を引き回すことな
しに、配線パターンと半導体素子の端子が導電材で接続
される。その配線パターンと導電材とを介して、半導体
素子における信号の送受信が行われることになる。それ
ら、配線パターン延在部と貫通孔と導電材と半導体素子
は、封止材料によって、保護される。第４及び第５の発
明によれば、配線パターン上の固定された導電体によっ
て、第１〜第３の発明における半導体装置が他の基板と
接続される。即ち、リードフレームを用いずに、半導体
素子が他の基板に接続される。
体装置を構成しているので、Ｐ．Ｗ．Ｂの表面には配線
パターンが形成されている。そのＰ．Ｗ．Ｂの裏面に配
置された半導体素子の端子は、貫通孔を通る導電材で該
Ｐ．Ｗ．Ｂの表面に形成された配線パターンの延在部と
接続される。即ち、半導体素子の外形を引き回すことな
しに、配線パターンと半導体素子の端子が導電材で接続
される。その配線パターンと導電材とを介して、半導体
素子における信号の送受信が行われることになる。それ
ら、配線パターン延在部と貫通孔と導電材と半導体素子
は、封止材料によって、保護される。第４及び第５の発
明によれば、配線パターン上の固定された導電体によっ
て、第１〜第３の発明における半導体装置が他の基板と
接続される。即ち、リードフレームを用いずに、半導体
素子が他の基板に接続される。
【０００７】第６〜第９の発明によれば、半導体素子
は、表面に配線パターンの形成されたプリント配線板の
裏面に固着される。このとき、半導体素子の端子が、貫
通孔によって、Ｐ．Ｗ．Ｂの表面に露出する。その表面
に露出した端子と配線パターンの延在部が導電材で接続
される。その接続の後、配線パターン延在部と貫通孔と
導電材と半導体素子が、封止材料によって封止される。
即ち、第１〜第５の発明の半導体装置が製造される。第
９の発明によれば、第６〜第８の発明における配線パタ
ーン上に導電体が固定される。即ち、第４及び第５の発
明の半導体装置が製造される。
は、表面に配線パターンの形成されたプリント配線板の
裏面に固着される。このとき、半導体素子の端子が、貫
通孔によって、Ｐ．Ｗ．Ｂの表面に露出する。その表面
に露出した端子と配線パターンの延在部が導電材で接続
される。その接続の後、配線パターン延在部と貫通孔と
導電材と半導体素子が、封止材料によって封止される。
即ち、第１〜第５の発明の半導体装置が製造される。第
９の発明によれば、第６〜第８の発明における配線パタ
ーン上に導電体が固定される。即ち、第４及び第５の発
明の半導体装置が製造される。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体装置の断面
図である。この半導体装置には、片面基板のＰ．Ｗ．Ｂ
１０が用いられ、そのＰ．Ｗ．Ｂ１０の表面に配線パタ
ーン１１が形成されている。Ｐ．Ｗ．Ｂ１０の裏面に半
導体素子２０が搭載されている。Ｐ．Ｗ．Ｂ１０の中央
には貫通孔１２が設けられ、半導体素子２０の端子と配
線パターン１１とが、貫通孔１２を通るワイヤーで接続
されている。そして、半導体素子２０の表面及び裏面と
貫通孔１２とが、封止樹脂３０で封止されている。図２
（１）〜（３）は、図１の半導体装置を構成するＰ．
Ｗ．Ｂと半導体素子と接着材を示す図である。同図
（１）はＰ．Ｗ．Ｂの上面図、同図（２）は半導体素子
の上面図、同図（３）が、そのＰ．Ｗ．Ｂに半導体素子
を固着する接着材を示している。Ｐ．Ｗ．Ｂ１０は、ガ
ラスエポキシ等の基材を用いて構成され、該Ｐ．Ｗ．Ｂ
１０の表面には８個の端子となる配線パターン１１が形
成されている。また、Ｐ．Ｗ．Ｂ１０の中央部には半導
体素子の端子の露出用貫通孔１２が設けられ、さらに、
端部には後述する樹脂流通用の２つの貫通孔１３が設け
られている。各パターン１１が、貫通孔１２の外周近辺
に対してそれぞれ延長形成されている。半導体素子２０
の表面中央部には、ボンディング用の８個の端子である
パッド２１が形成されている。また、半導体素子２０を
Ｐ．Ｗ．Ｂ１０に固定するための接着材２２は薄いフィ
ルム状であり、該半導体素子２０の上面の周囲をＰ．
Ｗ．Ｂに固着できるように、図２（３）のような枠形状
に形成されている。
図である。この半導体装置には、片面基板のＰ．Ｗ．Ｂ
１０が用いられ、そのＰ．Ｗ．Ｂ１０の表面に配線パタ
ーン１１が形成されている。Ｐ．Ｗ．Ｂ１０の裏面に半
導体素子２０が搭載されている。Ｐ．Ｗ．Ｂ１０の中央
には貫通孔１２が設けられ、半導体素子２０の端子と配
線パターン１１とが、貫通孔１２を通るワイヤーで接続
されている。そして、半導体素子２０の表面及び裏面と
貫通孔１２とが、封止樹脂３０で封止されている。図２
（１）〜（３）は、図１の半導体装置を構成するＰ．
Ｗ．Ｂと半導体素子と接着材を示す図である。同図
（１）はＰ．Ｗ．Ｂの上面図、同図（２）は半導体素子
の上面図、同図（３）が、そのＰ．Ｗ．Ｂに半導体素子
を固着する接着材を示している。Ｐ．Ｗ．Ｂ１０は、ガ
ラスエポキシ等の基材を用いて構成され、該Ｐ．Ｗ．Ｂ
１０の表面には８個の端子となる配線パターン１１が形
成されている。また、Ｐ．Ｗ．Ｂ１０の中央部には半導
体素子の端子の露出用貫通孔１２が設けられ、さらに、
端部には後述する樹脂流通用の２つの貫通孔１３が設け
られている。各パターン１１が、貫通孔１２の外周近辺
に対してそれぞれ延長形成されている。半導体素子２０
の表面中央部には、ボンディング用の８個の端子である
パッド２１が形成されている。また、半導体素子２０を
Ｐ．Ｗ．Ｂ１０に固定するための接着材２２は薄いフィ
ルム状であり、該半導体素子２０の上面の周囲をＰ．
Ｗ．Ｂに固着できるように、図２（３）のような枠形状
に形成されている。
【０００９】次に、図を参照しつつ、図１の半導体装置
を製造する手順を説明する。図３（１），（２）は、図
２を用いた半導体装置の製造方法（その１）を示す図で
あり、同図（１）は上面図であり、同図（２）はその断
面図である。なお、図３において、図２と共通する要素
には、共通の符号が付されている。まず、半導体素子２
０を接着材２２を用いてＰ．Ｗ．Ｂ１０の裏面側に、固
着する。このとき、半導体素子２０の表面の各パッド２
１は、Ｐ．Ｗ．Ｂ１０の表面側から見て、貫通孔１２を
通して露出するように配置され、図３（１）中の破線で
示されるように、半導体素子２０の上部の周囲は枠形状
の接着材２２でＰ．Ｗ．Ｂ１０の裏面に固着される。続
いて、各パッド２１は導電材であるワイヤー２３で各パ
ターン１１にそれぞれ接続される。即ち、Ｐ．Ｗ．Ｂ１
０の裏側の位置にある各パッド２１は、図３（２）のよ
うに、貫通孔１２の内側を通る８本のワイヤー２３によ
って、Ｐ．Ｗ．Ｂ１０の表面の各パターン１１にそれぞ
れ接続される。
を製造する手順を説明する。図３（１），（２）は、図
２を用いた半導体装置の製造方法（その１）を示す図で
あり、同図（１）は上面図であり、同図（２）はその断
面図である。なお、図３において、図２と共通する要素
には、共通の符号が付されている。まず、半導体素子２
０を接着材２２を用いてＰ．Ｗ．Ｂ１０の裏面側に、固
着する。このとき、半導体素子２０の表面の各パッド２
１は、Ｐ．Ｗ．Ｂ１０の表面側から見て、貫通孔１２を
通して露出するように配置され、図３（１）中の破線で
示されるように、半導体素子２０の上部の周囲は枠形状
の接着材２２でＰ．Ｗ．Ｂ１０の裏面に固着される。続
いて、各パッド２１は導電材であるワイヤー２３で各パ
ターン１１にそれぞれ接続される。即ち、Ｐ．Ｗ．Ｂ１
０の裏側の位置にある各パッド２１は、図３（２）のよ
うに、貫通孔１２の内側を通る８本のワイヤー２３によ
って、Ｐ．Ｗ．Ｂ１０の表面の各パターン１１にそれぞ
れ接続される。
【００１０】図４（１）〜（３）は、図２を用いた半導
体装置の製造方法（その２）を示す図であり、同図
（１）は上面図であり、同図（２）はその断面図であ
り、同図（３）は背面図である。なお、図４において、
図２と共通する要素には、共通の符号が付されている。
各パッド２１とＰ．Ｗ．Ｂ１０表面のパターン１１がそ
れぞれ接続された後、エポキシ樹脂等による封止成形が
行われる。封止成形成形によって、配線パターン１１の
延在部と貫通孔１２とワイヤ２３と半導体素子２０と
が、封止される。この封止成形の際、例えばＰ．Ｗ．Ｂ
１０の表面側から射出された樹脂３０が、貫通孔１３を
通る。そのため、Ｐ．Ｗ．Ｂ１０の裏面にも樹脂がまわ
り、図４のように、一度で半導体素子２０が完全に被覆
される。即ち、Ｐ．Ｗ．Ｂ１０の表面側では、貫通孔１
２，１３及びワイヤ２３，パッド２１等が樹脂３０で被
覆され、Ｐ．Ｗ．Ｂ１０の裏面側では、半導体素子２０
の外側がすべて樹脂３０で被覆される。
体装置の製造方法（その２）を示す図であり、同図
（１）は上面図であり、同図（２）はその断面図であ
り、同図（３）は背面図である。なお、図４において、
図２と共通する要素には、共通の符号が付されている。
各パッド２１とＰ．Ｗ．Ｂ１０表面のパターン１１がそ
れぞれ接続された後、エポキシ樹脂等による封止成形が
行われる。封止成形成形によって、配線パターン１１の
延在部と貫通孔１２とワイヤ２３と半導体素子２０と
が、封止される。この封止成形の際、例えばＰ．Ｗ．Ｂ
１０の表面側から射出された樹脂３０が、貫通孔１３を
通る。そのため、Ｐ．Ｗ．Ｂ１０の裏面にも樹脂がまわ
り、図４のように、一度で半導体素子２０が完全に被覆
される。即ち、Ｐ．Ｗ．Ｂ１０の表面側では、貫通孔１
２，１３及びワイヤ２３，パッド２１等が樹脂３０で被
覆され、Ｐ．Ｗ．Ｂ１０の裏面側では、半導体素子２０
の外側がすべて樹脂３０で被覆される。
【００１１】以上のように、この第１の実施例では、貫
通孔１２を有したＰ．Ｗ．Ｂ１０を用いて半導体装置を
構成し、貫通孔１２を介してパッド２１と配線パターン
１１を接続しているので、Ｐ．Ｗ．Ｂ１０が両面基板で
なく、片面基板でよくなっている。そのため、パターン
形成が容易となる上、スルーホールが不要となり、Ｐ．
Ｗ．Ｂ１０の製造コストを低くすることができる。そし
て、半導体素子の機能増大に伴う素子サイズの拡大、あ
るいは半導体素子の形成技術の革新に伴うサイズの縮小
があっても追従性があり、多種の素子を共通のＰ．Ｗ．
Ｂ１０の構造で対応させることができる。さらに、Ｐ．
Ｗ．Ｂ１０自体も薄く高精度に形成することが可能であ
るため、必要以上に厚い基材の座ぐり加工をせずとも、
半導体装置全体の厚さを十分薄くすることができる。ま
た、Ｐ．Ｗ．Ｂ１０の必要面積は、複数のパッド２１の
形成されいる領域の面積と貫通孔１２の外形でほぼ決ま
る。即ち、半導体装置２０の外形から外側に向かってワ
イヤー２３を出す必要がないので、例えば、パターン１
１の形成されているＰ．Ｗ．Ｂ１０の面積を半導体素子
２０の面積よりも小さくすることも可能であり、半導体
装置全体の面積が小さくなる。
通孔１２を有したＰ．Ｗ．Ｂ１０を用いて半導体装置を
構成し、貫通孔１２を介してパッド２１と配線パターン
１１を接続しているので、Ｐ．Ｗ．Ｂ１０が両面基板で
なく、片面基板でよくなっている。そのため、パターン
形成が容易となる上、スルーホールが不要となり、Ｐ．
Ｗ．Ｂ１０の製造コストを低くすることができる。そし
て、半導体素子の機能増大に伴う素子サイズの拡大、あ
るいは半導体素子の形成技術の革新に伴うサイズの縮小
があっても追従性があり、多種の素子を共通のＰ．Ｗ．
Ｂ１０の構造で対応させることができる。さらに、Ｐ．
Ｗ．Ｂ１０自体も薄く高精度に形成することが可能であ
るため、必要以上に厚い基材の座ぐり加工をせずとも、
半導体装置全体の厚さを十分薄くすることができる。ま
た、Ｐ．Ｗ．Ｂ１０の必要面積は、複数のパッド２１の
形成されいる領域の面積と貫通孔１２の外形でほぼ決ま
る。即ち、半導体装置２０の外形から外側に向かってワ
イヤー２３を出す必要がないので、例えば、パターン１
１の形成されているＰ．Ｗ．Ｂ１０の面積を半導体素子
２０の面積よりも小さくすることも可能であり、半導体
装置全体の面積が小さくなる。
【００１２】第２の実施例 図５（１）〜（３）は、本発明の第２の実施例の半導体
装置を構成するＰ．Ｗ．Ｂと半導体素子と接着材を示す
図である。同図（１）はＰ．Ｗ．Ｂの上面図、同図
（２）は半導体素子の上面図、同図（３）が、そのＰ．
Ｗ．Ｂに半導体素子を固着する接着材を示している。図
５（１）に示されたＰ．Ｗ．Ｂ４０は、ガラスエポキシ
等の基材を用いて構成され、該Ｐ．Ｗ．Ｂ４０の表面に
は複数の端子となる配線パターン４１が形成されてい
る。各パターン４１は半導体装置の端子の一部を構成す
るものであり、貫通孔４２の両側に、ほぼ均等に配列す
る形で形成されている。また、Ｐ．Ｗ．Ｂ４０の中央部
には直線状に縦断する形で形成された長円の露出用貫通
孔４２が設けられいる。それらパターン４１と貫通孔４
２の間には、バスバー４３が形成されている。バスバー
４３は図示しない絶縁材のソルダーレジストにより、絶
縁被覆されている。Ｐ．Ｗ．Ｂ４０に搭載される図５
（２）の半導体素子５０の表面中央部には、ボンディン
グ用の複数のパッド５１が１列に形成されている。この
構造は、近年大容量のメモリ系素子で主流になっている
ものであり、Ｌ．Ｏ．Ｃ（Lead On Chip）実装構造に準
じたパッド配列仕様である。半導体素子５０をＰ．Ｗ．
Ｂ４０に固着するための接着材５２は、薄いフィルム状
であり、該半導体素子５０の上部の周囲をＰ．Ｗ．Ｂ４
０に固着できるように、枠形状に形成されている。
装置を構成するＰ．Ｗ．Ｂと半導体素子と接着材を示す
図である。同図（１）はＰ．Ｗ．Ｂの上面図、同図
（２）は半導体素子の上面図、同図（３）が、そのＰ．
Ｗ．Ｂに半導体素子を固着する接着材を示している。図
５（１）に示されたＰ．Ｗ．Ｂ４０は、ガラスエポキシ
等の基材を用いて構成され、該Ｐ．Ｗ．Ｂ４０の表面に
は複数の端子となる配線パターン４１が形成されてい
る。各パターン４１は半導体装置の端子の一部を構成す
るものであり、貫通孔４２の両側に、ほぼ均等に配列す
る形で形成されている。また、Ｐ．Ｗ．Ｂ４０の中央部
には直線状に縦断する形で形成された長円の露出用貫通
孔４２が設けられいる。それらパターン４１と貫通孔４
２の間には、バスバー４３が形成されている。バスバー
４３は図示しない絶縁材のソルダーレジストにより、絶
縁被覆されている。Ｐ．Ｗ．Ｂ４０に搭載される図５
（２）の半導体素子５０の表面中央部には、ボンディン
グ用の複数のパッド５１が１列に形成されている。この
構造は、近年大容量のメモリ系素子で主流になっている
ものであり、Ｌ．Ｏ．Ｃ（Lead On Chip）実装構造に準
じたパッド配列仕様である。半導体素子５０をＰ．Ｗ．
Ｂ４０に固着するための接着材５２は、薄いフィルム状
であり、該半導体素子５０の上部の周囲をＰ．Ｗ．Ｂ４
０に固着できるように、枠形状に形成されている。
【００１３】図６（１）〜（３）は、図５を用いた半導
体装置の製造方法を示す図であり、この図６を参照しつ
つ、Ｐ．Ｗ．Ｂ４０に半導体素子５０を搭載した半導体
装置を製造する手順を説明する。なお、図６において、
図５と共通する部分には共通の符号が付されている。ま
ず、半導体素子５０を接着材５２を用いてＰ．Ｗ．Ｂ４
０の裏側に固着する。このとき、半導体素子５０表面の
各パッド５１は、Ｐ．Ｗ．Ｂ４０の表面側から見て、貫
通孔４２を通して露出するように配置され、図６（１）
中の破線で示されるように、半導体素子５０の上部の周
囲は枠形状の接着材５２で、Ｐ．Ｗ．Ｂ１０の裏面に固
着される。続いて、各パッド５１はワイヤー５３で、複
数のパターン４１にそれぞれ接続される。即ち、図６
（１）のように、Ｐ．Ｗ．Ｂ４０の裏側にある各パッド
５１は、貫通孔４２を通る複数のワイヤー５３によっ
て、各パターン４１にそれぞれ接続される。このとき、
バスバー越えボンディングが行われるが、バスバー４３
はソルダーレジストで被覆されているので、ワイヤ５３
の垂れ下がりによる短絡トラブル等が、防止されてい
る。
体装置の製造方法を示す図であり、この図６を参照しつ
つ、Ｐ．Ｗ．Ｂ４０に半導体素子５０を搭載した半導体
装置を製造する手順を説明する。なお、図６において、
図５と共通する部分には共通の符号が付されている。ま
ず、半導体素子５０を接着材５２を用いてＰ．Ｗ．Ｂ４
０の裏側に固着する。このとき、半導体素子５０表面の
各パッド５１は、Ｐ．Ｗ．Ｂ４０の表面側から見て、貫
通孔４２を通して露出するように配置され、図６（１）
中の破線で示されるように、半導体素子５０の上部の周
囲は枠形状の接着材５２で、Ｐ．Ｗ．Ｂ１０の裏面に固
着される。続いて、各パッド５１はワイヤー５３で、複
数のパターン４１にそれぞれ接続される。即ち、図６
（１）のように、Ｐ．Ｗ．Ｂ４０の裏側にある各パッド
５１は、貫通孔４２を通る複数のワイヤー５３によっ
て、各パターン４１にそれぞれ接続される。このとき、
バスバー越えボンディングが行われるが、バスバー４３
はソルダーレジストで被覆されているので、ワイヤ５３
の垂れ下がりによる短絡トラブル等が、防止されてい
る。
【００１４】次に、エポキシ樹脂６０による封止成形が
行われる。樹脂の封止成形の際、Ｐ．Ｗ．Ｂ４０の表面
側から射出された樹脂６０によって、Ｐ．Ｗ．Ｂ１０の
表面側では、貫通孔４２、ワイヤ５３、及びパッド５２
等が、図６（２）のように樹脂６０で被覆される。続い
て、図６（３）のように、端子としての機能を果たす球
状の導電体６１を、ソルダーペースト等でパターン４１
に仮固定する。これにより、半導体装置が完成する。導
電体６１としては、例えばハンダが用いられる。図７
は、図６で製造された半導体装置の実装形態を示す図で
あり、図５と共通する要素には、共通する符号が付され
ている。完成した半導体装置において、球状の導電体６
１の仮固定された側が、他の基板７０に対して対向して
置かれ、ソルダーペーストを用いたリフロー実装等の手
法で、該半導体装置が基板７０に実装される。以上のよ
うに、本実施例では、貫通孔４２を利用してパッド５１
とパターン４１を接続しているので、Ｌ．Ｏ．Ｃ（Lead
On Chip）実装構造に準じたパッド配列を有する半導体
装置を、リードフレームを用いて形成する場合に比べ、
遥かに小型で薄型の半導体装置とすることができる。こ
こで、ポリイミドコート等の手段を用いて表面被覆を完
全に施した半導体素子を用いれば、Ｐ．Ｗ．Ｂ４０と同
等あるいはＰ．Ｗ．Ｂ４０よりも大きなサイズの半導体
素子を実装することが可能である。即ち、チップサイ
ズ、またはアンダーチップサイズパッケージも可能とな
る。
行われる。樹脂の封止成形の際、Ｐ．Ｗ．Ｂ４０の表面
側から射出された樹脂６０によって、Ｐ．Ｗ．Ｂ１０の
表面側では、貫通孔４２、ワイヤ５３、及びパッド５２
等が、図６（２）のように樹脂６０で被覆される。続い
て、図６（３）のように、端子としての機能を果たす球
状の導電体６１を、ソルダーペースト等でパターン４１
に仮固定する。これにより、半導体装置が完成する。導
電体６１としては、例えばハンダが用いられる。図７
は、図６で製造された半導体装置の実装形態を示す図で
あり、図５と共通する要素には、共通する符号が付され
ている。完成した半導体装置において、球状の導電体６
１の仮固定された側が、他の基板７０に対して対向して
置かれ、ソルダーペーストを用いたリフロー実装等の手
法で、該半導体装置が基板７０に実装される。以上のよ
うに、本実施例では、貫通孔４２を利用してパッド５１
とパターン４１を接続しているので、Ｌ．Ｏ．Ｃ（Lead
On Chip）実装構造に準じたパッド配列を有する半導体
装置を、リードフレームを用いて形成する場合に比べ、
遥かに小型で薄型の半導体装置とすることができる。こ
こで、ポリイミドコート等の手段を用いて表面被覆を完
全に施した半導体素子を用いれば、Ｐ．Ｗ．Ｂ４０と同
等あるいはＰ．Ｗ．Ｂ４０よりも大きなサイズの半導体
素子を実装することが可能である。即ち、チップサイ
ズ、またはアンダーチップサイズパッケージも可能とな
る。
【００１５】また、バスバー４３がソルダーレジストで
被覆されているので、バスバー越えボンディングの際の
短絡トラブルが防止される。一方、リードフレームを用
いた場合と比較して、Ｐ．Ｗ．Ｂ４０におけるパターニ
ングの自由度が遥かに大きくなっている。つまり、リー
ドフレームを用いずに、バスバー４３に対してそれぞれ
独立した複数の導電体６１を用いて、基板７０に半導体
装置が接続されるので、リードフレームの場合のよう
に、あえてバスバーをワイヤーボンィング点近傍に設定
する必要もなくなる。よって、例えば、パターン４１の
外側を通してバスバー４３を設定することも可能とな
る。したがって、ワイヤー５３の配線ルートに対するル
ープコントロールに、注意を払う必要がなくなり、生産
面で有利となる。一方、パターン４１上に、球状の導電
体６１を仮固定しているので、近年、ＣＰＵやその周辺
の論理回路等の多ピンのＬＳＩの新実装形態として注目
されているＢ．Ｇ．Ａ（Ball Grid Array ）と共に同一
基板７０に混載されるとき、半田リフロー条件を合わせ
ることもできる。
被覆されているので、バスバー越えボンディングの際の
短絡トラブルが防止される。一方、リードフレームを用
いた場合と比較して、Ｐ．Ｗ．Ｂ４０におけるパターニ
ングの自由度が遥かに大きくなっている。つまり、リー
ドフレームを用いずに、バスバー４３に対してそれぞれ
独立した複数の導電体６１を用いて、基板７０に半導体
装置が接続されるので、リードフレームの場合のよう
に、あえてバスバーをワイヤーボンィング点近傍に設定
する必要もなくなる。よって、例えば、パターン４１の
外側を通してバスバー４３を設定することも可能とな
る。したがって、ワイヤー５３の配線ルートに対するル
ープコントロールに、注意を払う必要がなくなり、生産
面で有利となる。一方、パターン４１上に、球状の導電
体６１を仮固定しているので、近年、ＣＰＵやその周辺
の論理回路等の多ピンのＬＳＩの新実装形態として注目
されているＢ．Ｇ．Ａ（Ball Grid Array ）と共に同一
基板７０に混載されるとき、半田リフロー条件を合わせ
ることもできる。
【００１６】第３の実施例 図８は、本発明の第３の実施例を示す半導体装置の構造
図であり、図５と共通する要素には、共通の符号が付さ
れている。本実施例に用いられるＰ．Ｗ．Ｂ８０は、第
２の実施例で用いたＰ．Ｗ．Ｂ４０と同様の構成のＰ．
Ｗ．Ｂに、新たに封止樹脂６０が流通する２つの貫通孔
８１を設けたものであり、他のパターン４１及び貫通孔
４２はＰ．Ｗ．Ｂ４０と同じ構成となっている。また、
Ｐ．Ｗ．Ｂ８０に搭載される半導体素子５０も、第２の
実施例と同様の構造である。図８の半導体装置を製造す
る場合も、第２の実施例と同様に、半導体素子５０が
Ｐ．Ｗ．Ｂ８０の裏面側の所定の位置に接着材５２で固
定され、貫通孔４２で表面に露出したパッド５１とパタ
ーン４１とが、該貫通孔４２を通るワイヤー５３で接続
される。パッド５１とパターン４１とが接続された後、
例えば、Ｐ．Ｗ．Ｂ８０の表面側から樹脂６０による樹
脂封止を行う。樹脂封止によって、半導体素子５０の表
裏面は、図８のように完全に被覆される。つまり、樹脂
封止の際、貫通孔４４は樹脂６０を流通させる。よっ
て、貫通孔４２によって半導体素子５０のＰ．Ｗ．Ｂ８
０の表面から見て露出している部分及びワイヤー５３は
樹脂６０Ａで被覆され、半導体素子５０のＰ．Ｗ．Ｂ８
０の裏面から見て露出している部分は、樹脂６０Ｂで被
覆される。以上のように、本実施例では、貫通孔４４を
設けたＰ．Ｗ．Ｂ８０で半導体装置を構成している。よ
って、半導体素子５０の露出している部分を一度にすべ
て樹脂で被覆することができ、第２の実施例の効果を有
する半導体装置に、さらに、信頼性の高い耐湿性を持た
せることができる。
図であり、図５と共通する要素には、共通の符号が付さ
れている。本実施例に用いられるＰ．Ｗ．Ｂ８０は、第
２の実施例で用いたＰ．Ｗ．Ｂ４０と同様の構成のＰ．
Ｗ．Ｂに、新たに封止樹脂６０が流通する２つの貫通孔
８１を設けたものであり、他のパターン４１及び貫通孔
４２はＰ．Ｗ．Ｂ４０と同じ構成となっている。また、
Ｐ．Ｗ．Ｂ８０に搭載される半導体素子５０も、第２の
実施例と同様の構造である。図８の半導体装置を製造す
る場合も、第２の実施例と同様に、半導体素子５０が
Ｐ．Ｗ．Ｂ８０の裏面側の所定の位置に接着材５２で固
定され、貫通孔４２で表面に露出したパッド５１とパタ
ーン４１とが、該貫通孔４２を通るワイヤー５３で接続
される。パッド５１とパターン４１とが接続された後、
例えば、Ｐ．Ｗ．Ｂ８０の表面側から樹脂６０による樹
脂封止を行う。樹脂封止によって、半導体素子５０の表
裏面は、図８のように完全に被覆される。つまり、樹脂
封止の際、貫通孔４４は樹脂６０を流通させる。よっ
て、貫通孔４２によって半導体素子５０のＰ．Ｗ．Ｂ８
０の表面から見て露出している部分及びワイヤー５３は
樹脂６０Ａで被覆され、半導体素子５０のＰ．Ｗ．Ｂ８
０の裏面から見て露出している部分は、樹脂６０Ｂで被
覆される。以上のように、本実施例では、貫通孔４４を
設けたＰ．Ｗ．Ｂ８０で半導体装置を構成している。よ
って、半導体素子５０の露出している部分を一度にすべ
て樹脂で被覆することができ、第２の実施例の効果を有
する半導体装置に、さらに、信頼性の高い耐湿性を持た
せることができる。
【００１７】第４の実施例 図９は、本発明の第４の実施例を示す半導体装置の構造
図であり、図５と共通する要素には共通の符号が付され
ている。本実施例の半導体装置は他の基板７０に実装さ
れる際に、基板７０の間に所定のクリアランスを設ける
突起６２を、第２の実施例の半導体装置に設けている。
この半導体装置は、第２の実施例と同様のＰ．Ｗ．Ｂ４
０に半導体素子５０を搭載している。複数の球状の導電
体６１も第２の実施例と同様にパターン４１上に仮固定
されている。半導体素子５０のＰ．Ｗ．Ｂ４０の表面に
露出した部分とワイヤー５３は、図９のように樹脂６０
で封止されている。この封止された樹脂６０上には、該
樹脂６０と同じエポキシ樹脂の突起６２が設けられてい
る。この半導体装置の製造方法は第２の実施例と同様で
あり、突起６２は樹脂封止の際に同時に形成される。図
１０は、他の基板に実装された図９の半導体装置を示す
図である。半導体装置が他の基板７０に実装された場
合、突起６２が支えとなって、半導体装置と基板７０の
間の距離が所望の値Ｈとなる。以上のように、本実施例
では突起６２を設けているので、半導体装置の樹脂６０
と基板７０との間に所望のクリアランスを設定すること
ができる。そのため、実装寸法の精度が向上すると共
に、実装後のフラックス洗浄等を行う上で有効な構造と
することができる。
図であり、図５と共通する要素には共通の符号が付され
ている。本実施例の半導体装置は他の基板７０に実装さ
れる際に、基板７０の間に所定のクリアランスを設ける
突起６２を、第２の実施例の半導体装置に設けている。
この半導体装置は、第２の実施例と同様のＰ．Ｗ．Ｂ４
０に半導体素子５０を搭載している。複数の球状の導電
体６１も第２の実施例と同様にパターン４１上に仮固定
されている。半導体素子５０のＰ．Ｗ．Ｂ４０の表面に
露出した部分とワイヤー５３は、図９のように樹脂６０
で封止されている。この封止された樹脂６０上には、該
樹脂６０と同じエポキシ樹脂の突起６２が設けられてい
る。この半導体装置の製造方法は第２の実施例と同様で
あり、突起６２は樹脂封止の際に同時に形成される。図
１０は、他の基板に実装された図９の半導体装置を示す
図である。半導体装置が他の基板７０に実装された場
合、突起６２が支えとなって、半導体装置と基板７０の
間の距離が所望の値Ｈとなる。以上のように、本実施例
では突起６２を設けているので、半導体装置の樹脂６０
と基板７０との間に所望のクリアランスを設定すること
ができる。そのため、実装寸法の精度が向上すると共
に、実装後のフラックス洗浄等を行う上で有効な構造と
することができる。
【００１８】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記実施例ではＰ．Ｗ．Ｂ１０．４０，８０を
ガラスエポキシ、樹脂３０，６０をエポキシ樹脂で構成
しているが、これらの材質は絶縁性及び耐湿性に優れた
ものであればよく、他の材料で構成することも可能であ
る。 （２） 導電体６１も、基板７０に対して接続が可能で
あればよい。ハンダに限定されず、導電性と加工性に優
れた他の合金等も使用可能である。 （３） 第４の実施例では、第２の実施例の半導体装置
に対して突起６２を設けた構造となっているが、第３の
実施例に突起を設けても、第４の実施例と同様の効果を
期待できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記実施例ではＰ．Ｗ．Ｂ１０．４０，８０を
ガラスエポキシ、樹脂３０，６０をエポキシ樹脂で構成
しているが、これらの材質は絶縁性及び耐湿性に優れた
ものであればよく、他の材料で構成することも可能であ
る。 （２） 導電体６１も、基板７０に対して接続が可能で
あればよい。ハンダに限定されず、導電性と加工性に優
れた他の合金等も使用可能である。 （３） 第４の実施例では、第２の実施例の半導体装置
に対して突起６２を設けた構造となっているが、第３の
実施例に突起を設けても、第４の実施例と同様の効果を
期待できる。
【００１９】
【発明の効果】以上詳細に説明したように、第１から第
５の発明によれば、Ｐ．Ｗ．Ｂに貫通孔を設け、Ｐ．
Ｗ．Ｂの裏面に配置された半導体素子の端子は、貫通孔
を通る導電材で該Ｐ．Ｗ．Ｂの表面に形成された配線パ
ターンと接続された構成としている。よって、半導体素
子の外形を引き回すことなしに、配線パターンと半導体
素子の端子が導電材で接続される。そのためＰ．Ｗ．Ｂ
を両面基板で構成する必要がなくなり、座ぐり加工をせ
ずとも薄型の半導体装置となる。また、スルーホール加
工も必要がなくなる。さらに、半導体素子のサイズに関
係なく接続できるので、半導体装置全体を小さくするこ
とができ、かつ半導体素子のサイズ変化に追従可能な半
導体装置を形成することができる。即ち、半導体装置の
加工を容易にすると共にコストの低減が図れる。第４及
び第５の発明によれば、第１から第３の発明における配
線パターン上に他の基板と接続する導電体を設けている
ので、従来のリードフレームを用いたＬ．Ｏ．Ｃ構造よ
りも、小型かつ薄型の半導体装置が形成できると共に、
パターンの自由度が増して生産面で有利となる。また、
近年のＣＰＵや論理回路等の実装形態のＢ．Ｇ．Ａと、
同一の基板に実装可能な半導体装置を構成できる。
５の発明によれば、Ｐ．Ｗ．Ｂに貫通孔を設け、Ｐ．
Ｗ．Ｂの裏面に配置された半導体素子の端子は、貫通孔
を通る導電材で該Ｐ．Ｗ．Ｂの表面に形成された配線パ
ターンと接続された構成としている。よって、半導体素
子の外形を引き回すことなしに、配線パターンと半導体
素子の端子が導電材で接続される。そのためＰ．Ｗ．Ｂ
を両面基板で構成する必要がなくなり、座ぐり加工をせ
ずとも薄型の半導体装置となる。また、スルーホール加
工も必要がなくなる。さらに、半導体素子のサイズに関
係なく接続できるので、半導体装置全体を小さくするこ
とができ、かつ半導体素子のサイズ変化に追従可能な半
導体装置を形成することができる。即ち、半導体装置の
加工を容易にすると共にコストの低減が図れる。第４及
び第５の発明によれば、第１から第３の発明における配
線パターン上に他の基板と接続する導電体を設けている
ので、従来のリードフレームを用いたＬ．Ｏ．Ｃ構造よ
りも、小型かつ薄型の半導体装置が形成できると共に、
パターンの自由度が増して生産面で有利となる。また、
近年のＣＰＵや論理回路等の実装形態のＢ．Ｇ．Ａと、
同一の基板に実装可能な半導体装置を構成できる。
【００２０】第６〜第９の発明によれば、表面に配線パ
ターンが形成されたＰ．Ｗ．Ｂに貫通孔を形成し、Ｐ．
Ｗ．Ｂの裏面の、貫通孔から端子が露出する位置に半導
体素子を固着して端子と配線パターンの延在部とを導電
材で接続する。そして、配線パターン延在部と貫通孔と
導電材と半導体素子を、封止材料内に配置するようにし
ている。そのため、第１〜第５の発明の半導体装置を容
易に実現できる。よって、半導体装置全体を小さくする
ことができ、コストの低減を図れる。第９の発明によれ
ば、第６から第８の発明における配線パターン上に他の
基板と接続する導電体を固着するので、第４及び第５の
発明の半導体装置を実現できる。よって、Ｌ．Ｏ．Ｃ構
造よりも小型かつ薄型の半導体装置を形成できると共
に、パターンの自由度が増して生産面で有利となる。ま
た、近年のＣＰＵや論理回路等の実装形態のＢ．Ｇ．Ａ
と、同一の基板に実装可能な半導体装置を製造すること
ができる。
ターンが形成されたＰ．Ｗ．Ｂに貫通孔を形成し、Ｐ．
Ｗ．Ｂの裏面の、貫通孔から端子が露出する位置に半導
体素子を固着して端子と配線パターンの延在部とを導電
材で接続する。そして、配線パターン延在部と貫通孔と
導電材と半導体素子を、封止材料内に配置するようにし
ている。そのため、第１〜第５の発明の半導体装置を容
易に実現できる。よって、半導体装置全体を小さくする
ことができ、コストの低減を図れる。第９の発明によれ
ば、第６から第８の発明における配線パターン上に他の
基板と接続する導電体を固着するので、第４及び第５の
発明の半導体装置を実現できる。よって、Ｌ．Ｏ．Ｃ構
造よりも小型かつ薄型の半導体装置を形成できると共
に、パターンの自由度が増して生産面で有利となる。ま
た、近年のＣＰＵや論理回路等の実装形態のＢ．Ｇ．Ａ
と、同一の基板に実装可能な半導体装置を製造すること
ができる。
【図１】本発明の第１の実施例を示す半導体装置の断面
図である。
図である。
【図２】図１の半導体装置を構成するＰ．Ｗ．Ｂと半導
体素子と接着材を示す図である。
体素子と接着材を示す図である。
【図３】図２を用いた半導体装置の製造方法（その１）
を示す図である。
を示す図である。
【図４】図２を用いた半導体装置の製造方法（その２）
を示す図である。
を示す図である。
【図５】本発明の第２の実施例の半導体装置を構成する
Ｐ．Ｗ．Ｂと半導体素子と接着材を示す図である。
Ｐ．Ｗ．Ｂと半導体素子と接着材を示す図である。
【図６】図５を用いた半導体装置の製造方法を示す図で
ある。
ある。
【図７】図６で製造された半導体装置の実装形態を示す
図である。
図である。
【図８】本発明の第３の実施例を示す半導体装置の構造
図である。
図である。
【図９】本発明の第４の実施例を示す半導体装置の構造
図である。
図である。
【図１０】他の基板に実装された図９の半導体装置を示
す図である。
す図である。
１０，４０，８０ Ｐ．Ｗ．Ｂ １１，４１ 配線パターン １２，４２ 貫通孔（露出用） １３，８１ 貫通孔（樹脂流通用） ２０，５０ 半導体素子 ２１，５１ パッド ２２，５２ 接着材 ２３，５３ ワイヤー ３０，６０，６０Ａ，６０Ｂ 樹脂 ６２ 突起
Claims (9)
- 【請求項１】 コンタクト用の端子を有する半導体素子
を搭載したパッケージ構造からなる表面実装型の半導体
装置において、 表面に配線パターンが形成されかつ貫通孔を有したプリ
ント配線板と、 前記貫通孔の位置に前記端子がくるように前記プリント
配線板の裏面に配置された前記半導体素子と、 前記端子と前記配線パターンの延在部とを接続する導電
材と、 前記配線パターン延在部と前記貫通孔と前記導電材と前
記半導体素子とを封止する封止材料とを、 備えたことを特徴とする半導体装置。 - 【請求項２】 前記プリント配線板は、前記貫通孔とは
異なる場所に形成された樹脂流通用貫通孔を有し、前記
配線パターン延在部と前記貫通孔と前記導電材と前記半
導体素子の表面及び裏面とは、樹脂で同時封止した構成
としたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記プリント配線板は、前記半導体素子
に対するバスバーを表面に備え、前記バスバーの上部は
前記導電材と絶縁する絶縁材によって被覆した構造とし
たことを特徴とする請求項１または２記載の半導体装
置。 - 【請求項４】 前記配線パターン上に固定され、該配線
パターンを他の基板に接続するための導電体を設けたこ
とを特徴とする請求項１、２または３記載の半導体装
置。 - 【請求項５】 前記半導体素子の端子と前記配線パター
ンの延在部と前記貫通孔と前記導電材とは、封止樹脂で
被覆した構成とし、該封止樹脂の上部には、前記他の基
板との間の距離を所定寸法に保つ突起を設けたことを特
徴とする請求項４記載の半導体装置。 - 【請求項６】 コンタクト用の端子を有する半導体素子
を搭載したパッケージ構造からなる表面実装型の半導体
装置の製造方法において、 表面に配線パターンが形成されたプリント配線板に、後
に前記半導体素子を固着するときに該半導体素子の端子
が露出するための貫通孔を形成し、 前記プリント配線板の裏面の、前記貫通孔から前記端子
が露出する位置に前記半導体素子を固着し、 前記端子と前記配線パターンの延在部とを導電材で接続
し、 前記配線パターン延在部と前記貫通孔と前記導電材と前
記半導体素子とを封止材料内に配置するようにしたこと
を特徴とする半導体装置の製造方法。 - 【請求項７】 前記プリント配線板には、前記貫通孔と
は異なる場所に樹脂流通用貫通孔を形成し、前記端子と
前記配線パターンの延在部とを導電材で接続した後、前
記配線パターン延在部と前記貫通孔と前記導電材と前記
半導体素子の表面及び裏面とを樹脂で同時に封止するこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記プリント配線板の表面に前記半導体
素子に対するバスバーを形成し、前記バスバーの上部に
は、前記導電材と該バスバーを絶縁するための絶縁被覆
を施すことを特徴とする請求項６または７記載の半導体
装置の製造方法。 - 【請求項９】 前記配線パターン上に該配線パターンを
他の基板に接続するための導電体を固定することを特徴
とする請求項６、７または８記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10635995A JP3553195B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US6890796B1 (en) | 1997-07-16 | 2005-05-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected |
| JP2005530358A (ja) * | 2002-06-19 | 2005-10-06 | ワン，チェン，キーアン | マイクロチップデバイスのパッケージング |
| JP2008078646A (ja) * | 2006-09-19 | 2008-04-03 | Samsung Electro Mech Co Ltd | パッケージ用印刷回路基板及びその製造方法 |
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| US7663251B2 (en) | 1997-07-16 | 2010-02-16 | Oki Semiconductor Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
| JP2012084908A (ja) * | 2011-12-15 | 2012-04-26 | United Test And Assembly Center (S) Pte Ltd | マイクロチップデバイスのパッケージング方法 |
| KR101409839B1 (ko) * | 2007-05-23 | 2014-06-26 | 삼성전자주식회사 | 반도체 패키지 |
-
1995
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663251B2 (en) | 1997-07-16 | 2010-02-16 | Oki Semiconductor Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
| US6890796B1 (en) | 1997-07-16 | 2005-05-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected |
| US7129587B2 (en) | 1997-07-16 | 2006-10-31 | Oki Electric Industry Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
| US7365439B2 (en) | 1997-07-16 | 2008-04-29 | Oki Electric Industry Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
| US8018076B2 (en) | 1997-07-16 | 2011-09-13 | Oki Semiconductor Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
| US6333564B1 (en) | 1998-06-22 | 2001-12-25 | Fujitsu Limited | Surface mount type semiconductor device and method of producing the same having an interposing layer electrically connecting the semiconductor chip with protrusion electrodes |
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| US6780681B2 (en) | 2001-12-27 | 2004-08-24 | Shinko Electric Industries Co., Ltd. | Process of manufacturing a semiconductor device |
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| JP2008078646A (ja) * | 2006-09-19 | 2008-04-03 | Samsung Electro Mech Co Ltd | パッケージ用印刷回路基板及びその製造方法 |
| KR101409839B1 (ko) * | 2007-05-23 | 2014-06-26 | 삼성전자주식회사 | 반도체 패키지 |
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