JPH08306922A - 半導体メモリ素子のポリシリコンゲートとその製造方法 - Google Patents
半導体メモリ素子のポリシリコンゲートとその製造方法Info
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- JPH08306922A JPH08306922A JP8107271A JP10727196A JPH08306922A JP H08306922 A JPH08306922 A JP H08306922A JP 8107271 A JP8107271 A JP 8107271A JP 10727196 A JP10727196 A JP 10727196A JP H08306922 A JPH08306922 A JP H08306922A
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- Japan
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- gate
- polysilicon
- polysilicon layer
- insulating film
- plasma etching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
- H10P50/268—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 プラズマ蝕刻工程におけるポリシリコンゲー
トへの電荷蓄積を抑制してゲート絶縁膜への影響を抑
え、ＭＯＳトランジスタのしきい値電圧変化や絶縁破壊
を防止する。 【解決手段】 ポリシリコンゲートを、活性領域５００
に形成されるゲートポリシリコン層６１０と活性領域外
に形成されるコンタクトポリシリコン層６２０とに分け
て形成した後に、配線工程等において導電性物質６００
で連結する。プラズマ蝕刻工程で電荷蓄積が起こってゲ
ート絶縁膜へ影響を及ぼすポリシリコン層６１０は従来
に比べ小さくなるので、その蓄積電荷量が減ることにな
り、ゲート絶縁膜への影響も小さくなる。
トへの電荷蓄積を抑制してゲート絶縁膜への影響を抑
え、ＭＯＳトランジスタのしきい値電圧変化や絶縁破壊
を防止する。 【解決手段】 ポリシリコンゲートを、活性領域５００
に形成されるゲートポリシリコン層６１０と活性領域外
に形成されるコンタクトポリシリコン層６２０とに分け
て形成した後に、配線工程等において導電性物質６００
で連結する。プラズマ蝕刻工程で電荷蓄積が起こってゲ
ート絶縁膜へ影響を及ぼすポリシリコン層６１０は従来
に比べ小さくなるので、その蓄積電荷量が減ることにな
り、ゲート絶縁膜への影響も小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
製造方法に関し、特に、イオン化されたガスを用いてポ
リシリコン層に対し実施されるプラズマ蝕刻工程に関す
る。
製造方法に関し、特に、イオン化されたガスを用いてポ
リシリコン層に対し実施されるプラズマ蝕刻工程に関す
る。
【０００２】
【従来の技術】一般に、半導体メモリ素子の製造工程で
は蝕刻工程が多用され、その蝕刻工程としては、イオン
化ガスを使用するプラズマ蝕刻工程が主に利用されてい
る。このプラズマ蝕刻工程中に、プラズマ蝕刻に使用さ
れるイオンと被蝕刻物質との反応で被蝕刻物質に不要な
電荷が蓄積(charge-up) される現象が、問題点としてク
ローズアップされてきている。
は蝕刻工程が多用され、その蝕刻工程としては、イオン
化ガスを使用するプラズマ蝕刻工程が主に利用されてい
る。このプラズマ蝕刻工程中に、プラズマ蝕刻に使用さ
れるイオンと被蝕刻物質との反応で被蝕刻物質に不要な
電荷が蓄積(charge-up) される現象が、問題点としてク
ローズアップされてきている。
【０００３】即ち、工程中に生じた蓄積電荷がストレス
電流になって、ＭＯＳトランジスタのゲート絶縁膜に絶
縁破壊を誘発してしまうのである。例えば、ポリシリコ
ンのゲート電極を形成する際のプラズマ蝕刻工程中の反
応により被蝕刻物質のゲート電極に電荷が蓄積されてい
くと、この蓄積電荷は、ゲート電極と半導体基板との間
にあるゲート絶縁膜を介して流れるFowler-Nordheim 電
流を誘発することになり、これによってゲート絶縁膜に
電荷がトラップされる。そして、ゲート絶縁膜にトラッ
プされた電荷がブレークダウン電圧の低下を招き、絶縁
破壊の要因となる。半導体メモリ素子では更なる高集
積、低電圧化が進められ、より薄膜化されていく傾向に
あるので、ゲート絶縁膜等はプラズマ蝕刻工程中に発生
する電荷蓄積によるストレスをいっそう受けやすくなっ
ており、ゲート絶縁膜の特性劣化等の不良が多発する原
因となっている。
電流になって、ＭＯＳトランジスタのゲート絶縁膜に絶
縁破壊を誘発してしまうのである。例えば、ポリシリコ
ンのゲート電極を形成する際のプラズマ蝕刻工程中の反
応により被蝕刻物質のゲート電極に電荷が蓄積されてい
くと、この蓄積電荷は、ゲート電極と半導体基板との間
にあるゲート絶縁膜を介して流れるFowler-Nordheim 電
流を誘発することになり、これによってゲート絶縁膜に
電荷がトラップされる。そして、ゲート絶縁膜にトラッ
プされた電荷がブレークダウン電圧の低下を招き、絶縁
破壊の要因となる。半導体メモリ素子では更なる高集
積、低電圧化が進められ、より薄膜化されていく傾向に
あるので、ゲート絶縁膜等はプラズマ蝕刻工程中に発生
する電荷蓄積によるストレスをいっそう受けやすくなっ
ており、ゲート絶縁膜の特性劣化等の不良が多発する原
因となっている。
【０００４】
【発明が解決しようとする課題】このような蓄積電荷に
よる不具合を解決する手法として、図１に示すような回
路構造が提案されている。図１ＡはＮＭＯＳトランジス
タの場合におけるその回路構造の断面図、図１Ｂは等価
回路図である。
よる不具合を解決する手法として、図１に示すような回
路構造が提案されている。図１ＡはＮＭＯＳトランジス
タの場合におけるその回路構造の断面図、図１Ｂは等価
回路図である。
【０００５】ＮＭＯＳトランジスタは、Ｐ形基板１００
に形成したＮ形不純物領域１１０，１１０をソース及び
ドレインとし、チャネル領域上のゲート絶縁膜１５０を
介してポリシリコンゲート１３０が形成されている。そ
して、ポリシリコンゲート１３０は、金属配線１４０を
介して、別途のＮ形不純物領域１１０とＰ形基板１００
とで形成されるダイオード１２０へ接続されている。
に形成したＮ形不純物領域１１０，１１０をソース及び
ドレインとし、チャネル領域上のゲート絶縁膜１５０を
介してポリシリコンゲート１３０が形成されている。そ
して、ポリシリコンゲート１３０は、金属配線１４０を
介して、別途のＮ形不純物領域１１０とＰ形基板１００
とで形成されるダイオード１２０へ接続されている。
【０００６】配線用金属やゲート用ポリシリコンのプラ
ズマ蝕刻工程で被蝕刻物質に蓄積される電荷は正（＋）
電荷であり、配線金属を介して間接的に或いは直接的に
ポリシリコンゲートに正電圧を誘起する。この蓄積電荷
によりポリシリコンゲート１３０に発生する正電圧が電
界を形成する結果、ゲート絶縁膜１５０を介するＦ−Ｎ
電流が流れ、ゲート絶縁膜１５０内に負（−）電荷を増
加させる。すると、その負電荷の影響でＮＭＯＳトラン
ジスタのしきい値電圧が上がり、最終的にはゲート絶縁
膜１５０の絶縁破壊が発生するようになる。
ズマ蝕刻工程で被蝕刻物質に蓄積される電荷は正（＋）
電荷であり、配線金属を介して間接的に或いは直接的に
ポリシリコンゲートに正電圧を誘起する。この蓄積電荷
によりポリシリコンゲート１３０に発生する正電圧が電
界を形成する結果、ゲート絶縁膜１５０を介するＦ−Ｎ
電流が流れ、ゲート絶縁膜１５０内に負（−）電荷を増
加させる。すると、その負電荷の影響でＮＭＯＳトラン
ジスタのしきい値電圧が上がり、最終的にはゲート絶縁
膜１５０の絶縁破壊が発生するようになる。
【０００７】そこで、ポリシリコンゲート１３０に影響
する配線部分の蓄積電荷を基板１００へ放電させるべ
く、配線１４０と基板１００との間にダイオード１２０
を設けてある。しかし、当然のことながらダイオード１
２０は、通常は電流を流さないように逆バイアスの関係
で接続されるので、蓄積電荷が一定レベル以上に達しな
いと放電が行われない。従って、あまり良好な効果を得
るには至っていない。またこの構造は、配線形成時の蓄
積電荷を放電させるものであり、ポリシリコンゲート１
３０形成時の蓄積電荷については効果がない。
する配線部分の蓄積電荷を基板１００へ放電させるべ
く、配線１４０と基板１００との間にダイオード１２０
を設けてある。しかし、当然のことながらダイオード１
２０は、通常は電流を流さないように逆バイアスの関係
で接続されるので、蓄積電荷が一定レベル以上に達しな
いと放電が行われない。従って、あまり良好な効果を得
るには至っていない。またこの構造は、配線形成時の蓄
積電荷を放電させるものであり、ポリシリコンゲート１
３０形成時の蓄積電荷については効果がない。
【０００８】この図１の回路構造での問題点を解決する
ために、図２のような回路構造も提案されている。即
ち、ダイオード１２０に代えて基板１００内にバイポー
ラトランジスタ２００を形成し、プラズマ蝕刻工程でバ
イポーラトランジスタ２００のベースへつながる配線部
分に正電荷がある程度蓄積されるとバイポーラトランジ
スタ２００が導通することにより、ポリシリコンゲート
１３０に影響する電荷を基板１００へ流すようにしてい
る。しかしながらこれも配線形成時の蓄積電荷に対する
ものであり、ポリシリコンゲートのプラズマ蝕刻工程で
蓄積される電荷に対する効果を得るには至らない。
ために、図２のような回路構造も提案されている。即
ち、ダイオード１２０に代えて基板１００内にバイポー
ラトランジスタ２００を形成し、プラズマ蝕刻工程でバ
イポーラトランジスタ２００のベースへつながる配線部
分に正電荷がある程度蓄積されるとバイポーラトランジ
スタ２００が導通することにより、ポリシリコンゲート
１３０に影響する電荷を基板１００へ流すようにしてい
る。しかしながらこれも配線形成時の蓄積電荷に対する
ものであり、ポリシリコンゲートのプラズマ蝕刻工程で
蓄積される電荷に対する効果を得るには至らない。
【０００９】従って、本発明では、ゲートポリシリコン
層の蓄積電荷を極力抑えられ、ゲート絶縁膜に対するス
トレスを抑制してしきい値電圧のシフト現象を抑え、絶
縁破壊から保護できるような半導体メモリ素子の製造方
法を提供する。
層の蓄積電荷を極力抑えられ、ゲート絶縁膜に対するス
トレスを抑制してしきい値電圧のシフト現象を抑え、絶
縁破壊から保護できるような半導体メモリ素子の製造方
法を提供する。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、プラズマ蝕刻工程を使用した半導体
メモリ素子のポリシリコンゲート製造方法において、活
性領域のゲートポリシリコン層と、活性領域外のコンタ
クトポリシリコン層と、に分割して形成した後、これら
ポリシリコン層を導電性物質で連結することを特徴とす
る。このようにゲート電極を活性領域と活性領域外に分
けて形成するようにすれば、結果的にゲート絶縁膜へ影
響を与えるゲート電極は小さくして、プラズマ蝕刻工程
で蓄積する電荷量を抑えることができる。これらポリシ
リコン層を連結する導電性物質としては、ポリシリコン
ゲート形成後の配線工程等で同時に形成できるように金
属物質としておくとよい。
るために本発明は、プラズマ蝕刻工程を使用した半導体
メモリ素子のポリシリコンゲート製造方法において、活
性領域のゲートポリシリコン層と、活性領域外のコンタ
クトポリシリコン層と、に分割して形成した後、これら
ポリシリコン層を導電性物質で連結することを特徴とす
る。このようにゲート電極を活性領域と活性領域外に分
けて形成するようにすれば、結果的にゲート絶縁膜へ影
響を与えるゲート電極は小さくして、プラズマ蝕刻工程
で蓄積する電荷量を抑えることができる。これらポリシ
リコン層を連結する導電性物質としては、ポリシリコン
ゲート形成後の配線工程等で同時に形成できるように金
属物質としておくとよい。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
付図面を参照して説明する。
【００１２】まず図３及び図４に、現在一般的なポリシ
リコンゲート製造工程の概略を示し説明する。図３に示
すように、Ｐ形基板３００にフィールド酸化膜３２０及
びゲート絶縁膜３６０を形成し、その上にポリシリコン
層３３０を形成する。そして、ポリシリコン層３３０上
に導電性向上のためのタングステンシリサイド層３４０
を形成した後に、フォトレジスト３５０を塗布する。次
いで図４に示すように、フォトレジスト３５０のパター
ニングを行ってから、数百Ｗのエネルギーを有するイオ
ン化ガスを使用したプラズマ蝕刻３７０を実施する。
リコンゲート製造工程の概略を示し説明する。図３に示
すように、Ｐ形基板３００にフィールド酸化膜３２０及
びゲート絶縁膜３６０を形成し、その上にポリシリコン
層３３０を形成する。そして、ポリシリコン層３３０上
に導電性向上のためのタングステンシリサイド層３４０
を形成した後に、フォトレジスト３５０を塗布する。次
いで図４に示すように、フォトレジスト３５０のパター
ニングを行ってから、数百Ｗのエネルギーを有するイオ
ン化ガスを使用したプラズマ蝕刻３７０を実施する。
【００１３】このプラズマ蝕刻工程においてポリシリコ
ン層３３０、タングステンシリサイド層３４０に電荷が
蓄積され、この蓄積電荷がゲート絶縁膜３６０にストレ
スを加えることになる。
ン層３３０、タングステンシリサイド層３４０に電荷が
蓄積され、この蓄積電荷がゲート絶縁膜３６０にストレ
スを加えることになる。
【００１４】図５は、このようにして形成される従来の
ＮＭＯＳトランジスタ（ＰＭＯＳでも同様）の平面図で
あって比較用に示したものである。そのソース領域５３
０はグランドライン５５０へ接続され、またドレイン領
域５１０は、例えば他のトランジスタのドレイン領域へ
接続される。ドレイン領域５１０とソース領域５３０と
の間のチャネル領域５２０上に形成されたポリシリコン
ゲート５４０は、配線５６０まで延設されている。
ＮＭＯＳトランジスタ（ＰＭＯＳでも同様）の平面図で
あって比較用に示したものである。そのソース領域５３
０はグランドライン５５０へ接続され、またドレイン領
域５１０は、例えば他のトランジスタのドレイン領域へ
接続される。ドレイン領域５１０とソース領域５３０と
の間のチャネル領域５２０上に形成されたポリシリコン
ゲート５４０は、配線５６０まで延設されている。
【００１５】この場合、プラズマ蝕刻工程において、斜
線を引いたポリシリコンゲート５４０全体に電荷が蓄積
してそのすべてがゲート絶縁膜へ影響を与えることにな
る。従って、前述のようにしきい値電圧のシフトや絶縁
破壊の悪影響が生じ得る。
線を引いたポリシリコンゲート５４０全体に電荷が蓄積
してそのすべてがゲート絶縁膜へ影響を与えることにな
る。従って、前述のようにしきい値電圧のシフトや絶縁
破壊の悪影響が生じ得る。
【００１６】そこで図６に示すように、ドレイン領域５
１０、ソース領域５３０、チャネル領域５２０からなる
活性領域５００のゲートポリシリコン層６１０と、その
活性領域５００外のコンタクトポリシリコン層６２０
と、に分割してポリシリコンゲートを形成するようにす
る。即ち、このポリシリコンゲートは、ゲートポリシリ
コン層６１０とコンタクトポリシリコン層とに分割さ
れ、これらを導電性物質６００で連結した構造としてあ
る。これによれば、ポリシリコンゲート形成のプラズマ
蝕刻工程において、各ポリシリコン層６１０，６２０の
それぞれで別途に蓄積電荷が発生することになり、ゲー
トポリシリコン層６１０の大きさは従来に比べ小さくな
っているのでその蓄積電荷量は少なく、ゲート絶縁膜へ
影響する電荷量は大幅に抑えられる。
１０、ソース領域５３０、チャネル領域５２０からなる
活性領域５００のゲートポリシリコン層６１０と、その
活性領域５００外のコンタクトポリシリコン層６２０
と、に分割してポリシリコンゲートを形成するようにす
る。即ち、このポリシリコンゲートは、ゲートポリシリ
コン層６１０とコンタクトポリシリコン層とに分割さ
れ、これらを導電性物質６００で連結した構造としてあ
る。これによれば、ポリシリコンゲート形成のプラズマ
蝕刻工程において、各ポリシリコン層６１０，６２０の
それぞれで別途に蓄積電荷が発生することになり、ゲー
トポリシリコン層６１０の大きさは従来に比べ小さくな
っているのでその蓄積電荷量は少なく、ゲート絶縁膜へ
影響する電荷量は大幅に抑えられる。
【００１７】このとき、活性領域５００に形成されるゲ
ートポリシリコン層６１０はできるだけ小さくすること
が好ましく、例えばその長さ或いは面積がコンタクトポ
リシリコン層６２０の１／１０以下になるような比率に
しておくと、非常に効果的である。
ートポリシリコン層６１０はできるだけ小さくすること
が好ましく、例えばその長さ或いは面積がコンタクトポ
リシリコン層６２０の１／１０以下になるような比率に
しておくと、非常に効果的である。
【００１８】このようにしてゲートポリシリコン層６１
０及びコンタクトポリシリコン層６２０からポリシリコ
ンゲートを形成した後は、例えば配線工程等のときにそ
の配線用の金属物質等の導電性物質で連結する。また、
ポリシリコンゲートへ接続する配線については、前述の
ようにトランジスタ２００等を設けておくと好ましいの
は勿論である。
０及びコンタクトポリシリコン層６２０からポリシリコ
ンゲートを形成した後は、例えば配線工程等のときにそ
の配線用の金属物質等の導電性物質で連結する。また、
ポリシリコンゲートへ接続する配線については、前述の
ようにトランジスタ２００等を設けておくと好ましいの
は勿論である。
【００１９】
【発明の効果】本発明によれば、ゲート絶縁膜へ影響す
るポリシリコンゲートのプラズマ蝕刻による電荷蓄積を
極力抑制することができるため、Ｆ−Ｎ電流によるＭＯ
Ｓトランジスタのしきい値電圧シフトや絶縁破壊の防止
に効果的である。
るポリシリコンゲートのプラズマ蝕刻による電荷蓄積を
極力抑制することができるため、Ｆ−Ｎ電流によるＭＯ
Ｓトランジスタのしきい値電圧シフトや絶縁破壊の防止
に効果的である。
【図１】プラズマ蝕刻工程による蓄積電荷を放電するた
めの回路構造を示す断面図とその等価回路図。
めの回路構造を示す断面図とその等価回路図。
【図２】プラズマ蝕刻工程による蓄積電荷を放電するた
めの別の回路構造を示す断面図とその等価回路図。
めの別の回路構造を示す断面図とその等価回路図。
【図３】ポリシリコンゲートの製造工程図。
【図４】図３に続くポリシリコンゲートの製造工程図。
【図５】従来のポリシリコンゲートの構造を示す要部平
面図。
面図。
【図６】本発明によるポリシリコンゲートの構造を示す
要部平面図。
要部平面図。
５００ 活性領域 ６００ 導電性物質 ６１０ ゲートポリシリコン層 ６２０ コンタクトポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 炯坤 大韓民国京畿道水原市八達区仁溪洞319番 地６号
Claims (5)
- 【請求項１】 プラズマ蝕刻工程を使用した半導体メモ
リ素子のポリシリコンゲート製造方法において、 活性領域のゲートポリシリコン層と、活性領域外のコン
タクトポリシリコン層と、に分割して形成した後、これ
らポリシリコン層を導電性物質で連結するようにしたこ
とを特徴とするポリシリコンゲート製造方法。 - 【請求項２】 ゲートポリシリコン層とコンタクトポリ
シリコン層とを連結する導電性物質に、ポリシリコン以
外の導電性物質を用いる請求項１記載のポリシリコンゲ
ート製造方法。 - 【請求項３】 ゲートポリシリコン層とコンタクトポリ
シリコン層とを連結する導電性物質として金属物質を用
いる請求項２記載のポリシリコンゲート製造方法。 - 【請求項４】 ゲートポリシリコン層を、コンタクトポ
リシリコン層よりも小さく形成する請求項１〜３のいず
れか１項にに記載のポリシリコンゲート製造方法。 - 【請求項５】 活性領域のゲートポリシリコン層と、活
性領域外のコンタクトポリシリコン層と、に分割されて
おり、これらポリシリコン層をポリシリコン以外の導電
性物質で互いに連結してなることを特徴とする半導体メ
モリ素子のポリシリコンゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P10174 | 1995-04-27 | ||
| KR1019950010174A KR0142118B1 (ko) | 1995-04-27 | 1995-04-27 | 반도체 메모리 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306922A true JPH08306922A (ja) | 1996-11-22 |
| JP3108365B2 JP3108365B2 (ja) | 2000-11-13 |
Family
ID=19413146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08107271A Expired - Fee Related JP3108365B2 (ja) | 1995-04-27 | 1996-04-26 | 半導体メモリ素子のポリシリコンゲートとその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5736772A (ja) |
| JP (1) | JP3108365B2 (ja) |
| KR (1) | KR0142118B1 (ja) |
| TW (1) | TW293150B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274921B1 (en) | 1997-12-22 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including protective transistor protecting another transistor during processing |
| US6611950B2 (en) | 1998-04-07 | 2003-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, semiconductor device design method, semiconductor device design method recording medium, and semiconductor device design support system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349348B1 (ko) * | 2000-08-17 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 장치의 실리콘층 식각 방법 |
| KR101660162B1 (ko) | 2015-03-05 | 2016-10-04 | 고려대학교 산학협력단 | 자율 주행 기반 무인 운반차 시스템 및 이의 제어 방법 |
| KR101695557B1 (ko) | 2015-07-17 | 2017-01-24 | 고려대학교 산학협력단 | 자율 주행 기반 무인 운반차 시스템 및 이의 제어 방법 |
| KR102425529B1 (ko) | 2020-12-08 | 2022-07-25 | 한남대학교 산학협력단 | 카메라를 이용한 자율주행 지게차 |
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