JPH01205470A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH01205470A
JPH01205470A JP63028680A JP2868088A JPH01205470A JP H01205470 A JPH01205470 A JP H01205470A JP 63028680 A JP63028680 A JP 63028680A JP 2868088 A JP2868088 A JP 2868088A JP H01205470 A JPH01205470 A JP H01205470A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板上に形成したＭＯＳＦＥＴ等のＭ
、　Ｉ　ＳまたはＭＯ３構造の半導体装置に係り、特に
、信頼性の高いこの種の半導体装置に関する。
〔従来の技術〕
近年、ＭＯＳＦＥＴ等の半導体装置における微細加工技
術の進歩に伴って、そのゲート長が著しく微細化され、
これにより、ＭＯＳＦＥＴで構成される集積回路の集積
度および性能は飛躍的に向−１ニしてきた。
しかし、ケーＩ〜の微細化が進むにつれ、多くの問題が
生じている。例えは、ホラ１〜キヤリア効果による特性
劣化等の信頼性の低下、ソース・１〜１ツイン間耐圧の
低下、ショーＩ・チャネル効果等であり、これらは、２
μｍ以下のゲート長を有するＭＯＳＦＥＴにおいて大き
な問題となっている。これらの中で、ホットキャリア効
果による特性劣化は、ｎチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
において顕著であり、以下ｎチャネルＭＯ３ＦＥＴを例
として説明する。
このようなホットキャリア効果によるＭＯＳＦＥＴの特
性劣化に対する解決策として最もよく知られた従来技術
として、例えば、昭和５３年度電子通信学会総合全国大
会（１９７８年４月、講演論文集論文番号２７０）で提
案されたＴ−Ｄ　Ｄ　（１，ｊｇｈｔｌｙＤｏｐｅｄ　
Ｄｒａｉｎ）構造のＭＯＳＦＥＴか知られている。
第３図はこの従来技術によるＭＯＳＦＥＴの構造を示す
図であり、第３図において、１はｐ型基板、２はゲート
酸化膜、３はゲート２４はｎ型低濃度層。
５はサイドウオール、６はソースおよびトレイン拡散層
、７は保護絶縁膜、８はソースおよび１〜レイン電極で
ある。
第３図に示すＬＤＤ構造のＭＯＳＦＥＴ　（、以下ＬＤ
ＤＭＯ３ＦＥＴという）の特徴は、ソースおよびドレイ
ン拡散層６と、ゲート３の下層に形成されるチャネル領
域との中間にｎ型低濃度層４によるオフセラｈ領域を設
けたことにある。このＬＤＤＭＯ３ＦＥＴは、ｐ型基板
１上にゲート酸化膜２を介して設けたゲ−１−３をマス
クとして、ｎ型低濃度層４を形成するためのイオン打込
みを行い、次に、シリコン酸化膜によるサイドウオール
５を形成した後、ソースおよびドレイン拡散Ｎ６のため
のイオン打込みを行いｎ型高濃度層を形成することによ
り製造される。
このＬＤＤＭＯ３ＦＥＴは、ｎ型低濃度層の導入により
、Ｉ−レイン近傍での電界が緩和され、ドレインからチ
ャネル方向に拡がる空乏層の幅も減少するため、ホット
キャリア効果、ソース・ドレイン間耐圧、ショー１−チ
ャネル効果に対して有効である。すなわち、前記従来技
術によるＬＤＤＭＯ３ＦＥＴは、シングルトレイン構造
のＭＯＳＦＥＴに比較して、ホットキャリアによる特性
劣化が少なく、より短いゲーｌ〜長のＭ　ＯＳ　Ｆ　Ｅ
　Ｔにおいても高い信頼性を確保することができる。
〔発明が解決しようとする課題〕
しかし、前記従来技術によるＬＤＤＭＯ３ＦＥＴは、さ
らにゲート長が短くなった場合に、ホラ１へキャリアに
よる特性の劣化が著しくなり、信頼性の維持が困難であ
るという問題点がある。ゲート長が短くなった場合のホ
ットキャリアによるＭＯＳＦＥＴの劣化機構については
、いくつかのモデルが提案されているか、その中のＬＤ
ＤＭＯ３ＦＥＴ特有の劣化機構を図面により説明する。
第４図（Ａ）、（Ｂ）はＬＤＤＭＯ３ＦＥＴの劣化機構
を説明する図である。この図において、９，１０゜１２
は電子、１１は正孔であり、他の符号は第３図の場合と
同一である。
ＭＯＳＦＥＴ内では、ドレイン端に強い電界が存在し、
第４図（Ａ、）に示すように、ここで加速された電子９
によって、電子１０と正孔１１とによる電子−正孔対が
生成され、その電子がゲート酸化膜２のポテンシャル障
壁を乗り越えて、第４図（Ｂ）に示すようにサイドウオ
ール５中に進入して捕捉される。この捕捉された電子１
２のために、サイドウオール５は、負に帯電し、ｎ型低
濃度層４内の電子は、ゲーＩ・酸化膜２の近傍すなわち
表面付近で減少し、この部分の抵抗が増大する。これに
より、ＭＯＳＦＥＴのｇｍが事実上低下することになる
。
前述したように、従来技術によるＬＤＤＭＯ３ＦＥＴは
、ゲート長を短くしていった場合のホラ１〜キヤリアに
対する信頼性確保に限界があり、一定長以下のゲート長
では信頼性を確保することができないという問題点があ
った。
本発明の目的は、従来技術によるＬＤＤＭＯ５ＦＥＴに
比較して、よりホットキャリア効果の大きなＭＯ５ＦＥ
Ｔ半導体装置を提供することにある。
〔課題を解決するための手段〕
本発明によれば、前記目的は、ゲート３の側壁に形成さ
れたサイドウオールに導電性をもたせ、このサイドウオ
ールを抵抗体を介してゲートに電気的に接続することに
より達成される。
〔作用〕
サイ１−ウオールに導電性をもたせて抵抗体を介してゲ
ート電極に接続することにより、サイｌくウオール内に
取り込まれた電子を抵抗体とゲーＩ−電極を介して放電
することができる。この場合、抵抗体の抵抗値を１．Ｘ
１０”Ω〜１×１０１２Ω程度に適宜設定すると、サイ
ドウオールとトレイン拡散層の一部を成すオフセット領
域との間に存在する寄生容量による影響をほとんど受け
ないようにすることができる。すなわち、前記抵抗体の
抵抗値を選定することによりある程度以上の大きさとし
、この抵抗と前記寄生容量による時定数を、ＭＯ３ＦＥ
Ｔ素子が実際に動作する周期より長く設定すれば、寄生
容量による回路動作の遅れは無視できることになる。一
方、ホラ１−キャリアである電子は、ゲートかハイレベ
ルになっているときのみ注入され、この期間か長ければ
、サイドウオールに取込まれる電子は増加するが、サイ
ドウオールに導電性を持たせ抵抗体を介してゲートに接
続しているために、この取込まれた電子は、徐々にゲー
トに吸収されて、サイドウオール内に過度に蓄積される
ことがなくなり、Ｌ　Ｄ　Ｄ　Ｍ　ＯＳ　Ｆ　ＩＥ　Ｔ
のｇｍ低下等の性能劣化か生しることはない。
〔実施例〕
以下、本発明による半導体装置の一実施例を図面により
詳細に説明する。
第１図は本発明による半導体装置の一実施例であるＭ　
ＯＳ　Ｆ　Ｅ　Ｔの構造を示す図、第２図は本発明によ
り特性劣化を減少できる機構を説明する図である。
第１図、第２図において、１３は抵抗体、５１はサイド
ウオールであり、他の符号は第３図に示した従来技術の
場合と同一である。
本発明によるＭＯＳＦＥＴは、従来のＬ　Ｄ　Ｄ　Ｍ　
ＯＳ　Ｉｉ’　Ｅ　Ｔの場合と同様に、ゲート３と、ソ
ースおよびドレイン拡散層６と、ｎ型低濃度層４による
オフセット領域と、サイドウオール５１とにより第１図
に示すように構成される。このＭＯＳＦＥＴが従来技術
と相違する点は、サイドウオール５１が導電性を有して
いる点と、サイドウオール５１とゲート３との間に抵抗
体１３を形成している点である。抵抗体］３の抵抗値は
ｌ　Ｘ　１０”Ω〜ｌＸ１０１２Ω程度に設定し、その
材料としては、厚さ数オングストロームから数十オンラ
ス１〜ローム程度のシリコン酸化膜やシリコン窒化膜等
を用いることができる。
サイドウオール５１の材料としては、ｎ型不純物をドー
プしたポリシリコン等を用いることができる。サイドウ
オールの導電型は、ｐ型でもよい。
本実施例のＭＯＳＦＥＴの構造は、例えば次のようにし
て製造することができる。ます、Ｐ型基板１−ヒにゲー
Ｉ・酸化膜２を介して設けたゲー１〜３をマスクとして
、ｎ型低濃度層４を形成するためのイオン打込みを行う
３．ゲート３は、ポリシリコンまたはポリシリコンの上
にタングステン等の高融点金属のシリサイ１く層を付加
したいわゆるポリサイ１くにより形成されている。次に
、抵抗体１３を形成するために、ゲート３の表面を酸化
して数オングストロームから数十オンジス１ヘローム程
度のシリコン酸化膜をつける。または、化学気相反応に
よす、数オングストロームから数十オングストロームの
シリコン酸化膜またはシリコン窒化膜をっけてもよい。
次に、イントリンシックまたはｎ型不純物をドープした
ポリシリコンを化学気相反応を用いてテポシションした
後、ＲＩＥエツチング等の異方性エツチングを行うこと
によりゲー１−３の側壁にサイドウォール５１を形成す
る。次に、ゲート３およびサイドウオール５１をマスク
としたセルファライン方式によりｎ型不純物をイオン打
込みし、ソースおよびｌ−レイン拡散層を形成する。
この際、サイドウォール５１にもｎ型不純物がイオン打
込みされて、サイドウオール５１が低抵抗化される。以
上のプロセスにより、本実施例のＭＯＳＦＥＴが得られ
る。
本実施例によるＭＯＳＦＥＴは、前述したように、サイ
ドウォール５］に導電性をもたせ、抵抗体］−３を介し
てケー１−３に接続しているので、第４図により説明し
た機構により、サイドウオール５１内に取込まれた電子
は抵抗体１３とゲート３を介して外部に放電される。抵
抗体１３の抵抗値を１×」−０３Ω　〜］×１．　Ｑ　
１．２Ωにするのは、サイドウオール５」とｎ型低濃度
層４との間に存在する寄生容量による素子動作」二の影
響を排除して、サイ１〜ウオール５１がゲートとして作
用しないようにするためである。すなわち、第２図に示
すように、抵抗体］３の抵抗値をＲ１、寄生容量をＣＩ
とすれば、ゲー１−３は、抵抗Ｒ１と寄生容量Ｃ１の直
列回路を介してｎ型低濃度層４に接続されることになる
。抵抗体１３の抵抗値を選定して、抵抗Ｒ１と寄生容量
ＣＩとの時定数を、ＭＯＳＦＥＴが実際に動作する周期
より長くすれば、回路動作の遅れは無視できることにな
る。また、サイドウォール５１に取込まれた電子は、サ
イｌ−ウオール５１に蓄積されることなく、抵抗Ｒ１を
介して放電されるので、ｇｍ低下等の性能劣化を生しる
ことはなしＡ。
以」−１本発明をｎチャネルＭＯ３ＦＥＴの実施例につ
いて説明したが、本発明は、不純物の導電性を変更する
ことにより、ｐチャネルＭＯ３ＦＥｒにも応用すること
ができる。
以−４−述べたように、本発明は、低濃度不純物領域上
に形成される導電部材５１（導電性のサイドウオールと
も称す）とゲート３の間に抵抗］−３をはさむという簡
単な構成であり、実施が容易である。
また、電源電圧を下げたり、回路性能をおとすことなく
Ｏ８５μｍ以下の短チャネルのＭＯＳＦＥＴを得ること
ができる。
〔発明の効果〕
以上説明したように、本発明によれば、ＬＤＤＭＯ５Ｆ
ＥＴにおけるサイドウォールに導電性を持たせ、該サイ
ドウオールを抵抗を介してゲートに接続することにより
、サイドウオール内に取込まれたホラ１−キャリアを放
電させてしまうため、サイドウオール中にトラップされ
たキャリアの影響でトレイン拡散層とチャネル領域の間
にある低濃度不純物層の抵抗値の増大を抑制することが
できる。このため、長時間の使用にあたっても、特性劣
化を生じない、信頼性の高い短チャネルのＭＯＳＦＥＴ
を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のＭ　ＯＳ　Ｆ　Ｅ　Ｔの構
造を示す図、第２図は本発明により特性劣化を減少でき
る機構を説明する図、第３図は従来技術によるＭＯＳＦ
ＥＴの構造を示す図、第４図（Ａ）、（Ｂ）はＬＤＤＭ
Ｏ３ＦＥＴの劣化機構を説明する図である。 １・・ｐ型基板、２・・ゲート酸化膜、３・ゲー）・、
４・・ｎ型低濃度層、５，５トサイトウオール、６　・
ソースおよびトレイン拡散層、７・・保護絶縁層、８・
電極、９，１．０．１２・・・電子、１１・・・正孔、
１３・・・抵抗体。

Claims (1)

  1. 【特許請求の範囲】 １、一方導電型の半導体領域内に形成された二つの他方
    導電型の不純物領域を有し、上記一方導電型の半導体領
    域主表面上の上記二つの他方導電型の不純物領域の間の
    領域を少なくとも覆うように形成された絶縁膜を介して
    ゲート電極が形成された半導体装置において、上記二つ
    の他方導電型の不純物領域は上記ゲート電極の近傍で低
    不純物濃度であり、上記低不純物濃度領域を覆うように
    導電部材が設けられ、上記導電部材は抵抗を介して上記
    ゲート電極に電気的に接続されていることを特徴とする
    半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
    上記導電部材と上記ゲート電極とは同じ材質であること
    を特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
    上記導電部材は多結晶半導体であることを特徴とする半
    導体装置。 ４、一方導電型の半導体領域内に形成された二つの他方
    導電型の不純物領域を有し、上記一方導電型の半導体領
    域主表面上の上記二つの他方導電型の不純物領域の間の
    領域を少なくとも覆うように形成された絶縁膜を介して
    ゲート電極が形成された半導体装置において、上記二つ
    の他方導電型の不純物領域は上記ゲート電極の近傍で低
    不純物濃度であり、上記低不純物濃度領域を覆うように
    導電部材が設けられ、上記導電部材と上記ゲート電極と
    の間に抵抗体をはさんだことを特徴とする半導体装置。 ５、特許請求の範囲第４項記載の半導体装置において、
    上記導電部材と上記ゲート電極とは同じ材質であること
    を特徴とする半導体装置。 ６、特許請求の範囲第４項記載の半導体装置において、
    上記導電部材は多結晶半導体であることを特徴とする半
    導体装置。 ７、特許請求の範囲第４項記載の半導体装置において、
    上記抵抗体は半導体酸化物であることを特徴とする半導
    体装置。 ８、一方導電型の半導体領域内に形成された二つの他方
    導電型の不純物領域を有し、上記一方導電型の半導体領
    域主表面上の上記二つの他方導電型の不純物領域の間の
    領域を少なくとも覆うように形成された絶縁膜を介して
    ゲート電極が形成された半導体装置において、上記ゲー
    ト電極は第一のゲート電極、第二のゲート電極および第
    三のゲート電極に分割されており、上記第一のゲート電
    極は上記二つの他方導電型の不純物領域の一方の上に存
    在し、上記第三のゲート電極は上記二つの他方導電型の
    不純物領域の他方の上に存在していることを特徴とする
    半導体装置。 ９、特許請求の範囲第８項記載の半導体装置において、
    上記第一、第二および第三のゲート電極とは同じ材質で
    あることを特徴とする半導体装置。 １０、特許請求の範囲第８項記載の半導体装置において
    、上記第一、第二および第三のゲート電極は多結晶半導
    体であることを特徴とする半導体装置。 １１、特許請求の範囲第８項記載の半導体装置において
    、第一のゲート電極および第三のゲート電極と上記第二
    のゲート電極とを抵抗を介して電気的に接続したことを
    特徴とする半導体装置。 １２、半導体基板上に形成した金属／絶縁膜／半導体に
    よるＭＩＳあるいはＭＯＳ構造の半導体装置であって、
    ゲートをマスクとして低濃度の不純物層を形成した後、
    ゲート側面にサイドウォールを設け、これをマスクとし
    て高濃度のソース、ドレイン拡散層とチャンネル層との
    間に低濃度のオフセット領域を設けた半導体装置におい
    て、上記サイドウォールに導電性をもたせ、このサイド
    ウォールを抵抗を介してゲート電極に電気的に接続した
    ことを特徴とする半導体装置。 １３、特許請求の範囲第１２項記載の半導体装置におい
    て、上記サイドウォールと上記ゲート電極とは同じ材質
    であることを特徴とする半導体装置。 １４、特許請求の範囲第１２項記載の半導体装置におい
    て、上記サイドウォールは多結晶半導体であることを特
    徴とする半導体装置。 １５、以下の工程を有することを特徴とする半導体装置
    の製造方法、 （１）半導体基板上にゲート絶縁膜、ゲート電極及びソ
    ース・ドレイン低不純物濃度層を形成する工程、 （２）ゲート電極の表面に絶縁薄膜を形成する工程、 （３）絶縁薄膜上に多結晶半導体膜を形成する工程、 （４）その後ゲート電極の側壁にのみ多結晶半導体膜を
    残す工程、 （５）ソース・ドレイン高不純物濃度層を形成する工程
    。 １６、特許請求の範囲第１５項記載の半導体装置の製造
    方法において、上記工程（４）はＲＩＥエッチングを用
    いることを特徴とする半導体装置の製造方法。 １７、特許請求の範囲第１５項記載の半導体装置の製造
    方法において、上記工程（５）はイオン打ち込み法を用
    いることを特徴とする半導体装置の製造方法。 １８、一方導電型の半導体領域内に形成された２つの不
    純物領域が設けられ、上記２つの不純物領域間の上記一
    方導電型の半導体領域の主表面上に絶縁膜を介して設け
    られたゲート電極を有する半導体装置において、上記ゲ
    ート電極の側壁には、高抵抗層を介して導電部材が形成
    されていることを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004510332A (ja) * 2000-09-22 2004-04-02 オイペク　オイロペーシェ　ゲゼルシャフト　フューア　ライストゥングスハルプライター　エムベーハー 可制御半導体部品

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834313B2 (ja) * 1989-10-09 1996-03-29 株式会社東芝 半導体装置及びその製造方法
JP2652108B2 (ja) * 1991-09-05 1997-09-10 三菱電機株式会社 電界効果トランジスタおよびその製造方法
WO1993009567A1 (en) * 1991-10-31 1993-05-13 Vlsi Technology, Inc. Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls
JPH0697192A (ja) * 1992-07-29 1994-04-08 Kawasaki Steel Corp 半導体装置及びその製造方法
US6008544A (en) * 1992-12-08 1999-12-28 Fujitsu Limited Semiconductor device and manufacturing method of the semiconductor device
KR960002100B1 (ko) * 1993-03-27 1996-02-10 삼성전자주식회사 전하결합소자형 이미지센서
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
US5747852A (en) * 1995-05-26 1998-05-05 Advanced Micro Devices, Inc. LDD MOS transistor with improved uniformity and controllability of alignment
US5817032A (en) * 1996-05-14 1998-10-06 Biopath Automation Llc. Means and method for harvesting and handling tissue samples for biopsy analysis
JPH10144918A (ja) * 1996-11-11 1998-05-29 Toshiba Corp 半導体装置及びその製造方法
US6262451B1 (en) * 1997-03-13 2001-07-17 Motorola, Inc. Electrode structure for transistors, non-volatile memories and the like
KR100569716B1 (ko) * 1998-08-21 2006-08-11 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터 구조
US20070166834A1 (en) * 1998-10-05 2007-07-19 Biopath Automation, L.L.C. Apparatus and method for harvesting and handling tissue samples for biopsy analysis
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
DK1552266T3 (en) * 2002-09-26 2016-02-08 Biopath Automation Llc Apparatus and methods for automatic handling and embedding of tissue samples
DK1545775T3 (da) * 2002-09-26 2010-10-11 Biopath Automation Llc Kassette og indlejringsindretning, arrangeringsapparater og fremgangsmåder til håndtering af vævsprøver
US7179424B2 (en) 2002-09-26 2007-02-20 Biopath Automation, L.L.C. Cassette for handling and holding tissue samples during processing, embedding and microtome procedures, and methods therefor
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
US20070116612A1 (en) * 2005-11-02 2007-05-24 Biopath Automation, L.L.C. Prefix tissue cassette
CN101583315A (zh) * 2006-12-12 2009-11-18 比欧帕斯自动化公司 具有可切片弹性多孔材料的活检载具
CA2748542A1 (en) * 2008-12-30 2010-07-08 Biopath Automation, L.L.C. Systems and methods for processing tissue samples for histopathology
ES2746196T3 (es) 2009-01-22 2020-03-05 Biopath Automation Llc Soporte de biopsia seccionable de micrótomo para orientar muestras de tejido

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2011178B (en) * 1977-12-15 1982-03-17 Philips Electronic Associated Fieldeffect devices
JPS5552262A (en) * 1978-10-12 1980-04-16 Fujitsu Ltd Mos semiconductor device
JPS5961182A (ja) * 1982-09-30 1984-04-07 Toshiba Corp 半導体装置の製造方法
JPS59231864A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
US4502202A (en) * 1983-06-17 1985-03-05 Texas Instruments Incorporated Method for fabricating overlaid device in stacked CMOS
EP0240781A3 (de) * 1986-04-08 1989-12-06 Siemens Aktiengesellschaft Verfahren zum Herstellen von Flankenmaskierschichten an den Gate-Elektroden von MOS-Transistoren mit schwach-dotierten Drain-Anschlussgebieten
JPS62248256A (ja) * 1986-04-21 1987-10-29 Nec Corp 半導体装置
JPS63177471A (ja) * 1987-01-16 1988-07-21 Mitsubishi Electric Corp Ｍｏｓ形半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004510332A (ja) * 2000-09-22 2004-04-02 オイペク　オイロペーシェ　ゲゼルシャフト　フューア　ライストゥングスハルプライター　エムベーハー 可制御半導体部品

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