JPH08307103A - 装荷線路型移相器 - Google Patents
装荷線路型移相器Info
- Publication number
- JPH08307103A JPH08307103A JP11473395A JP11473395A JPH08307103A JP H08307103 A JPH08307103 A JP H08307103A JP 11473395 A JP11473395 A JP 11473395A JP 11473395 A JP11473395 A JP 11473395A JP H08307103 A JPH08307103 A JP H08307103A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- phase shifter
- line
- circuit
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】
【目的】 移相器用ＦＥＴ６に印加される逆バイアス電
圧の有無による移相器の透過損失の差異が少ない移相器
を得る。 【構成】 半導体基板１上の主線路３、装荷線路４ａと
４ｂ、移相器用ＦＥＴ６、バイアス回路２５等で構成さ
れる従来の移相器２４にインダクタ１７と損失回路用Ｆ
ＥＴ１８で構成される簡単な損失回路１６を付加して構
成される。 【効果】 逆バイアス電圧印加の有無による移相器の透
過損失の差異が少なくなる効果がある。また、使用した
ＦＥＴのドレイン電極・ソース電極間の導通抵抗ばらつ
きがもたらす移相器特性への悪影響を緩和する効果があ
る。
圧の有無による移相器の透過損失の差異が少ない移相器
を得る。 【構成】 半導体基板１上の主線路３、装荷線路４ａと
４ｂ、移相器用ＦＥＴ６、バイアス回路２５等で構成さ
れる従来の移相器２４にインダクタ１７と損失回路用Ｆ
ＥＴ１８で構成される簡単な損失回路１６を付加して構
成される。 【効果】 逆バイアス電圧印加の有無による移相器の透
過損失の差異が少なくなる効果がある。また、使用した
ＦＥＴのドレイン電極・ソース電極間の導通抵抗ばらつ
きがもたらす移相器特性への悪影響を緩和する効果があ
る。
Description
【０００１】
【産業上の利用分野】この発明は、電子制御アレイアン
テナのビーム方向の制御等に用いられる半導体移相器に
関するものである。
テナのビーム方向の制御等に用いられる半導体移相器に
関するものである。
【０００２】
【従来の技術】図１１は、従来の装荷線路型移相器の構
成を示す図であり、半導体基板上に構成された半導体移
相器の例である。図において、１は半導体基板、２は上
記半導体基板１の底面に金等の導体をメタライズして構
成される地導体、３は上記半導体基板１の上に構成され
るマイクロストリップ線路から成る主線路、４ａと４ｂ
は主線路３上に約４分の１波長の間隔で付加される、主
線路３から見た入力インピーダンスのリアクタンスを適
切な値とする長さを持つ装荷線路、５ａと５ｂはそれぞ
れ主線路の入力端と出力端である。６は移相器用の電界
効果トランジスタ（以下、ＦＥＴと称す。）であり、Ｆ
ＥＴのゲート電極７、ＦＥＴのソース電極８とＦＥＴの
ドレイン電極９から成る。１０ａはソース電極８を地導
体２に接地するためのリボンである。ソース電極８はリ
ボン１０ａで地導体２に接地されている。１１は分布定
数のバイアス回路であり、その長さＬ３、Ｌ４と太さ及
び半導体基板１の誘電率、厚さから決まる電気長が約４
分の１波長の低インピーダンスのマイクロストリップ線
路１２、その長さＬ１、Ｌ２、Ｌ５と太さ及び半導体基
板１の誘電率、厚さから決まる電気長が約４分の１波長
の高インピーダンスのマイクロストリップ線路１３、バ
イアスパッド１４ａ、１４ｂ、高インピーダンスのマイ
クロストリップ線路１５により構成される。１０ｂはバ
イアスパッド１４ｂを地導体２に接地するためのリボン
である。
成を示す図であり、半導体基板上に構成された半導体移
相器の例である。図において、１は半導体基板、２は上
記半導体基板１の底面に金等の導体をメタライズして構
成される地導体、３は上記半導体基板１の上に構成され
るマイクロストリップ線路から成る主線路、４ａと４ｂ
は主線路３上に約４分の１波長の間隔で付加される、主
線路３から見た入力インピーダンスのリアクタンスを適
切な値とする長さを持つ装荷線路、５ａと５ｂはそれぞ
れ主線路の入力端と出力端である。６は移相器用の電界
効果トランジスタ（以下、ＦＥＴと称す。）であり、Ｆ
ＥＴのゲート電極７、ＦＥＴのソース電極８とＦＥＴの
ドレイン電極９から成る。１０ａはソース電極８を地導
体２に接地するためのリボンである。ソース電極８はリ
ボン１０ａで地導体２に接地されている。１１は分布定
数のバイアス回路であり、その長さＬ３、Ｌ４と太さ及
び半導体基板１の誘電率、厚さから決まる電気長が約４
分の１波長の低インピーダンスのマイクロストリップ線
路１２、その長さＬ１、Ｌ２、Ｌ５と太さ及び半導体基
板１の誘電率、厚さから決まる電気長が約４分の１波長
の高インピーダンスのマイクロストリップ線路１３、バ
イアスパッド１４ａ、１４ｂ、高インピーダンスのマイ
クロストリップ線路１５により構成される。１０ｂはバ
イアスパッド１４ｂを地導体２に接地するためのリボン
である。
【０００３】次に動作について説明する。上記のように
構成された装荷線路型移相器に使用しているＦＥＴ６
は、ソース電極８とドレイン電極９の電位を０［Ｖ］と
し、ゲート電極７に逆バイアス電圧を印加するとソース
電極８・ゲート電極７間及びドレイン電極９・ゲート電
極７間に空乏層が発生する。空乏層は逆バイアス電圧が
大きくなれば大きくなり、しきい値電圧（以下、ピンチ
オフ電圧と称す。）を越えるとドレイン電極９・ゲート
電極７間はＤＣ的に遮断される。また、ゲート電圧に０
［Ｖ］（以下、順方向電圧と称す。）を印加すると空乏
層は小さくなり、ドレイン電極９・ソース電極８間は導
通状態となる。図１２ａにゲート電極に順方向電圧を印
加している状態の移相器の等価回路、図１２ｂにゲート
電極にピンチオフ電圧を印加している状態の移相器の等
価回路を示す。外部より、バイアスパッド１４ａに印加
されたバイアス電圧は、高インピーダンスのマイクロス
トリップ線路１５、低インピーダンスのマイクロストリ
ップ線路１２と高インピーダンスのマイクロストリップ
線路１３を介して移相器用ＦＥＴ６のゲート電極７に印
加される。ソース電極８はリボン１０ａで地導体２に接
地されている。また、パッド１４ｂがリボン１０ｂで地
導体２に接地されているので、主線路３、装荷線路４ａ
・４ｂを介してドレイン電極９は接地される。この状態
でバイアス電圧がゲート電極７に印加されると、ピンチ
オフ電圧の時は２個の移相器用ＦＥＴ６のドレイン電極
９・ソース電極８間は遮断状態となり、順方向電圧の時
は２個の移相器用ＦＥＴ６のドレイン電極９・ソース電
極８間は導通状態となる。これは、移相器用ＦＥＴ６は
ピンチオフ電圧がゲート電極７に印加されるときはキャ
パシタとして機能し、順方向電圧がゲート電極７に印加
されるときはレジスタとして機能することに相当する。
図１２ａの等価回路で表わされる、移相器用ＦＥＴ６に
順方向電圧が印加されるときの透過係数をＴ1fとし、そ
の振幅をＡ1f、位相をφ1fとする。また、図１２ｂの等
価回路で表わされる、移相器用ＦＥＴ６にピンチオフ電
圧が印加されるときの透過係数はＴ1rとし、その振幅を
Ａ1r、位相はφ1rとする。また、透過位相φ1rとφ1fの
差異Δφは“数１”と表わされる。
構成された装荷線路型移相器に使用しているＦＥＴ６
は、ソース電極８とドレイン電極９の電位を０［Ｖ］と
し、ゲート電極７に逆バイアス電圧を印加するとソース
電極８・ゲート電極７間及びドレイン電極９・ゲート電
極７間に空乏層が発生する。空乏層は逆バイアス電圧が
大きくなれば大きくなり、しきい値電圧（以下、ピンチ
オフ電圧と称す。）を越えるとドレイン電極９・ゲート
電極７間はＤＣ的に遮断される。また、ゲート電圧に０
［Ｖ］（以下、順方向電圧と称す。）を印加すると空乏
層は小さくなり、ドレイン電極９・ソース電極８間は導
通状態となる。図１２ａにゲート電極に順方向電圧を印
加している状態の移相器の等価回路、図１２ｂにゲート
電極にピンチオフ電圧を印加している状態の移相器の等
価回路を示す。外部より、バイアスパッド１４ａに印加
されたバイアス電圧は、高インピーダンスのマイクロス
トリップ線路１５、低インピーダンスのマイクロストリ
ップ線路１２と高インピーダンスのマイクロストリップ
線路１３を介して移相器用ＦＥＴ６のゲート電極７に印
加される。ソース電極８はリボン１０ａで地導体２に接
地されている。また、パッド１４ｂがリボン１０ｂで地
導体２に接地されているので、主線路３、装荷線路４ａ
・４ｂを介してドレイン電極９は接地される。この状態
でバイアス電圧がゲート電極７に印加されると、ピンチ
オフ電圧の時は２個の移相器用ＦＥＴ６のドレイン電極
９・ソース電極８間は遮断状態となり、順方向電圧の時
は２個の移相器用ＦＥＴ６のドレイン電極９・ソース電
極８間は導通状態となる。これは、移相器用ＦＥＴ６は
ピンチオフ電圧がゲート電極７に印加されるときはキャ
パシタとして機能し、順方向電圧がゲート電極７に印加
されるときはレジスタとして機能することに相当する。
図１２ａの等価回路で表わされる、移相器用ＦＥＴ６に
順方向電圧が印加されるときの透過係数をＴ1fとし、そ
の振幅をＡ1f、位相をφ1fとする。また、図１２ｂの等
価回路で表わされる、移相器用ＦＥＴ６にピンチオフ電
圧が印加されるときの透過係数はＴ1rとし、その振幅を
Ａ1r、位相はφ1rとする。また、透過位相φ1rとφ1fの
差異Δφは“数１”と表わされる。
【０００４】
【数１】
【０００５】この“数１”が所望の移相量となるよう装
荷線路４ａ・４ｂの長さと特性インピーダンスを選ぶこ
とにより、装荷線路型移相器は所望の移相量を持つこと
になる。図１２ａの等価回路で表わされるように移相器
用ＦＥＴ６に順方向電圧が印加されると移相器用ＦＥＴ
６のリアクタンスは誘導性となり、図１２ｂの等価回路
で表わされるように移相器用ＦＥＴ６にピンチオフ電圧
が印加されると移相器用ＦＥＴ６のリアクタンスは容量
性となる。装荷線路４ａ・４ｂの長さと特性インピーダ
ンスが主線路３から見た入力インピーダンスのリアクタ
ンスが適切な値となるよう決められていれば、移相器用
ＦＥＴ６に印加されるバイアス状態の違いによって、主
線路３から装荷線路４ａ・４ｂの方向を見た入力インピ
ーダンスのリアクタンスは、図１２ａの等価回路では容
量性となり、図１２ａの等価回路では誘導性となる。し
たがって、移相器用ＦＥＴ６にピンチオフ電圧印加時
は、主線路３から装荷線路４ａ・４ｂの方向を見た入力
インピーダンスのリアクタンスが誘導性となるため透過
位相φ1rは正値となり、移相器用ＦＥＴ６に順方向電圧
を印加しているときは、主線路３から装荷線路４ａ・４
ｂの方向を見た入力インピーダンスのリアクタンスが容
量性となるため透過位相φ1fは負値となる。このとき、
移相器は移相器用ＦＥＴ６にピンチオフ電圧を印加した
ときを基準位相とすると順方向電圧を印加したときの透
過位相は遅れ位相となる。その結果、“数１”のΔφを
所望の移相量に等しくするように装荷線路４ａ・４ｂの
長さと特性インピーダンスを適切な値に決めれば、装荷
線路型移相器は所望の移相量で動作する。
荷線路４ａ・４ｂの長さと特性インピーダンスを選ぶこ
とにより、装荷線路型移相器は所望の移相量を持つこと
になる。図１２ａの等価回路で表わされるように移相器
用ＦＥＴ６に順方向電圧が印加されると移相器用ＦＥＴ
６のリアクタンスは誘導性となり、図１２ｂの等価回路
で表わされるように移相器用ＦＥＴ６にピンチオフ電圧
が印加されると移相器用ＦＥＴ６のリアクタンスは容量
性となる。装荷線路４ａ・４ｂの長さと特性インピーダ
ンスが主線路３から見た入力インピーダンスのリアクタ
ンスが適切な値となるよう決められていれば、移相器用
ＦＥＴ６に印加されるバイアス状態の違いによって、主
線路３から装荷線路４ａ・４ｂの方向を見た入力インピ
ーダンスのリアクタンスは、図１２ａの等価回路では容
量性となり、図１２ａの等価回路では誘導性となる。し
たがって、移相器用ＦＥＴ６にピンチオフ電圧印加時
は、主線路３から装荷線路４ａ・４ｂの方向を見た入力
インピーダンスのリアクタンスが誘導性となるため透過
位相φ1rは正値となり、移相器用ＦＥＴ６に順方向電圧
を印加しているときは、主線路３から装荷線路４ａ・４
ｂの方向を見た入力インピーダンスのリアクタンスが容
量性となるため透過位相φ1fは負値となる。このとき、
移相器は移相器用ＦＥＴ６にピンチオフ電圧を印加した
ときを基準位相とすると順方向電圧を印加したときの透
過位相は遅れ位相となる。その結果、“数１”のΔφを
所望の移相量に等しくするように装荷線路４ａ・４ｂの
長さと特性インピーダンスを適切な値に決めれば、装荷
線路型移相器は所望の移相量で動作する。
【０００６】
【発明が解決しようとする課題】ＦＥＴを制御素子とし
て用いたマイクロ波信号の透過位相を制御する移相器の
小型化を図るには、使用するＦＥＴを小さくすることが
有効である。しかし、使用するＦＥＴを小さくするとド
レイン電極・ソース電極間の導通抵抗が小さくなり、大
型のＦＥＴを使用するときよりもＦＥＴに順方向電圧が
印加された状態の移相器の透過損失が大きくなる。その
ため、従来の移相器ではピンチオフ電圧を印加したとき
と順方向電圧を印加したときの透過損失の差異が大きく
なるという問題があった。これは、透過係数Ｔ1fとＴ1r
の振幅比である“数２”のｋが１より大きくなることに
相当する。
て用いたマイクロ波信号の透過位相を制御する移相器の
小型化を図るには、使用するＦＥＴを小さくすることが
有効である。しかし、使用するＦＥＴを小さくするとド
レイン電極・ソース電極間の導通抵抗が小さくなり、大
型のＦＥＴを使用するときよりもＦＥＴに順方向電圧が
印加された状態の移相器の透過損失が大きくなる。その
ため、従来の移相器ではピンチオフ電圧を印加したとき
と順方向電圧を印加したときの透過損失の差異が大きく
なるという問題があった。これは、透過係数Ｔ1fとＴ1r
の振幅比である“数２”のｋが１より大きくなることに
相当する。
【０００７】
【数２】
【０００８】また、半導体基板上にＦＥＴを構成する方
式においてはＦＥＴの大小に関係なく、製作したＦＥＴ
のドレイン電極・ソース電極間の導通抵抗がばらつきを
持つことが避けられないため、主線路から装荷線路の方
向を見た入力インピーダンスのレジスタンスが変化し、
これによっても移相器の特性、特にＦＥＴに順方向電圧
を印加した状態の透過損失とピンチオフ電圧を印加した
状態の透過損失の差が大きく変化するという問題があ
る。
式においてはＦＥＴの大小に関係なく、製作したＦＥＴ
のドレイン電極・ソース電極間の導通抵抗がばらつきを
持つことが避けられないため、主線路から装荷線路の方
向を見た入力インピーダンスのレジスタンスが変化し、
これによっても移相器の特性、特にＦＥＴに順方向電圧
を印加した状態の透過損失とピンチオフ電圧を印加した
状態の透過損失の差が大きく変化するという問題があ
る。
【０００９】この発明は上記のような課題を解消するた
めになされたもので、従来の装荷線路型移相器にインダ
クタやキャパシタ等のリアクタンス素子とＦＥＴを付加
し、バイアス状態の変化による損失の差異を緩和する効
果と、製作したＦＥＴのドレイン電極・ソース電極間の
導通抵抗のばらつきが原因で主線路から装荷線路の方向
を見た入力インピーダンスのレジスタンスが変化して移
相器の特性に与える悪影響を緩和する効果を併せ持つ小
型の装荷線路型移相器を得ることを目的とする。
めになされたもので、従来の装荷線路型移相器にインダ
クタやキャパシタ等のリアクタンス素子とＦＥＴを付加
し、バイアス状態の変化による損失の差異を緩和する効
果と、製作したＦＥＴのドレイン電極・ソース電極間の
導通抵抗のばらつきが原因で主線路から装荷線路の方向
を見た入力インピーダンスのレジスタンスが変化して移
相器の特性に与える悪影響を緩和する効果を併せ持つ小
型の装荷線路型移相器を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明の実施例１によ
る装荷線路型移相器は、半導体基板上に構成されるイン
ダクタをＦＥＴに並列に付加して損失回路を構成し、従
来の装荷線路型移相器の入力端と出力端に各々直列に付
加したものである。
る装荷線路型移相器は、半導体基板上に構成されるイン
ダクタをＦＥＴに並列に付加して損失回路を構成し、従
来の装荷線路型移相器の入力端と出力端に各々直列に付
加したものである。
【００１１】また、この発明の実施例２による装荷線路
型移相器は、半導体基板上に構成されるキャパシタをＦ
ＥＴに並列に付加して損失回路を構成し、従来の装荷線
路型移相器の入力端と出力端に各々直列に付加したもの
である。
型移相器は、半導体基板上に構成されるキャパシタをＦ
ＥＴに並列に付加して損失回路を構成し、従来の装荷線
路型移相器の入力端と出力端に各々直列に付加したもの
である。
【００１２】また、この発明の実施例３による装荷線路
型移相器は、半導体基板上に構成されるインダクタをＦ
ＥＴに並列に付加して損失回路を構成し、従来の装荷線
路型移相器の装荷線路間中央部の主線路上に直列に付加
したものである。
型移相器は、半導体基板上に構成されるインダクタをＦ
ＥＴに並列に付加して損失回路を構成し、従来の装荷線
路型移相器の装荷線路間中央部の主線路上に直列に付加
したものである。
【００１３】また、この発明の実施例４による装荷線路
型移相器は、半導体基板上に構成されるキャパシタをＦ
ＥＴに並列に付加して損失回路を構成し、従来の装荷線
路型移相器の装荷線路間中央部の主線路上に直列に付加
したものである。
型移相器は、半導体基板上に構成されるキャパシタをＦ
ＥＴに並列に付加して損失回路を構成し、従来の装荷線
路型移相器の装荷線路間中央部の主線路上に直列に付加
したものである。
【００１４】また、この発明の実施例５による装荷線路
型移相器は、半導体基板上に構成されるレジスタとその
レジスタの先端に直列に付加されるＦＥＴから成る損失
回路を従来の装荷線路型移相器の入力端と出力端に各々
並列に付加したものである。
型移相器は、半導体基板上に構成されるレジスタとその
レジスタの先端に直列に付加されるＦＥＴから成る損失
回路を従来の装荷線路型移相器の入力端と出力端に各々
並列に付加したものである。
【００１５】また、この発明の実施例６による装荷線路
型移相器は、ＦＥＴとそのＦＥＴの先端に直列に付加し
た、半導体基板上に構成されるレジスタから成る損失回
路を従来の装荷線路型移相器の入力端と出力端に各々並
列に付加したものである。
型移相器は、ＦＥＴとそのＦＥＴの先端に直列に付加し
た、半導体基板上に構成されるレジスタから成る損失回
路を従来の装荷線路型移相器の入力端と出力端に各々並
列に付加したものである。
【００１６】また、この発明の実施例７による装荷線路
型移相器は、ＦＥＴのソース電極をキャパシタを介して
接地し、ＦＥＴのドレイン電極とソース電極に正電圧が
印加できるバイアス回路を付加したものである。
型移相器は、ＦＥＴのソース電極をキャパシタを介して
接地し、ＦＥＴのドレイン電極とソース電極に正電圧が
印加できるバイアス回路を付加したものである。
【００１７】
【作用】この発明の実施例１によれば、移相器用ＦＥＴ
に順方向電圧を印加した状態の透過損失に影響を与えな
い損失回路を従来の移相器に付加し、ＦＥＴにピンチオ
フ電圧が印加している状態の透過損失を大きくして、順
方向電圧を印加した状態の透過損失と近い値にし、バイ
アス状態の変化による透過損失の差異を緩和することが
できる。このため、ＦＥＴのドレイン電極・ソース電極
間の導通抵抗がばらついて、ＦＥＴにピンチオフ電圧が
印加された状態と順方向電圧が印加された状態の透過損
失の絶対値が変化した場合でも、ＦＥＴへのピンチオフ
電圧が印加された場合と順方向電圧が印加された場合と
の透過損失差を少なくすることができる。
に順方向電圧を印加した状態の透過損失に影響を与えな
い損失回路を従来の移相器に付加し、ＦＥＴにピンチオ
フ電圧が印加している状態の透過損失を大きくして、順
方向電圧を印加した状態の透過損失と近い値にし、バイ
アス状態の変化による透過損失の差異を緩和することが
できる。このため、ＦＥＴのドレイン電極・ソース電極
間の導通抵抗がばらついて、ＦＥＴにピンチオフ電圧が
印加された状態と順方向電圧が印加された状態の透過損
失の絶対値が変化した場合でも、ＦＥＴへのピンチオフ
電圧が印加された場合と順方向電圧が印加された場合と
の透過損失差を少なくすることができる。
【００１８】この発明の実施例２によれば、実施例１に
おける高インピーダンスのマイクロストリップ線路によ
り構成されるインダクタの代わりに半導体基板上に構成
されるキャパシタを使用した損失回路が従来の装荷線路
型移相器に付加されることにより、実施例１と同様な作
用が得られる。
おける高インピーダンスのマイクロストリップ線路によ
り構成されるインダクタの代わりに半導体基板上に構成
されるキャパシタを使用した損失回路が従来の装荷線路
型移相器に付加されることにより、実施例１と同様な作
用が得られる。
【００１９】この発明の実施例３によれば、実施例１で
使用した損失回路が従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に一つ付加されることによ
り、実施例１と同様な作用が得られる。
使用した損失回路が従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に一つ付加されることによ
り、実施例１と同様な作用が得られる。
【００２０】この発明の実施例４によれば、実施例２で
使用した損失回路が従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に一つ付加されることによ
り、実施例１と同様な作用が得られる。
使用した損失回路が従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に一つ付加されることによ
り、実施例１と同様な作用が得られる。
【００２１】この発明の実施例５によれば、実施例１で
使用したインダクタとＦＥＴから成る損失回路の代わり
に半導体基板上に形成されるレジスタとそのレジスタの
先端に直列に付加されるＦＥＴから成る損失回路を従来
の装荷線路型移相器の入出力端に並列に付加されること
により、実施例１と同様な作用が得られる。
使用したインダクタとＦＥＴから成る損失回路の代わり
に半導体基板上に形成されるレジスタとそのレジスタの
先端に直列に付加されるＦＥＴから成る損失回路を従来
の装荷線路型移相器の入出力端に並列に付加されること
により、実施例１と同様な作用が得られる。
【００２２】この発明の実施例６によれば、実施例１で
使用したインダクタとＦＥＴから成る損失回路の代わり
にＦＥＴとそのＦＥＴの先端に直列に付加される、半導
体基板上に形成されるレジスタから成る損失回路を従来
の装荷線路型移相器の入出力端に並列に付加されること
により、実施例１と同様な作用が得られる。
使用したインダクタとＦＥＴから成る損失回路の代わり
にＦＥＴとそのＦＥＴの先端に直列に付加される、半導
体基板上に形成されるレジスタから成る損失回路を従来
の装荷線路型移相器の入出力端に並列に付加されること
により、実施例１と同様な作用が得られる。
【００２３】この発明の実施例７によれば、実施例１〜
実施例６のＦＥＴにソース電極をキャパシタを介して接
地し、ＦＥＴのドレイン電極とソース電極に正電圧が印
加できるようにしたことにより、ＦＥＴのゲート電圧を
０［Ｖ］と正電圧値で制御することが可能となり、実施
例１〜実施例６と同様な作用が得られる。
実施例６のＦＥＴにソース電極をキャパシタを介して接
地し、ＦＥＴのドレイン電極とソース電極に正電圧が印
加できるようにしたことにより、ＦＥＴのゲート電圧を
０［Ｖ］と正電圧値で制御することが可能となり、実施
例１〜実施例６と同様な作用が得られる。
【００２４】
実施例１ 図１はこの発明の実施例１を示す構成図であり、１６は
損失回路、インダクタ１７とＦＥＴ１８はその構成要素
である。損失回路１６用のＦＥＴ１８は、ゲート電極１
９、ドレイン電極２０、ソース電極２１から構成され
る。１４ｃは損失回路用パッド、２２ａ〜２２ｄはバイ
アホール、２３は立体配線を行なうためのエアブリッジ
である。２４は従来の移相器に相当する部分であり、装
荷線路４ａ・４ｂ、移相器用ＦＥＴ６、バイアホール２
２ｄと分布定数のバイアス回路２５が構成要素である。
分布定数のバイアス回路２５は、バイアスパッド１４、
高インピーダンスのマイクロストリップ線路１５、バイ
アホール２２、低インピーダンスのマイクロストリップ
線路２６で構成されている。また、バイアス回路２７
は、高インピーダンスのマイクロストリップ線路１５、
バイアホール２２、低インピーダンスのマイクロストリ
ップ線路１２で構成されている。移相器用ＦＥＴ６のソ
ース電極８はバイアホール２２ｄにより接地されてい
る。損失回路用ＦＥＴ１８のソース電極２１は高インピ
ーダンスのマイクロストリップ線路１５を介してバイア
ホール２２ｂに接続され、接地されている。
損失回路、インダクタ１７とＦＥＴ１８はその構成要素
である。損失回路１６用のＦＥＴ１８は、ゲート電極１
９、ドレイン電極２０、ソース電極２１から構成され
る。１４ｃは損失回路用パッド、２２ａ〜２２ｄはバイ
アホール、２３は立体配線を行なうためのエアブリッジ
である。２４は従来の移相器に相当する部分であり、装
荷線路４ａ・４ｂ、移相器用ＦＥＴ６、バイアホール２
２ｄと分布定数のバイアス回路２５が構成要素である。
分布定数のバイアス回路２５は、バイアスパッド１４、
高インピーダンスのマイクロストリップ線路１５、バイ
アホール２２、低インピーダンスのマイクロストリップ
線路２６で構成されている。また、バイアス回路２７
は、高インピーダンスのマイクロストリップ線路１５、
バイアホール２２、低インピーダンスのマイクロストリ
ップ線路１２で構成されている。移相器用ＦＥＴ６のソ
ース電極８はバイアホール２２ｄにより接地されてい
る。損失回路用ＦＥＴ１８のソース電極２１は高インピ
ーダンスのマイクロストリップ線路１５を介してバイア
ホール２２ｂに接続され、接地されている。
【００２５】次に上記のように構成された装荷線路型移
相器の動作説明をする。移相器用パッド１４ａにピンチ
オフ電圧と順方向電圧が印加されたときの動作は従来の
移相器と同様である。移相器用パッド１４ａにピンチオ
フ電圧を印加したときには損失回路１６には順方向電圧
が印加され、移相器用パッド１４ａに順方向電圧を印加
したときには損失回路１６にはピンチオフ電圧が印加さ
れるように制御するものとする。したがって、移相器用
パッド１４ａにピンチオフ電圧を印加するときは、損失
回路用ＦＥＴ１８のゲート電極１９に順方向電圧が印加
され、ドレイン電極２０とソース電極２１間は導通状態
となり、ＦＥＴ１８はレジスタとして機能する。このと
き、等価回路図は図２ａとなる。一方、移相器用パッド
１４ａに順方向電圧を印加したときは、高インピーダン
スのマイクロストリップ線路１５と低インピーダンスの
マイクロストリップ線路２６を介して、損失回路用ＦＥ
Ｔ１８のゲート電極１９にピンチオフ電圧が印加され、
ドレイン電極２０とソース電極２１間は遮断状態とな
り、ＦＥＴ１８はキャパシタとして機能する。このと
き、等価回路図は図２ｂとなる。ここで、図２ａの等価
回路において移相器用ＦＥＴ６に順方向電圧が印加され
たときの従来の移相器２４の透過係数をＴ1fとし、その
振幅値をＡ1f、位相をφ1fとする。また、損失回路用Ｆ
ＥＴ１８にピンチオフ電圧が印加されるときの損失回路
１６の透過係数をＴ2rとし、その振幅値をＡ2r、位相を
φ2rとする。更に、図２ｂの等価回路において移相器用
ＦＥＴ６にピンチオフ電圧が印加されるときの従来の移
相器２４の透過係数をＴ1rとし、その振幅値をＡ1r、位
相をφ1rとする。また、損失回路用ＦＥＴ１８に順方向
電圧が印加されたときの損失回路１６の透過係数をＴ2f
とし、その振幅値をＡ2f、位相をφ2fとする。図２ａの
損失回路１６と従来の移相器２４を合わせた透過係数Ｔ
f の振幅値Ａf は“数３”で表わされ、図２ｂの損失回
路１６と従来の移相器２４を合わせた透過係数Ｔr の振
幅値Ａr は“数４”で表わされる。
相器の動作説明をする。移相器用パッド１４ａにピンチ
オフ電圧と順方向電圧が印加されたときの動作は従来の
移相器と同様である。移相器用パッド１４ａにピンチオ
フ電圧を印加したときには損失回路１６には順方向電圧
が印加され、移相器用パッド１４ａに順方向電圧を印加
したときには損失回路１６にはピンチオフ電圧が印加さ
れるように制御するものとする。したがって、移相器用
パッド１４ａにピンチオフ電圧を印加するときは、損失
回路用ＦＥＴ１８のゲート電極１９に順方向電圧が印加
され、ドレイン電極２０とソース電極２１間は導通状態
となり、ＦＥＴ１８はレジスタとして機能する。このと
き、等価回路図は図２ａとなる。一方、移相器用パッド
１４ａに順方向電圧を印加したときは、高インピーダン
スのマイクロストリップ線路１５と低インピーダンスの
マイクロストリップ線路２６を介して、損失回路用ＦＥ
Ｔ１８のゲート電極１９にピンチオフ電圧が印加され、
ドレイン電極２０とソース電極２１間は遮断状態とな
り、ＦＥＴ１８はキャパシタとして機能する。このと
き、等価回路図は図２ｂとなる。ここで、図２ａの等価
回路において移相器用ＦＥＴ６に順方向電圧が印加され
たときの従来の移相器２４の透過係数をＴ1fとし、その
振幅値をＡ1f、位相をφ1fとする。また、損失回路用Ｆ
ＥＴ１８にピンチオフ電圧が印加されるときの損失回路
１６の透過係数をＴ2rとし、その振幅値をＡ2r、位相を
φ2rとする。更に、図２ｂの等価回路において移相器用
ＦＥＴ６にピンチオフ電圧が印加されるときの従来の移
相器２４の透過係数をＴ1rとし、その振幅値をＡ1r、位
相をφ1rとする。また、損失回路用ＦＥＴ１８に順方向
電圧が印加されたときの損失回路１６の透過係数をＴ2f
とし、その振幅値をＡ2f、位相をφ2fとする。図２ａの
損失回路１６と従来の移相器２４を合わせた透過係数Ｔ
f の振幅値Ａf は“数３”で表わされ、図２ｂの損失回
路１６と従来の移相器２４を合わせた透過係数Ｔr の振
幅値Ａr は“数４”で表わされる。
【００２６】
【数３】
【００２７】
【数４】
【００２８】透過振幅Ａf とＡr の比は“数５”で表わ
される。
される。
【００２９】
【数５】
【００３０】図２ａの損失回路１６と従来の移相器２４
を合わせたときの透過位相φf は“数６”と表わされ、
図２の損失回路１６と従来の移相器２４を合わせたとき
の透過位相φr は“数７”と表わされる。
を合わせたときの透過位相φf は“数６”と表わされ、
図２の損失回路１６と従来の移相器２４を合わせたとき
の透過位相φr は“数７”と表わされる。
【００３１】
【数６】
【００３２】
【数７】
【００３３】透過位相φf とφr の位相差は“数８”と
表わされる。
表わされる。
【００３４】
【数８】
【００３５】図２ａと図２ｂの等価回路の透過損失の差
異を小さくするということは、“数５”のｋを１に近い
値とすることである。従来の移相器は移相器用ＦＥＴ６
にピンチオフ電圧が印加された状態より順方向電圧が印
加された状態の方が透過損失が大きくなっている。即
ち、Ａ1f＜Ａ1rである。そこで、“数３”のＡf と“数
４”のＡr を等しくするには付加する損失回路は損失回
路用ＦＥＴ１８に順方向電圧が印加された状態の透過損
失にはあまり影響を与えず、ピンチオフ電圧が印加され
た状態の透過損失を大きくする働きを持たせる。即ち、
Ａ2f＞Ａ2rとする必要がある。損失回路を付加するのは
透過損失を減らすよりも透過損失を増やす方が比較的容
易に実現できるためである。実施例１において、“数
８”で表わされる移相量を所望の値とするためには、損
失回路１６のインダクタンスと従来の移相器２４の装荷
線路４ａ・４ｂの長さと特性インピーダンスを選ぶこと
が重要になる。損失回路１６において、損失回路用ＦＥ
Ｔ１８にピンチオフ電圧が印加されると入力インピーダ
ンスのリアクタンスは容量性となり、透過位相φ2rは負
値となる。また、損失回路用ＦＥＴ１８に順方向電圧が
印加されると入力インピーダンスのリアクタンスは誘導
性となり、透過位相φ2fは正値となる。このため、“数
６”で示される透過位相φf は負値となり、“数７”で
示される透過位相φr は正値となる。このとき、損失回
路はＦＥＴ１８にピンチオフ電圧を印加したときを基準
位相とすると順方向電圧を印加したときの透過位相は進
み、従来の移相器２４はＦＥＴ６にピンチオフ電圧を印
加したときを基準位相とすると順方向電圧を印加したと
きの透過位相は遅れる。また、移相器用ＦＥＴ６のドレ
イン電極９・ソース電極８間の導通抵抗と損失回路用Ｆ
ＥＴ１８のドレイン電極２０・ソース電極２１間の導通
抵抗がばらついて、図２ａの入力端５ａから見た入力イ
ンピーダンスのレジスタンスが大きくなると図２ｂの入
力端５ａから見た入力インピーダンスのレジスタンスも
大きくなり、図２ａの入力端５ａから見た入力インピー
ダンスのレジスタンスが小さくなると図２ｂの入力端５
ａから見た入力インピーダンスのレジスタンスも小さく
なる。よって、使用したＦＥＴのドレイン電極・ソース
電極間の導通抵抗がばらついて、バイアス状態の変化に
伴う透過損失の絶対値は変化しても、透過損失差の変化
は少なくなる。
異を小さくするということは、“数５”のｋを１に近い
値とすることである。従来の移相器は移相器用ＦＥＴ６
にピンチオフ電圧が印加された状態より順方向電圧が印
加された状態の方が透過損失が大きくなっている。即
ち、Ａ1f＜Ａ1rである。そこで、“数３”のＡf と“数
４”のＡr を等しくするには付加する損失回路は損失回
路用ＦＥＴ１８に順方向電圧が印加された状態の透過損
失にはあまり影響を与えず、ピンチオフ電圧が印加され
た状態の透過損失を大きくする働きを持たせる。即ち、
Ａ2f＞Ａ2rとする必要がある。損失回路を付加するのは
透過損失を減らすよりも透過損失を増やす方が比較的容
易に実現できるためである。実施例１において、“数
８”で表わされる移相量を所望の値とするためには、損
失回路１６のインダクタンスと従来の移相器２４の装荷
線路４ａ・４ｂの長さと特性インピーダンスを選ぶこと
が重要になる。損失回路１６において、損失回路用ＦＥ
Ｔ１８にピンチオフ電圧が印加されると入力インピーダ
ンスのリアクタンスは容量性となり、透過位相φ2rは負
値となる。また、損失回路用ＦＥＴ１８に順方向電圧が
印加されると入力インピーダンスのリアクタンスは誘導
性となり、透過位相φ2fは正値となる。このため、“数
６”で示される透過位相φf は負値となり、“数７”で
示される透過位相φr は正値となる。このとき、損失回
路はＦＥＴ１８にピンチオフ電圧を印加したときを基準
位相とすると順方向電圧を印加したときの透過位相は進
み、従来の移相器２４はＦＥＴ６にピンチオフ電圧を印
加したときを基準位相とすると順方向電圧を印加したと
きの透過位相は遅れる。また、移相器用ＦＥＴ６のドレ
イン電極９・ソース電極８間の導通抵抗と損失回路用Ｆ
ＥＴ１８のドレイン電極２０・ソース電極２１間の導通
抵抗がばらついて、図２ａの入力端５ａから見た入力イ
ンピーダンスのレジスタンスが大きくなると図２ｂの入
力端５ａから見た入力インピーダンスのレジスタンスも
大きくなり、図２ａの入力端５ａから見た入力インピー
ダンスのレジスタンスが小さくなると図２ｂの入力端５
ａから見た入力インピーダンスのレジスタンスも小さく
なる。よって、使用したＦＥＴのドレイン電極・ソース
電極間の導通抵抗がばらついて、バイアス状態の変化に
伴う透過損失の絶対値は変化しても、透過損失差の変化
は少なくなる。
【００３６】実施例２ 図３はこの発明の実施例２を示す構成図であり、実施例
１において、損失回路１６で使用したインダクタ１７を
取り除き、代わりにキャパシタ２８を使用して損失回路
２９を構成している。
１において、損失回路１６で使用したインダクタ１７を
取り除き、代わりにキャパシタ２８を使用して損失回路
２９を構成している。
【００３７】次に上記のように構成された装荷線路型移
相器の動作説明をする。動作原理は実施例１と同様であ
る。実施例２において、従来の移相器２４は移相器用Ｆ
ＥＴ６にピンチオフ電圧が印加された状態より順方向電
圧が印加された状態の方が透過損失が大きくなってい
る。そこで、付加する損失回路２９は、透過損失の差異
を小さくするために、損失回路用ＦＥＴ１８に順方向電
圧が印加された状態の透過損失にあまり影響を与えず、
ピンチオフ電圧が印加された状態の透過損失を大きくす
る働きを持たせる。損失回路２９において、損失回路用
ＦＥＴ１８にピンチオフ電圧が印加されると入力インピ
ーダンスのリアクタンスは容量性となり、このとき透過
位相は負値となる。また、損失回路用ＦＥＴ１８に順方
向電圧が印加されると入力インピーダンスのリアクタン
スは誘導性となり、このとき透過位相は正値となる。こ
のため、実施例２における透過係数の位相には損失回路
用ＦＥＴ１８へピンチオフ電圧が印加されている場合と
順方向電圧が印加された場合で差異が生じる。ここで損
失回路２９のキャパシタンスと従来の移相器２４の装荷
線路４ａ・４ｂの長さと特性インピーダンスを適切に選
ぶことにより、実施例２は所望の移相量を持つことにな
る。損失回路２９にキャパシタ２８を使用しているた
め、損失回路２９はＦＥＴ１８にピンチオフ電圧を印加
したときを基準位相とすると順方向電圧を印加したとき
の透過位相は進み、従来の移相器２４は移相器用ＦＥＴ
６にピンチオフ電圧を印加したときを基準位相とすると
順方向電圧を印加したときの透過位相は遅れる。
相器の動作説明をする。動作原理は実施例１と同様であ
る。実施例２において、従来の移相器２４は移相器用Ｆ
ＥＴ６にピンチオフ電圧が印加された状態より順方向電
圧が印加された状態の方が透過損失が大きくなってい
る。そこで、付加する損失回路２９は、透過損失の差異
を小さくするために、損失回路用ＦＥＴ１８に順方向電
圧が印加された状態の透過損失にあまり影響を与えず、
ピンチオフ電圧が印加された状態の透過損失を大きくす
る働きを持たせる。損失回路２９において、損失回路用
ＦＥＴ１８にピンチオフ電圧が印加されると入力インピ
ーダンスのリアクタンスは容量性となり、このとき透過
位相は負値となる。また、損失回路用ＦＥＴ１８に順方
向電圧が印加されると入力インピーダンスのリアクタン
スは誘導性となり、このとき透過位相は正値となる。こ
のため、実施例２における透過係数の位相には損失回路
用ＦＥＴ１８へピンチオフ電圧が印加されている場合と
順方向電圧が印加された場合で差異が生じる。ここで損
失回路２９のキャパシタンスと従来の移相器２４の装荷
線路４ａ・４ｂの長さと特性インピーダンスを適切に選
ぶことにより、実施例２は所望の移相量を持つことにな
る。損失回路２９にキャパシタ２８を使用しているた
め、損失回路２９はＦＥＴ１８にピンチオフ電圧を印加
したときを基準位相とすると順方向電圧を印加したとき
の透過位相は進み、従来の移相器２４は移相器用ＦＥＴ
６にピンチオフ電圧を印加したときを基準位相とすると
順方向電圧を印加したときの透過位相は遅れる。
【００３８】実施例３ 図４はこの発明の実施例３を示す構成図であり、実施例
１において、従来の移相器２４の入力端・出力端の２箇
所に付加している損失回路１６を１箇所取り除き、図４
に示すように、残る一つを装荷線路４ａ・４ｂの中央部
に装着し、損失回路１６とする。損失回路１６はインダ
クタ１７とＦＥＴ１８で構成される。２３は立体配線を
行なうためのエアブリッジである。
１において、従来の移相器２４の入力端・出力端の２箇
所に付加している損失回路１６を１箇所取り除き、図４
に示すように、残る一つを装荷線路４ａ・４ｂの中央部
に装着し、損失回路１６とする。損失回路１６はインダ
クタ１７とＦＥＴ１８で構成される。２３は立体配線を
行なうためのエアブリッジである。
【００３９】次に上記のように構成された装荷線路型移
相器の動作説明をする。動作原理は実施例１と同様であ
る。実施例３における透過係数の位相には損失回路用Ｆ
ＥＴ１８へピンチオフ電圧が印加されている場合と順方
向電圧が印加されている場合とで差異が生じる。ここ
で、損失回路１６のインダクタンスと従来の移相器２４
の装荷線路４ａ・４ｂの長さと特性インピーダンスを適
切に選ぶことにより、実施例３は所望の移相量を持たせ
ることができる。損失回路１６は損失回路用ＦＥＴ１８
にピンチオフ電圧を印加したときを基準位相とすると順
方向電圧を印加したときの透過位相は進み、従来の移相
器２４はＦＥＴ６にピンチオフ電圧を印加したときを基
準位相とすると順方向電圧を印加したときの透過位相は
遅れる。
相器の動作説明をする。動作原理は実施例１と同様であ
る。実施例３における透過係数の位相には損失回路用Ｆ
ＥＴ１８へピンチオフ電圧が印加されている場合と順方
向電圧が印加されている場合とで差異が生じる。ここ
で、損失回路１６のインダクタンスと従来の移相器２４
の装荷線路４ａ・４ｂの長さと特性インピーダンスを適
切に選ぶことにより、実施例３は所望の移相量を持たせ
ることができる。損失回路１６は損失回路用ＦＥＴ１８
にピンチオフ電圧を印加したときを基準位相とすると順
方向電圧を印加したときの透過位相は進み、従来の移相
器２４はＦＥＴ６にピンチオフ電圧を印加したときを基
準位相とすると順方向電圧を印加したときの透過位相は
遅れる。
【００４０】実施例４ 図５はこの発明の実施例４を示す構成図であり、実施例
１において、従来の移相器２４の入力端・出力端の２箇
所に付加している損失回路１６を１箇所取り除き、図５
に示すように、残る一つを装荷線路４ａ・４ｂの中央部
に装着し、損失回路１６で使用したインダクタ１７を取
り除き、代わりにキャパシタ２８を使用して損失回路２
９を構成している。２３は立体配線を行なうためのエア
ブリッジである。
１において、従来の移相器２４の入力端・出力端の２箇
所に付加している損失回路１６を１箇所取り除き、図５
に示すように、残る一つを装荷線路４ａ・４ｂの中央部
に装着し、損失回路１６で使用したインダクタ１７を取
り除き、代わりにキャパシタ２８を使用して損失回路２
９を構成している。２３は立体配線を行なうためのエア
ブリッジである。
【００４１】次に上記のように構成された装荷線路型移
相器の動作説明をする。動作原理は実施例１と同様であ
る。透過損失の差異を小さくするために損失回路２３を
付加し、損失回路用ＦＥＴ１８に順方向電圧が印加され
た状態の透過損失にはあまり影響を与えず、ピンチオフ
電圧が印加された状態の透過損失を大きくする働きを持
たせる。実施例４における透過係数の位相には損失回路
用ＦＥＴ１８へピンチオフ電圧が印加されている場合と
順方向電圧が印加されている場合とで差異が生じる。こ
こで損失回路２９のキャパシタンスと従来の移相器２４
の装荷線路４ａ・４ｂの長さと特性インピーダンスを適
切に選ぶことにより、実施例３は所望の移相量を持たせ
ることができる。損失回路２９は損失回路用ＦＥＴ１８
にピンチオフ電圧を印加したときを基準位相とすると順
方向電圧を印加したときの透過位相は進み、従来の移相
器２４はＦＥＴ６にピンチオフ電圧を印加したときを基
準位相とすると順方向電圧を印加したときの透過位相は
遅れる。
相器の動作説明をする。動作原理は実施例１と同様であ
る。透過損失の差異を小さくするために損失回路２３を
付加し、損失回路用ＦＥＴ１８に順方向電圧が印加され
た状態の透過損失にはあまり影響を与えず、ピンチオフ
電圧が印加された状態の透過損失を大きくする働きを持
たせる。実施例４における透過係数の位相には損失回路
用ＦＥＴ１８へピンチオフ電圧が印加されている場合と
順方向電圧が印加されている場合とで差異が生じる。こ
こで損失回路２９のキャパシタンスと従来の移相器２４
の装荷線路４ａ・４ｂの長さと特性インピーダンスを適
切に選ぶことにより、実施例３は所望の移相量を持たせ
ることができる。損失回路２９は損失回路用ＦＥＴ１８
にピンチオフ電圧を印加したときを基準位相とすると順
方向電圧を印加したときの透過位相は進み、従来の移相
器２４はＦＥＴ６にピンチオフ電圧を印加したときを基
準位相とすると順方向電圧を印加したときの透過位相は
遅れる。
【００４２】実施例５ 図６はこの発明の実施例５を示す構成図である。レジス
タ３１と損失回路用ＦＥＴ１８から成る損失回路３０
は、主線路３側にレジスタ３１を、バイアホール側に損
失回路用ＦＥＴ１８を付加している。実施例１におい
て、インダクタ１７とＦＥＴ１８から構成される損失回
路１６を取り除き、図６に示すように、新たに並列に損
失回路３０を従来の移相器２４の入力端５ａ・出力端５
ｂに付加した構成としている。
タ３１と損失回路用ＦＥＴ１８から成る損失回路３０
は、主線路３側にレジスタ３１を、バイアホール側に損
失回路用ＦＥＴ１８を付加している。実施例１におい
て、インダクタ１７とＦＥＴ１８から構成される損失回
路１６を取り除き、図６に示すように、新たに並列に損
失回路３０を従来の移相器２４の入力端５ａ・出力端５
ｂに付加した構成としている。
【００４３】次に上記のように構成された装荷線路型移
相器の動作説明をする。動作原理は以下の点を除いて実
施例１と同様である。実施例５において、損失回路用Ｆ
ＥＴ１８にピンチオフ電圧が印加される時の等価回路を
図７ａに示す。また、損失回路用ＦＥＴ１８に順方向電
圧が印加される時の等価回路を図７ｂに示す。図７ａの
損失回路３０はレジスタ３１とキャパシタとして機能す
るＦＥＴ１８（レジスタ３１とＦＥＴ１８は直列に接続
されている）で構成され、図７ｂの損失回路３０はレジ
スタ３１とレジスタとして機能するＦＥＴ１８（レジス
タ３１とＦＥＴ１８は直列に接続されている）で構成さ
れ、図７ａと図７ｂの損失回路３０には従来の移相器２
４の透過位相を調整するパラメータと成り得るリアクタ
ンス素子が存在しない。このため、損失回路３０は透過
位相にあまり影響を与えず、透過損失に大きな影響を与
える。従来の移相器２４は移相器用ＦＥＴ６にピンチオ
フ電圧が印加された状態より順方向電圧が印加された状
態の方が透過損失が大きくなっている。そこで、付加す
る損失回路３０は、透過損失の差異を小さくするため
に、損失回路用ＦＥＴ１８に順方向電圧が印加された状
態の透過損失にはあまり影響を与えず、ピンチオフ電圧
が印加された状態の透過損失を大きくする働きを持たせ
る。実施例５における透過係数の位相は、従来の移相器
２４の装荷線路４ａ・４ｂの長さと特性インピーダンス
を適切に選ぶことで、所望の移相量を持つことになる。
なお、従来の移相器２４はＦＥＴ６にピンチオフ電圧を
印加したときを基準位相とすると順方向電圧を印加した
ときの透過位相は遅れる。
相器の動作説明をする。動作原理は以下の点を除いて実
施例１と同様である。実施例５において、損失回路用Ｆ
ＥＴ１８にピンチオフ電圧が印加される時の等価回路を
図７ａに示す。また、損失回路用ＦＥＴ１８に順方向電
圧が印加される時の等価回路を図７ｂに示す。図７ａの
損失回路３０はレジスタ３１とキャパシタとして機能す
るＦＥＴ１８（レジスタ３１とＦＥＴ１８は直列に接続
されている）で構成され、図７ｂの損失回路３０はレジ
スタ３１とレジスタとして機能するＦＥＴ１８（レジス
タ３１とＦＥＴ１８は直列に接続されている）で構成さ
れ、図７ａと図７ｂの損失回路３０には従来の移相器２
４の透過位相を調整するパラメータと成り得るリアクタ
ンス素子が存在しない。このため、損失回路３０は透過
位相にあまり影響を与えず、透過損失に大きな影響を与
える。従来の移相器２４は移相器用ＦＥＴ６にピンチオ
フ電圧が印加された状態より順方向電圧が印加された状
態の方が透過損失が大きくなっている。そこで、付加す
る損失回路３０は、透過損失の差異を小さくするため
に、損失回路用ＦＥＴ１８に順方向電圧が印加された状
態の透過損失にはあまり影響を与えず、ピンチオフ電圧
が印加された状態の透過損失を大きくする働きを持たせ
る。実施例５における透過係数の位相は、従来の移相器
２４の装荷線路４ａ・４ｂの長さと特性インピーダンス
を適切に選ぶことで、所望の移相量を持つことになる。
なお、従来の移相器２４はＦＥＴ６にピンチオフ電圧を
印加したときを基準位相とすると順方向電圧を印加した
ときの透過位相は遅れる。
【００４４】実施例６ 図８はこの発明の実施例６を示す構成図である。３０は
損失回路であり、主線路３側にＦＥＴ１８を付加し、バ
イアホール２２ｅ側にレジスタ３１を付加する構成とし
ている。実施例１において、インダクタ１７とＦＥＴ１
８から構成される損失回路１６を取り除き、図８に示す
ように、新たにＦＥＴ１８にレジスタ３１を直列に接続
し、従来の移相器２４の入力端５ａ・出力端５ｂに損失
回路３０として付加している。
損失回路であり、主線路３側にＦＥＴ１８を付加し、バ
イアホール２２ｅ側にレジスタ３１を付加する構成とし
ている。実施例１において、インダクタ１７とＦＥＴ１
８から構成される損失回路１６を取り除き、図８に示す
ように、新たにＦＥＴ１８にレジスタ３１を直列に接続
し、従来の移相器２４の入力端５ａ・出力端５ｂに損失
回路３０として付加している。
【００４５】次に上記のように構成された装荷線路型移
相器の動作説明をする。動作原理は以下の点を除いて実
施例１と同様である。実施例６において、損失回路用Ｆ
ＥＴ１８にピンチオフ電圧が印加される時の等価回路を
図９ａに示す。また、損失回路用ＦＥＴ１８に順方向電
圧が印加される時の等価回路を図９ｂに示す。図９ａと
図９ｂの損失回路３０には従来の移相器２４の透過位相
を調整するパラメータと成り得るリアクタンス素子が存
在しない。このため、損失回路３０は透過位相にあまり
影響を与えず、透過損失に大きな影響を与える。そこ
で、透過損失の差異を小さくするために、付加する損失
回路３０は損失回路用ＦＥＴ１８に順方向電圧が印加さ
れた状態の透過損失にはあまり影響を与えず、ピンチオ
フ電圧が印加された状態の透過損失を大きくする働きを
持たせる。実施例５における透過係数の位相は、従来の
移相器２４の装荷線路４ａ・４ｂの長さと特性インピー
ダンスを適切に選ぶことで、所望の移相量を持つことに
なる。なお、従来の移相器２４はＦＥＴ６にピンチオフ
電圧を印加したときを基準位相とすると順方向電圧を印
加したときの透過位相は遅れる。
相器の動作説明をする。動作原理は以下の点を除いて実
施例１と同様である。実施例６において、損失回路用Ｆ
ＥＴ１８にピンチオフ電圧が印加される時の等価回路を
図９ａに示す。また、損失回路用ＦＥＴ１８に順方向電
圧が印加される時の等価回路を図９ｂに示す。図９ａと
図９ｂの損失回路３０には従来の移相器２４の透過位相
を調整するパラメータと成り得るリアクタンス素子が存
在しない。このため、損失回路３０は透過位相にあまり
影響を与えず、透過損失に大きな影響を与える。そこ
で、透過損失の差異を小さくするために、付加する損失
回路３０は損失回路用ＦＥＴ１８に順方向電圧が印加さ
れた状態の透過損失にはあまり影響を与えず、ピンチオ
フ電圧が印加された状態の透過損失を大きくする働きを
持たせる。実施例５における透過係数の位相は、従来の
移相器２４の装荷線路４ａ・４ｂの長さと特性インピー
ダンスを適切に選ぶことで、所望の移相量を持つことに
なる。なお、従来の移相器２４はＦＥＴ６にピンチオフ
電圧を印加したときを基準位相とすると順方向電圧を印
加したときの透過位相は遅れる。
【００４６】実施例７ 図１０はこの発明の実施例７の一例を示す構成図であ
り、実施例１に適用した場合である。ＦＥＴ６とバイア
ホール２２ｄの間にＤＣ電流遮断用のキャパシタ３２を
付加し、キャパシタ３２とＦＥＴ６の間に高インピーダ
ンスのマイクロストリップ線路１５、エアブリッジ２３
とパッド１４ｅからなるバイアス回路２５を付加する。
り、実施例１に適用した場合である。ＦＥＴ６とバイア
ホール２２ｄの間にＤＣ電流遮断用のキャパシタ３２を
付加し、キャパシタ３２とＦＥＴ６の間に高インピーダ
ンスのマイクロストリップ線路１５、エアブリッジ２３
とパッド１４ｅからなるバイアス回路２５を付加する。
【００４７】次に上記のように構成された装荷線路型移
相器の動作説明をする。動作原理は以下の点を除いて実
施例１と同様である。これまで、移相器用ＦＥＴ６のソ
ース電極８・ドレイン電極９間、損失回路用ＦＥＴ１８
のソース電極２０・ドレイン電極２１間の電位を０
［Ｖ］として逆バイアス電圧をしきい値電圧以上印加し
ていたが、実施例７ではソース電極８・ドレイン電極９
間、ソース電極２０・ドレイン電極２１間の電位をある
正値（しきい値電圧が０［Ｖ］と成るような値）とし、
ある正電圧値と０［Ｖ］で移相器用ＦＥＴ６と損失回路
用ＦＥＴ１８の動作を制御可能としている。
相器の動作説明をする。動作原理は以下の点を除いて実
施例１と同様である。これまで、移相器用ＦＥＴ６のソ
ース電極８・ドレイン電極９間、損失回路用ＦＥＴ１８
のソース電極２０・ドレイン電極２１間の電位を０
［Ｖ］として逆バイアス電圧をしきい値電圧以上印加し
ていたが、実施例７ではソース電極８・ドレイン電極９
間、ソース電極２０・ドレイン電極２１間の電位をある
正値（しきい値電圧が０［Ｖ］と成るような値）とし、
ある正電圧値と０［Ｖ］で移相器用ＦＥＴ６と損失回路
用ＦＥＴ１８の動作を制御可能としている。
【００４８】
【発明の効果】この発明の実施例１によれは、高インピ
ーダンスのマイクロストリップ線路により構成されるイ
ンダクタとＦＥＴから構成される損失回路を従来の装荷
線路型移相器の主線路上の入力端・出力端に直列に付加
することにより、簡単な回路構成で移相器用ＦＥＴにピ
ンチオフ電圧が印加されている状態の透過損失だけを大
きくし、移相器用ＦＥＴに順方向電圧が印加されている
状態の透過損失に近づけることが可能となり、バイアス
状態の変化に伴う移相器の透過損失の差が少なくなる効
果がある。また、使用したＦＥＴのドレイン電極・ソー
ス電極間の導通抵抗の和のばらつきがもたらす移相器特
性への悪影響を緩和する効果がある。
ーダンスのマイクロストリップ線路により構成されるイ
ンダクタとＦＥＴから構成される損失回路を従来の装荷
線路型移相器の主線路上の入力端・出力端に直列に付加
することにより、簡単な回路構成で移相器用ＦＥＴにピ
ンチオフ電圧が印加されている状態の透過損失だけを大
きくし、移相器用ＦＥＴに順方向電圧が印加されている
状態の透過損失に近づけることが可能となり、バイアス
状態の変化に伴う移相器の透過損失の差が少なくなる効
果がある。また、使用したＦＥＴのドレイン電極・ソー
ス電極間の導通抵抗の和のばらつきがもたらす移相器特
性への悪影響を緩和する効果がある。
【００４９】この発明の実施例２によれば、キャパシタ
とＦＥＴから構成される損失回路を従来の装荷線路型移
相器の主線路上の入力端・出力端に直列に付加すること
により、実施例１と同様の効果が得られる。
とＦＥＴから構成される損失回路を従来の装荷線路型移
相器の主線路上の入力端・出力端に直列に付加すること
により、実施例１と同様の効果が得られる。
【００５０】この発明の実施例３によれば、実施例１で
使用した損失回路を従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に直列に一つ取付ける構成
とすることにより、少ない部品点数で実施例１と同様な
効果が得られる。
使用した損失回路を従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に直列に一つ取付ける構成
とすることにより、少ない部品点数で実施例１と同様な
効果が得られる。
【００５１】この発明の実施例４によれば、実施例２で
使用した損失回路を従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に直列に一つ取付ける構成
とすることにより、少ない部品点数で実施例１と同様な
効果が得られる。
使用した損失回路を従来の装荷線路型移相器の装荷線路
間における主線路上の中央部に直列に一つ取付ける構成
とすることにより、少ない部品点数で実施例１と同様な
効果が得られる。
【００５２】この発明の実施例５によれば、半導体基板
上に構成されるレジスタの先端にＦＥＴを付加した損失
回路を従来の装荷線路型移相器の主線路上の入力端・出
力端に並列に付加することにより、実施例１と同様な効
果が得られる。
上に構成されるレジスタの先端にＦＥＴを付加した損失
回路を従来の装荷線路型移相器の主線路上の入力端・出
力端に並列に付加することにより、実施例１と同様な効
果が得られる。
【００５３】この発明の実施例６によれば、ＦＥＴの先
端に半導体基板上に構成されるレジスタを付加した損失
回路を従来の装荷線路型移相器の主線路上の入力端・出
力端に並列に付加することにより、実施例１と同様な効
果が得られる。
端に半導体基板上に構成されるレジスタを付加した損失
回路を従来の装荷線路型移相器の主線路上の入力端・出
力端に並列に付加することにより、実施例１と同様な効
果が得られる。
【００５４】この発明の実施例７によれば、実施例１〜
実施例６のＦＥＴにソース電極をキャパシタを介して接
地し、ＦＥＴのドレイン電極とソース電極に正電圧が印
加できるようにしたことにより、ＦＥＴのゲート電圧を
０［Ｖ］と正電圧値で制御することが可能となり、実施
例１〜実施例６と同様な効果が得られる。
実施例６のＦＥＴにソース電極をキャパシタを介して接
地し、ＦＥＴのドレイン電極とソース電極に正電圧が印
加できるようにしたことにより、ＦＥＴのゲート電圧を
０［Ｖ］と正電圧値で制御することが可能となり、実施
例１〜実施例６と同様な効果が得られる。
【図１】この発明による装荷線路型移相器の実施例１の
構成を示す図である。
構成を示す図である。
【図２】この発明による装荷線路型移相器の実施例１の
等価回路を示す図である。
等価回路を示す図である。
【図３】この発明による装荷線路型移相器の実施例２の
構成を示す図である。
構成を示す図である。
【図４】この発明による装荷線路型移相器の実施例３の
構成を示す図である。
構成を示す図である。
【図５】この発明による装荷線路型移相器の実施例４の
構成を示す図である。
構成を示す図である。
【図６】この発明による装荷線路型移相器の実施例５の
構成を示す図である。
構成を示す図である。
【図７】この発明による装荷線路型移相器の実施例５の
等価回路を示す図である。
等価回路を示す図である。
【図８】この発明による装荷線路型移相器の実施例６の
構成を示す図である。
構成を示す図である。
【図９】この発明による装荷線路型移相器の実施例６の
等価回路を示す図である。
等価回路を示す図である。
【図１０】この発明による装荷線路型移相器の実施例７
の構成を示す図である。
の構成を示す図である。
【図１１】従来の装荷線路型移相器の構成を示す図であ
る。
る。
【図１２】従来の装荷線路型移相器の等価回路を示す図
である。
である。
１ 半導体基板 ２ 地導体 ３ 主線路 ４ａ 入力側の装荷線路 ４ｂ 出力側の装荷線路 ５ａ 入力端 ５ｂ 出力端 ６ ＦＥＴ ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ リボン １１ バイアス回路 １２ 低インピーダンスマイクロストリップ線路 １３ 高インピーダンスマイクロストリップ線路 １４ バイアスパッド １５ 高インピーダンスマイクロストリップ線路 １６ 損失回路 １７ インダクタ １８ ＦＥＴ １９ ゲート電極 ２０ ソース電極 ２１ ドレイン電極 ２２ バイアホール ２３ エアブリッジ ２４ 従来の装荷線路型移相器 ２５ バイアス回路 ２６ 低インピーダンスマイクロストリップ線路 ２７ バイアス回路 ２８ キャパシタ ２９ 損失回路 ３０ 損失回路 ３１ インダクタ ３２ キャパシタ
Claims (7)
- 【請求項１】 半導体基板上にマイクロストリップ線路
で構成される主線路と、上記主線路に各々並列に付加さ
れ、同じくマイクロストリップ線路で構成された２本の
装荷線路と、この装荷線路の一端とドレイン電極が接続
され、ソースが接地されたＦＥＴ（電界効果トランジス
タ）と、上記ＦＥＴの電極部にバイアス電圧を印加する
ためのマイクロストリップ線路で構成されたバイアス回
路とで構成した装荷線路型移相器において、上記半導体
基板上に構成されるインダクタが、ＦＥＴのドレイン電
極・ソース電極間に装荷された回路をその主線路の入力
端と出力端に各々直列に付加したことを特徴とする装荷
線路型移相器。 - 【請求項２】 半導体基板上にマイクロストリップ線路
で構成される主線路と、上記主線路に各々並列に付加さ
れ、同じくマイクロストリップ線路で構成された２本の
装荷線路と、この装荷線路の一端とドレイン電極が接続
され、ソースが接地されたＦＥＴ（電界効果トランジス
タ）と、上記ＦＥＴの電極部にバイアス電圧を印加する
ためのマイクロストリップ線路で構成されるバイアス回
路とで構成した装荷線路型移相器において、上記半導体
基板上に構成されるキャパシタが、ＦＥＴのドレイン電
極・ソース電極間に装荷された回路をその主線路の入力
端と出力端に各々直列に付加したことを特徴とする装荷
線路型移相器。 - 【請求項３】 半導体基板上にマイクロストリップ線路
で構成される主線路と、上記主線路に各々並列に付加さ
れ、同じくマイクロストリップ線路で構成された２本の
装荷線路と、この装荷線路の一端とドレイン電極が接続
され、ソースが接地されたＦＥＴ（電界効果トランジス
タ）と、上記ＦＥＴの電極部にバイアス電圧を印加する
ためのマイクロストリップ線路で構成されたバイアス回
路とで構成した装荷線路型移相器において、上記半導体
基板上に構成されるインダクタが、ＦＥＴのドレイン電
極・ソース電極間に装荷された回路を上記した２本の装
荷線路間の中央部の主線路上に直列に付加したことを特
徴とする装荷線路型移相器。 - 【請求項４】 半導体基板上にマイクロストリップ線路
で構成される主線路と、上記主線路に各々並列に付加さ
れ、同じくマイクロストリップ線路で構成された２本の
装荷線路と、この装荷線路の一端とドレイン電極が接続
され、ソースが接地されたＦＥＴ（電界効果トランジス
タ）と、上記ＦＥＴの電極部にバイアス電圧を印加する
ためのマイクロストリップ線路で構成されたバイアス回
路とで構成した装荷線路型移相器において、上記半導体
基板上に構成されるキャパシタが、ＦＥＴのドレイン電
極・ソース電極間に装荷された回路を上記した２本の装
荷線路間の中央部の主線路上に直列に付加したことを特
徴とする装荷線路型移相器。 - 【請求項５】 半導体基板上にマイクロストリップ線路
で構成される主線路と、上記主線路に各々並列に付加さ
れ、同じくマイクロストリップ線路で構成された２本の
装荷線路と、この装荷線路の一端とドレイン電極が接続
され、ソースが接地されたＦＥＴ（電界効果トランジス
タ）と、上記ＦＥＴの電極部にバイアス電圧を印加する
ためのマイクロストリップ線路で構成されたバイアス回
路とで構成した装荷線路型移相器において、上記半導体
基板上に構成されるレジスタの一端が、ソース電極が接
地されたＦＥＴのドレイン電極と直列に接続された回路
をその主線路の入力端と出力端に各々並列に付加したこ
とを特徴とする装荷線路型移相器。 - 【請求項６】 半導体基板上にマイクロストリップ線路
で構成される主線路と、上記主線路に各々並列に付加さ
れ、同じくマイクロストリップ線路で構成された２本の
装荷線路と、この装荷線路の一端とドレイン電極が接続
され、ソースが接地されたＦＥＴ（電界効果トランジス
タ）と、上記ＦＥＴの電極部にバイアス電圧を印加する
ためのマイクロストリップ線路で構成されたバイアス回
路とで構成した装荷線路型移相器において、ＦＥＴのソ
ース電極が上記半導体基板上に構成され、一端が接地さ
れたレジスタと直列に接続された回路をその主線路の入
力端と出力端に各々並列に付加したことを特徴とする装
荷線路型移相器。 - 【請求項７】 上記ソース電極が接地されたＦＥＴをキ
ャパシタを介して接地したＦＥＴとし、ＦＥＴのドレイ
ン電極とソース電極に正電圧が印加できるバイアス回路
を付加したことを特徴とする請求項１〜６記載のいずれ
かの装荷線路型移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473395A JPH08307103A (ja) | 1995-05-12 | 1995-05-12 | 装荷線路型移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473395A JPH08307103A (ja) | 1995-05-12 | 1995-05-12 | 装荷線路型移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307103A true JPH08307103A (ja) | 1996-11-22 |
Family
ID=14645278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11473395A Pending JPH08307103A (ja) | 1995-05-12 | 1995-05-12 | 装荷線路型移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307103A (ja) |
-
1995
- 1995-05-12 JP JP11473395A patent/JPH08307103A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7495529B2 (en) | Phase shift circuit, high frequency switch, and phase shifter | |
| JP3144477B2 (ja) | スイッチ回路及び半導体装置 | |
| US4686387A (en) | Biasing circuit for a field effect transistor | |
| GB2213989A (en) | Distributed fet amplifier | |
| WO2002056467A1 (en) | Phase shifter and multibit phase shifter | |
| US4947136A (en) | Variable gain distributed amplifier | |
| US5202649A (en) | Microwave integrated circuit device having impedance matching | |
| EP0412627B1 (en) | Loaded line phase shifter | |
| JP2019216385A (ja) | 可変減衰器 | |
| US4605912A (en) | Continuously variable phase shifting element comprised of interdigitated electrode MESFET | |
| JPH06349676A (ja) | マイクロチップコンデンサ | |
| JPH08307103A (ja) | 装荷線路型移相器 | |
| US5656874A (en) | High-frequency component and high-frequency circuit | |
| CN116169135A (zh) | 具有奇模振荡稳定电路的晶体管 | |
| JPH0119761B2 (ja) | ||
| JPH0744362B2 (ja) | 移相器 | |
| JP2771861B2 (ja) | 移相器 | |
| JPH04287507A (ja) | 電界効果トランジスタ増幅器 | |
| JPH11346131A (ja) | 高周波利得可変増幅回路 | |
| JPS636882Y2 (ja) | ||
| JP2002164703A (ja) | 広帯域耐電力スイッチ | |
| JP3171915B2 (ja) | モノリシック・マイクロ波移相器 | |
| JPH06224660A (ja) | マイクロ波増幅回路 | |
| JPH09135102A (ja) | 減衰器 | |
| JPH09275303A (ja) | マイクロ波スイッチ |