JPS636882Y2 - - Google Patents
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- JPS636882Y2 JPS636882Y2 JP14780682U JP14780682U JPS636882Y2 JP S636882 Y2 JPS636882 Y2 JP S636882Y2 JP 14780682 U JP14780682 U JP 14780682U JP 14780682 U JP14780682 U JP 14780682U JP S636882 Y2 JPS636882 Y2 JP S636882Y2
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- Japan
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- fet
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- drain electrode
- main line
- semiconductor switch
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- 239000004065 semiconductor Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 description 16
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 101150079361 fet5 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Waveguides (AREA)
Description
【考案の詳細な説明】
この考案は半導体基板に構成したFETを用い
てマイクロ波を制御する単投双極形半導体スイツ
チの改良に関するものである。
てマイクロ波を制御する単投双極形半導体スイツ
チの改良に関するものである。
第１図は従来の単投双極形半導体スイツチの構
成例を斜視図で示す。
成例を斜視図で示す。
図中、１は半導体基板、２は地導体、３は地導
体２と共に構成されるマイクロストリツプ線路か
ら成る主線路、４ａは同じくマイクロストリツプ
線路による第１の副線路、４ｂは同じくマイクロ
ストリツプ線路による第２の副線路、５はFET、
６はFET５のドレイン電極、７ａはFET５の第
１のソース電極、７ｂはFET５の第２のソース
電極、８ａはFET５の第１のゲート電極、８ｂ
はFET５の第２のゲート電極、９は1/4波長の長
さの高インピーダンス線路、１０は高インピーダ
ンス線路９を接地するための貫通導体、１１ａ，
１１ｂはそれぞれ第１及び第２のゲート電極８
ａ，８ｂにバイアスを印加するためのマイクロス
トリツプ線路から成るバイアス回路である。
体２と共に構成されるマイクロストリツプ線路か
ら成る主線路、４ａは同じくマイクロストリツプ
線路による第１の副線路、４ｂは同じくマイクロ
ストリツプ線路による第２の副線路、５はFET、
６はFET５のドレイン電極、７ａはFET５の第
１のソース電極、７ｂはFET５の第２のソース
電極、８ａはFET５の第１のゲート電極、８ｂ
はFET５の第２のゲート電極、９は1/4波長の長
さの高インピーダンス線路、１０は高インピーダ
ンス線路９を接地するための貫通導体、１１ａ，
１１ｂはそれぞれ第１及び第２のゲート電極８
ａ，８ｂにバイアスを印加するためのマイクロス
トリツプ線路から成るバイアス回路である。
従来の単投双極形半導体スイツチは、主線路３
と第１及び第２の副線路４ａ，４ｂとは直角の関
係に配置され、FET５のドレイン電極６は主線
路３の先端近くの側面に、又第１のソース電極７
ａ及び第２のソース電極７ｂはそれぞれ第１の副
線路４ａ及び第２の副線路４ｂに接続され、
FET５のドレイン電極６と第１のソース電極７
ａ間及びドレイン電極６と第２のソース電極７ｂ
間に第１のゲート電極８ａ及び第２のゲート電極
８ｂをそれぞれ形成している。
と第１及び第２の副線路４ａ，４ｂとは直角の関
係に配置され、FET５のドレイン電極６は主線
路３の先端近くの側面に、又第１のソース電極７
ａ及び第２のソース電極７ｂはそれぞれ第１の副
線路４ａ及び第２の副線路４ｂに接続され、
FET５のドレイン電極６と第１のソース電極７
ａ間及びドレイン電極６と第２のソース電極７ｂ
間に第１のゲート電極８ａ及び第２のゲート電極
８ｂをそれぞれ形成している。
加えて、主線路３には先端を貫通導体１０で接
地した1/4波長の長さの高インピーダンス線路９
を付加し、FET５の第１のゲート電極８ａ及び
第２のゲート電極８ｂにバイアス電圧を印加する
場合の直流リターン回路を形成している。
地した1/4波長の長さの高インピーダンス線路９
を付加し、FET５の第１のゲート電極８ａ及び
第２のゲート電極８ｂにバイアス電圧を印加する
場合の直流リターン回路を形成している。
第２図は一般的なFETの特性説明に用いる図
で、ゲート電極のバイアス電圧を変えた時のソー
ス電極とドレイン電極間の電圧・電流特性であ
る。図中１２ａ，１２ｂはそれぞれゲート電極の
バイアス電圧を零、ピンチオフ状態としたときの
特性曲線である。
で、ゲート電極のバイアス電圧を変えた時のソー
ス電極とドレイン電極間の電圧・電流特性であ
る。図中１２ａ，１２ｂはそれぞれゲート電極の
バイアス電圧を零、ピンチオフ状態としたときの
特性曲線である。
なお、説明の都合上、ここではソース電極とド
レイン電極との間の電圧をVDS、電流をIDSとす
る。
レイン電極との間の電圧をVDS、電流をIDSとす
る。
この時、ソース電極とドレイン電極との間の抵
抗RDSは、RDS＝VDS／IDSで示される。
抗RDSは、RDS＝VDS／IDSで示される。
第３図ａ，ｂは一般的なマイクロストリツプ線
路から成る90度コーナ部の説明に用いる図で、ａ
は90度コーナ部の内部導体パターンを示し、ｂは
90度コーナ部の等価回路を示す。図中１３は内部
導体、１４は90度コーナ部で生じる容量である。
路から成る90度コーナ部の説明に用いる図で、ａ
は90度コーナ部の内部導体パターンを示し、ｂは
90度コーナ部の等価回路を示す。図中１３は内部
導体、１４は90度コーナ部で生じる容量である。
以下、これらの図を用いて従来の単投双極形半
導体スイツチについて説明する。
導体スイツチについて説明する。
今、主線路３にマイクロ波を印加した場合を考
える。
える。
第１のゲート電極８ａにバイアス回路１１ａを
介して零電圧を印加し、第２のゲート電極８ｂに
バイアス回路１１ｂを介してピンチオフ電圧を印
加すると、第２図から判るように、第１のソース
電極７ａとドレイン電極６の間の抵抗は小さな値
を示し、第２のソース電極７ｂとドレイン電極６
の間の抵抗は大きな値を示す。
介して零電圧を印加し、第２のゲート電極８ｂに
バイアス回路１１ｂを介してピンチオフ電圧を印
加すると、第２図から判るように、第１のソース
電極７ａとドレイン電極６の間の抵抗は小さな値
を示し、第２のソース電極７ｂとドレイン電極６
の間の抵抗は大きな値を示す。
このため、主線路３からのマイクロ波は第１の
副線路４ａに主に伝わる。
副線路４ａに主に伝わる。
一方、第１のゲート電極８ａと第２のゲート電
極８ｂのバイアス電圧条件を逆にすると、同様に
主線路３からのマイクロ波は第２の幅線路４ｂに
主に伝わる。
極８ｂのバイアス電圧条件を逆にすると、同様に
主線路３からのマイクロ波は第２の幅線路４ｂに
主に伝わる。
このように、第１、第２のゲート電極８ａ，８
ｂへのバイアス電圧を変えることにより、単投双
極形半導体スイツチが実現出来ている。
ｂへのバイアス電圧を変えることにより、単投双
極形半導体スイツチが実現出来ている。
しかし、一例として主線路３から第１の副線路
４ａにマイクロ波が伝わる状態をとりあげて考え
てみると、ドレイン電極６を構成している主線路
３の先端部が影響し、単投双極形半導体スイツチ
の整合特性に劣化がみられる。これは、主線路３
から第１の副線路４ａに通じる伝送系が第３図ａ
の90度コーナ部と同一の働きをしているためであ
る。
４ａにマイクロ波が伝わる状態をとりあげて考え
てみると、ドレイン電極６を構成している主線路
３の先端部が影響し、単投双極形半導体スイツチ
の整合特性に劣化がみられる。これは、主線路３
から第１の副線路４ａに通じる伝送系が第３図ａ
の90度コーナ部と同一の働きをしているためであ
る。
以上のように、従来の単投双極形半導体スイツ
チではFET５近辺の形状の影響で、整合特性が
劣化し問題と成つていた。
チではFET５近辺の形状の影響で、整合特性が
劣化し問題と成つていた。
この考案は、上記の問題点を解決するため、主
線路３の先端に直流リターン回路と整合素子の役
目を兼ねて先端が接地された1/4波長以下の長さ
の高インピーダンス線路を装着し、FET５近辺
の形状の影響で生じる単投双極形半導体スイツチ
の整合特性劣化を無くすることを目的としたもの
である。
線路３の先端に直流リターン回路と整合素子の役
目を兼ねて先端が接地された1/4波長以下の長さ
の高インピーダンス線路を装着し、FET５近辺
の形状の影響で生じる単投双極形半導体スイツチ
の整合特性劣化を無くすることを目的としたもの
である。
第４図は、この考案の実施例における単投双極
形半導体スイツチの構成を斜視図で示す。
形半導体スイツチの構成を斜視図で示す。
この考案による単投双極形半導体スイツチは、
主線路３の先端に先端が貫通導体１０で接地され
た1/4波長以下の高インピーダンス１３を装着し、
構成している。
主線路３の先端に先端が貫通導体１０で接地され
た1/4波長以下の高インピーダンス１３を装着し、
構成している。
これらの貫通導体１０と高インピーダンス線路
１５は、直流的に観るとFET５の第１のゲート
電極８ａ及び第２のゲート電極８ｂにバイアス電
圧を印加する場合の直流リターン回路の役目を成
し、マイクロ波的に観ると主線路３の先端と地導
体３間にインダクタンスが装荷されたのと等価な
役目を成している。
１５は、直流的に観るとFET５の第１のゲート
電極８ａ及び第２のゲート電極８ｂにバイアス電
圧を印加する場合の直流リターン回路の役目を成
し、マイクロ波的に観ると主線路３の先端と地導
体３間にインダクタンスが装荷されたのと等価な
役目を成している。
以下、これらの図を用いて、この考案による単
投双極形半導体スイツチについて説明する。
投双極形半導体スイツチについて説明する。
なお、この考案による単投双極形半導体スイツ
チの基本動作（第１及び第２のゲート電極８ａ，
８ｂのバイアス電圧条件に対するマイクロ波の伝
わり方）は従来の単投双極形半導体スイツチと同
じであるため、説明を省略する。
チの基本動作（第１及び第２のゲート電極８ａ，
８ｂのバイアス電圧条件に対するマイクロ波の伝
わり方）は従来の単投双極形半導体スイツチと同
じであるため、説明を省略する。
この考案による単投双極形半導体スイツチで
は、一例として主線路３から第１の副線路４ａに
マイクロ波が伝わる状態をとりあげて考えてみる
と、ドレイン電極６を構成している主線路３の先
端に、マイクロ波的に観て高インピーダンス線路
１５と貫通導体１０による並列インダクタンスを
装着しているため、整合特性が改善されている。
は、一例として主線路３から第１の副線路４ａに
マイクロ波が伝わる状態をとりあげて考えてみる
と、ドレイン電極６を構成している主線路３の先
端に、マイクロ波的に観て高インピーダンス線路
１５と貫通導体１０による並列インダクタンスを
装着しているため、整合特性が改善されている。
これは、主線路３から第１の副線路４ａを通じ
る伝送系の中でかつFET５の近辺で生じる90度
コーナ部と等価な第３図ｂで示される容量１４と
上記並列インダクタンスとで並列共振を実現させ
ているからである。
る伝送系の中でかつFET５の近辺で生じる90度
コーナ部と等価な第３図ｂで示される容量１４と
上記並列インダクタンスとで並列共振を実現させ
ているからである。
このように、この考案による単投双極形半導体
スイツチでは、主線路３の先端に装着した先端が
貫通導体１０で接地された1/4波長以下の長さの
高インピーダンス線路１５により、余分な整合素
子、直流リターン回路を付加する必要もなく、整
合特性を改善している。
スイツチでは、主線路３の先端に装着した先端が
貫通導体１０で接地された1/4波長以下の長さの
高インピーダンス線路１５により、余分な整合素
子、直流リターン回路を付加する必要もなく、整
合特性を改善している。
なお、以上は単投双極形半導体スイツチについ
て説明したが、この考案はこれに限らず、スイツ
チドライン形半導体移相器に用いても良い。又、
FETのソース電極、ドレイン電極間をインタデ
イジタル構成でかつインタデイジタル構成内にゲ
ート電極を折り曲げ構成で形成した単投双極形半
導体スイツチにも適用出来る。
て説明したが、この考案はこれに限らず、スイツ
チドライン形半導体移相器に用いても良い。又、
FETのソース電極、ドレイン電極間をインタデ
イジタル構成でかつインタデイジタル構成内にゲ
ート電極を折り曲げ構成で形成した単投双極形半
導体スイツチにも適用出来る。
以上のように、この考案に係る単投双極形半導
体スイツチでは、直流リターン回路を整合素子と
兼用しているため、特性の改善、構成の簡略化に
効果がある。
体スイツチでは、直流リターン回路を整合素子と
兼用しているため、特性の改善、構成の簡略化に
効果がある。
第１図は従来の単投双極形半導体スイツチの構
成を示す斜視図、第２図は一般的なFETの説明
に用いるFETの静特性を示す図、第３図ａ，ｂ
は一般的なマイクロストリツプ線路から成る90度
コーナの説明に用いる図で同図ａは90度コーナの
内部導体パターン図、同図ｂは90度コーナの等価
回路図、第４図はこの考案の一実施例による単投
双極形半導体スイツチの構成を示す斜視図であ
る。 図中、１は半導体基板、２は地導体、３は主線
路、４ａ，４ｂは第１及び第２の副線路、５は
FET、６はドレイン電極、７ａ，７ｂは第１及
び第２のソース電極、８ａ，８ｂは第１及び第２
のゲート電極、９は長さ1/4波長の高インピーダ
ンス線路、１０は貫通導体、１１ａ，１１ｂはバ
イアス回路、１２ａ，１２ｂは特性曲線、１３は
90度コーナの内部導体パターン、１４は90度コー
ナで生じる容量、１５は長さ1/4波長以下の高イ
ンピーダンス線路である。なお、図中同一あるい
は相当部分には同一符号を付して示してある。
成を示す斜視図、第２図は一般的なFETの説明
に用いるFETの静特性を示す図、第３図ａ，ｂ
は一般的なマイクロストリツプ線路から成る90度
コーナの説明に用いる図で同図ａは90度コーナの
内部導体パターン図、同図ｂは90度コーナの等価
回路図、第４図はこの考案の一実施例による単投
双極形半導体スイツチの構成を示す斜視図であ
る。 図中、１は半導体基板、２は地導体、３は主線
路、４ａ，４ｂは第１及び第２の副線路、５は
FET、６はドレイン電極、７ａ，７ｂは第１及
び第２のソース電極、８ａ，８ｂは第１及び第２
のゲート電極、９は長さ1/4波長の高インピーダ
ンス線路、１０は貫通導体、１１ａ，１１ｂはバ
イアス回路、１２ａ，１２ｂは特性曲線、１３は
90度コーナの内部導体パターン、１４は90度コー
ナで生じる容量、１５は長さ1/4波長以下の高イ
ンピーダンス線路である。なお、図中同一あるい
は相当部分には同一符号を付して示してある。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 半導体基板に構成したFETと、上記半導体
基板に構成したマイクロストリツプ線路とを接
続して成る単双極形半導体スイツチにおいて、
上記マイクロストリツプ線路から成る主線路、
第１の副線路及び第２の副線路の先端を開放端
とし、上記主線路と上記第１及び第２の副線路
とがそれぞれ直交するように、上記第１及び第
２の副線路の先端と上記主線路の先端に近い側
面とを臨接して配置するとともに、上記隣接部
の主線路を上記FETのドレイン電極とし、同
じく隣接部の上記第１及び第２の副線路をそれ
ぞれ上記FETの第１及び第２のソース電極と
し、上記FETのドレイン電極と第１のソース
電極の間に第１のゲート電極を形成し、同じく
FETのドレイン電極と第２のソース電極の間
に第２のゲート電極を形成し、上記主線路の先
端には一端が接地された1/4波長以下の長さの
高インピーダンス線路を付加し、上記FETの
第１及び第２のゲート電極にはそれぞれバイア
ス電圧を印加する手段を具備した事を特徴とす
る単投双極形半導体スイツチ。 (2) 上記FETのドレイン電極と第１のソース電
極間及びドレイン電極と第２のソース電極間を
それぞれインタデイジタル構成とし、上記イン
タデイジタル部にそれぞれ上記FETの第１及
び第２のゲート電極を折り曲げ構造で形成した
ことを特徴とする実用新案登録請求の範囲第(1)
項記載の単投双極形半導体スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14780682U JPS5952702U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14780682U JPS5952702U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952702U JPS5952702U (ja) | 1984-04-06 |
| JPS636882Y2 true JPS636882Y2 (ja) | 1988-02-27 |
Family
ID=30328582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14780682U Granted JPS5952702U (ja) | 1982-09-29 | 1982-09-29 | 単投双極形半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952702U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8941096B2 (en) | 2001-12-05 | 2015-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Organic semiconductor element |
-
1982
- 1982-09-29 JP JP14780682U patent/JPS5952702U/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8941096B2 (en) | 2001-12-05 | 2015-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Organic semiconductor element |
| US9312507B2 (en) | 2001-12-05 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Organic semiconductor element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952702U (ja) | 1984-04-06 |
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