JPH08307217A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置の電源電位の変動による
誤動作を防止する。 【構成】 入力端子１に“Ｈ”が入来している時、外来
ノイズ等の影響によりグランド電位ＧＮＤが上昇したと
すると、ノードＮ１には見掛け上“Ｌ”が印加され、そ
の結果ノードＮ２の論理レベルが“Ｌ”となる。ノード
Ｎ１とノードＮ２とはＮＡＮＤ回路１１の各入力端子に
それぞれ接続されているので、ノードＮ２の“Ｌ”を受
けて入力開閉器５の正相遮断信号入力端子Ａには“Ｈ”
が出力されて入力開閉器５が遮断される。入力開閉器５
が遮断された後に入力開閉器５の入力側にノードＮ２の
論理レベルが遅延回路４で遅延されて到達するので、ラ
ッチ回路６で前記グランド電位ＧＮＤが変動する前の論
理レベルが保持される。そのため、誤った論理レベルが
内部回路へ出力されることが防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば半導体集積回路
装置等の入力回路において、電源電位の変動による誤動
作を防止する入力回路を備えた半導体集積回路装置に関
するものである。

【０００２】

【従来の技術】図２は、従来の入力回路の一例を示す回
路図である。この入力回路は、入力端子１、及びインバ
ータ２，３で構成されている。入力信号ＩＮを入力する
入力端子１は、インバータ２中のＰチャネル型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）２ａ及びＮチャネ
ル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２ｂ
の各ゲートＧに接続されている。ＰＭＯＳ２ａのソース
Ｓは第１の電源電位ＶＤＤに接続され、該ＰＭＯＳ２ａ
のドレインＤがＮＭＯＳ２ｂのドレインＤに接続されて
いる。ＮＭＯＳ２ｂのソースＳは第２の電源電位である
グランド電位ＧＮＤに接続されている。更に、ＰＭＯＳ
２ａのドレインＤは、インバータ３中のＰＭＯＳ３ａ及
びＮＭＯＳ３ｂの各ゲートＧに接続されている。ＰＭＯ
Ｓ３ａのソースＳは電源電位ＶＤＤに接続され、該ＰＭ
ＯＳ３ａのドレインＤがＮＭＯＳ３ｂのドレインＤに接
続されている。ＮＭＯＳ３ｂのソースＳはグランド電位
ＧＮＤに接続されている。ＰＭＯＳ３ａのドレインＤ及
びＮＭＯＳ３ｂのドレインＤから出力信号ＯＵＴが出力
されるようになっている。この入力回路では、入力端子
１に入来する例えばＴＴＬ等の高レベル（以下、“Ｈ”
という）或いは低レベル（以下、“Ｌ”という）を、イ
ンバータ２で反転し、更にインバータ３で反転して該イ
ンバータ３の出力側にてＭＯＳレベル、即ち、“Ｈ”は
電源電位ＶＤＤ、“Ｌ”はグランド電位ＧＮＤとして出
力する。

【０００３】

【発明が解決しようとする課題】しかしながら、図２の
入力回路では、次のような課題があった。図３は、グラ
ンド電位ＧＮＤが変動した場合の図２の入力回路の誤動
作を説明する図であり、縦軸に電圧、及び横軸に時間が
とられている。この図を参照しつつ、グランド電位ＧＮ
Ｄが変動した場合の図２の入力回路の動作を説明する。
“Ｈ”の入力信号ＩＮが入力されているとき、例えば外
来ノイズ等の影響により、時間ｔにおいて、グランド電
位ＧＮＤが上昇した場合、電源電位ＶＤＤとグランド電
位ＧＮＤとの電位差が正常値より狭くなり、“Ｈ”の入
力信号が入力されても、この入力回路はこの“Ｈ”を
“Ｌ”と認識し、出力側から誤った論理レベルの出力信
号ＯＵＴを出力する。即ち、図３に示すように、グラン
ド電位ＧＮＤの変動により、出力信号の論理レベルが誤
ったものとなることがある。又、図示しないが、電源電
位ＶＤＤの変動により、同様に出力信号の論理レベルが
誤ったものとなることがある。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１の電源電位と第２の電源電位と
の間に接続され、入力信号のレベルと該第１の電源電位
又は該第２の電源電位との差に基づいて決定される論理
レベルに応じた論理レベルの出力信号を内部回路へ出力
する入力回路を、備えた半導体集積回路装置において、
次のような手段を設けている。即ち、前記入力回路の入
力信号の論理レベルと該入力回路の出力信号の論理レベ
ルとを比較して該入力信号の論理レベルに対応しない論
理レベルの出力信号が出力されているとき遮断信号を出
力する比較手段と、前記入力回路の出力信号を遅延する
遅延手段とを、設けている。更に、前記比較手段から前
記遮断信号が出力されているとき前記遅延手段の出力信
号を遮断し、該遮断信号が出力されていないとき前記遅
延手段の出力信号を通過させるスイッチ手段と、前記ス
イッチ手段を通過した前記遅延手段の出力信号を保持し
て前記内部回路へ出力するラッチ手段とを、設けてい
る。

【０００５】第２の発明は、第１の電源電位と第２の電
源電位との間に接続され、入力信号のレベルと該第１の
電源電位又は該第２の電源電位との差に基づいて決定さ
れる論理レベルに応じた論理レベルの出力信号を内部回
路へ出力する入力回路を、備えた半導体集積回路装置に
おいて、次のような手段を設けている。即ち、前記入力
回路の出力信号の論理レベルが変化したとき所定の時間
幅のパルスを発生する単安定マルチバイブレータと、第
１の発明の遅延手段と、前記単安定マルチバイブレータ
が前記パルスを出力しているとき前記遅延手段の出力信
号を遮断し、該パルスを出力していないとき前記遅延手
段の出力信号を通過させるスイッチ手段と、第１の発明
のラッチ手段とを、設けている。

【０００６】

【作用】第１の発明によれば、以上のように半導体集積
回路装置を構成したので、ラッチ手段により入力回路の
出力信号の論理レベルが保持される。その後、第１又は
第２の電源電位が変動して入力回路の出力信号の論理レ
ベルが入力信号の論理レベルに対応したレベルではなく
なった場合、比較手段から遮断信号が出力される。この
とき、この出力信号は遅延手段で遅延されてスイッチ手
段で遮断される。そのため、入力信号の論理レベルに対
応しない論理レベルの出力信号が内部回路へ出力される
ことが防止される。第２の発明によれば、ラッチ手段に
より入力回路の出力信号の論理レベルが保持される。そ
の後、第１又は第２の電源電位が変動して入力回路の出
力信号の論理レベルが入力信号の論理レベルに対応した
レベルではなくなった場合、単安定マルチバイブレータ
から遮断信号が出力される。このとき、この出力信号は
遅延手段で遅延されてスイッチ手段で遮断される。その
ため、入力信号の論理レベルに対応しない論理レベルの
出力信号が内部回路へ出力されることが防止される。従
って、前記課題を解決できるのである。

【０００７】

【実施例】第１の実施例 図１（ａ），（ｂ）は、本発明の第１の実施例を示す入
力回路及び比較回路の回路図であり、従来の図２中の要
素と共通の要素には共通の符号が付されている。この入
力回路は、例えば半導体集積回路装置等の入力部に設け
られるものであり、入力端子１、インバータ２、インバ
ータ３、遅延回路４、入力開閉器５、ラッチ回路６、及
び出力端子７で構成されている。入力端子１はノードＮ
１を介してインバータ２の入力側に接続され、該インバ
ータ２の出力側がインバータ３の入力側に接続されてい
る。インバータ２，３には、第１の電源電位ＶＤＤ及び
第２の電源電位であるグランド電位ＧＮＤが供給されて
いる。インバータ３の出力側はノードＮ２及び遅延手段
である遅延回路４を介してスイッチ手段である入力開閉
器５の入力側に接続され、該入力開閉器５の出力側がノ
ードＮ３を介して出力端子７に接続されると共に、イン
バータ６ａの入力側に接続されている。入力開閉器５
は、例えばＦＥＴ等によりトランスファゲートで構成さ
れ、正相遮断信号入力端子Ａが“Ｌ”のとき又は逆相遮
断信号入力端子Ａ／が“Ｈ”のとき入力信号を遮断し、
該正相遮断信号入力端子Ａが“Ｈ”のとき又は該逆相遮
断信号入力端子Ａ／が“Ｌ”のとき入力信号を通過させ
る機能を有している。インバータ６ａの出力側はインバ
ータ６ｂの入力側に接続され、該インバータ６ｂの出力
側がインバータ６ａの入力側に接続されている。尚、イ
ンバータ６ａ，６ｂでラッチ手段であるラッチ回路６が
構成されている。図１（ｂ）に示す比較回路は、２入力
ＮＡＮＤ回路１１を備えている。ＮＡＮＤ回路１１の第
１の入力端子は図１（ａ）中のノードＮ１に接続され、
該ＮＡＮＤ回路１１の第２の入力端子が図１（ａ）中の
ノードＮ２に接続されている。ＮＡＮＤ回路１１の出力
側はインバータ１２の入力側に接続され、該インバータ
１２の出力側が遅延回路１３を介してインバータ１４の
入力側に接続され、インバータ１４の出力側は図１
（ａ）中の入力開閉器５の逆相遮断信号入力端子Ａ／に
接続されている。尚、遅延回路１３の遅延時間は、図１
中の遅延回路４の遅延時間よりも短く設定されている。

【０００８】図４は、グランド電位ＧＮＤが変動した場
合の図１（ａ）と図１（ｂ）の動作を説明するためのタ
イムチャートであり、縦軸に電圧、及び横軸に時間がと
られている。この図を参照しつつ、グランド電位ＧＮＤ
が変動した場合の図１（ａ）と図１（ｂ）の動作（１）
〜（４）を説明する。 （１） 時間ｔ１において、入力端子１に“Ｈ”が入来
し、ノードＮ１が“Ｈ”になっている。この時、ノード
Ｎ１の“Ｈ”がインバータ２，３を経由してノードＮ２
が“Ｈ”となり、更に、ノードＮ３の“Ｈ”が遅延回路
４及び入力開閉器５を経由してノードＮ３が“Ｈ”とな
る。ノードＮ３の“Ｈ”は、ラッチ回路６でラッチされ
る。 （２） 時間ｔ２において、外来ノイズ等の影響により
入力回路の第２の電源電位であるグランド電位ＧＮＤが
上昇したとすると、ノードＮ１には見掛け上“Ｌ”とな
り、その結果ノードＮ２の論理レベルが“Ｌ”となる。 （３） 時間ｔ３において、ＮＡＮＤ回路１１はノード
Ｎ２の“Ｌ”とノードＮ１の“Ｈ”を受けて“Ｈ”を出
力する。ＮＡＮＤ回路１１が出力した“Ｈ”は、インバ
ータ１２を経て遅延回路１３で遅延され、更にインバー
タ１４で反転されて“Ｈ”となって入力開閉器５の逆相
遮断信号入力端子Ａ／に出力され、入力開閉器５が遮断
される。入力開閉器５が遮断された後に該入力開閉器５
の入力側にノードＮ２の論理レベルが遅延回路４で遅延
されて到達するので、ラッチ回路６で前記グランド電位
ＧＮＤが変動する前の論理レベル（即ち、“Ｈ”）が保
持される。 （４） 時間ｔ４において、ノードＮ２の論理レベルは
再び“Ｈ”になるので、入力開閉器５が導通して時間ｔ
１と同様の状態になる。 以上のように、この第１の実施例では、グランド電位Ｇ
ＮＤが上昇してノードＮ２の論理レベルが入力端子１の
論理レベルに対応したレベルではなくなった場合、この
ノードＮ２の論理レベルを入力開閉器５で遮断し、かつ
ラッチ回路６がグランド電位ＧＮＤが変動する前の論理
レベルを保持するので、誤った論理レベルが内部回路へ
出力されることが防止される。

【０００９】第２の実施例 図５は、本発明の第２の実施例を示す比較回路の回路図
である。この比較回路は、２入力ＮＯＲ回路２１を備え
ている。ＮＯＲ回路２１の第１の入力端子は図１（ａ）
中のノードＮ１に接続され、該ＮＯＲ回路２１の第２の
入力端子が図１（ａ）中のノードＮ２に接続されてい
る。ＮＯＲ回路２１の出力側はインバータ２２の入力側
に接続され、該インバータ２２の出力側が遅延回路２３
を介してインバータ２４の入力側に接続され、インバー
タ２４の出力側は図１（ａ）中の入力開閉器５の逆相制
御信号入力端子Ａ／に接続されている。尚、遅延回路２
３の遅延時間は、図１中の遅延回路４の遅延時間よりも
短く設定されている。図６は、電源電位ＶＤＤが変動し
た場合の図１（ａ）と図５の動作を説明するためのタイ
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、電源電位ＶＤＤが変動
した場合の図１（ａ）と図５の動作（１）〜（４）を説
明する。

【００１０】（１） 時間ｔ１において、入力端子１に
“Ｌ”が入来し、ノードＮ１が“Ｌ”になっている。こ
の時、ノードＮ１の“Ｌ”がインバータ２，３を経由し
てノードＮ２が“Ｌ”となり、更に、ノードＮ３の
“Ｌ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｌ”となる。ノードＮ３の“Ｌ”は、ラッチ回
路６でラッチされる。 （２） 時間ｔ２において、外来ノイズ等の影響により
入力回路の第１の電源電位ＶＤＤが下降したとすると、
ノードＮ１には見掛け上“Ｈ”となり、その結果ノード
Ｎ２の論理レベルが“Ｈ”となる。 （３） 時間ｔ３において、ＮＯＲ回路２１はノードＮ
２の“Ｈ”とノードＮ１の“Ｌ”を受けて“Ｌ”を出力
する。ＮＯＲ回路２１が出力した“Ｌ”は、インバータ
１２を経て遅延回路１３で遅延され、更にインバータ１
４で反転されて“Ｌ”となって入力開閉器５の逆相遮断
信号入力端子Ａ／に出力され、入力開閉器５が遮断され
る。入力開閉器５が遮断された後に該入力開閉器５の入
力側にノードＮ２の論理レベルが遅延回路４で遅延され
て到達するので、ラッチ回路６で前記グランド電位ＧＮ
Ｄが変動する前の論理レベル（即ち、“Ｌ”）が保持さ
れる。 （４） 時間ｔ４において、ノードＮ２の論理レベルは
再び“Ｌ”になるので、入力開閉器５が導通して時間ｔ
１と同様の状態になる。 以上のように、この第２の実施例では、電源電位ＶＤＤ
が下降してノードＮ２の論理レベルが入力端子１の論理
レベルに対応したレベルではなくなった場合、このノー
ドＮ２の論理レベルを入力開閉器５で遮断し、かつラッ
チ回路６が電源電位ＶＤＤが変動する前の論理レベルを
保持するので、誤った論理レベルが内部回路へ出力され
ることが防止される。

【００１１】第３の実施例 図７は、本発明の第３の実施例を示す比較回路の回路図
であり、図１（ｂ）及び図５中の要素と共通の要素には
共通の符号が付されている。この比較回路は、図１
（ｂ）に示す比較回路中のインバータ１４の出力側をイ
ンバータ２５を介して２入力ＮＯＲ回路２６の第１の入
力端子に接続し、図５に示す比較回路中のインバータ２
４の出力側を該ＮＯＲ回路２６の第２の入力端子に接続
したものである。ＮＯＲ回路２６の出力側は、図１
（ａ）中の入力開閉器５の逆相遮断信号入力端子Ａ／に
接続されている。図８は、電源電位ＶＤＤ及びグランド
電位ＧＮＤが変動した場合の図１（ａ）と図７の動作を
説明するためのタイムチャートであり、縦軸に電圧、及
び横軸に時間がとられている。この図を参照しつつ、電
源電位ＶＤＤ及びグランド電位ＧＮＤが変動した場合の
図１（ａ）と図７の動作（１）〜（９）を説明する。

【００１２】（１） 時間ｔ１において、入力端子１に
“Ｌ”が入来し、ノードＮ１が“Ｌ”になっている。こ
の時、ノードＮ１の“Ｌ”がインバータ２，３を経由し
てノードＮ２が“Ｌ”となり、更に、ノードＮ３の
“Ｌ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｌ”となる。ノードＮ３の“Ｌ”は、ラッチ回
路６でラッチされる。 （２） 時間ｔ２において、外来ノイズ等の影響により
入力回路の電源電位ＶＤＤが下降したとすると、ノード
Ｎ１には見掛け上“Ｈ”となり、その結果ノードＮ２の
論理レベルが“Ｈ”となる。 （３） 時間ｔ３において、ＮＯＲ回路２１の各入力端
子はノードＮ１とノードＮ２にそれぞれ接続されている
ので、ノードＮ２の“Ｈ”を受けて入力開閉器５の逆相
遮断信号入力端子Ａ／に“Ｈ”が出力されて入力開閉器
５が遮断される。入力開閉器５が遮断された後に該入力
開閉器５の入力側にノードＮ２の論理レベルが遅延回路
４で遅延されて到達するので、ラッチ回路６で前記グラ
ンド電位ＧＮＤが変動する前の論理レベル（即ち、
“Ｌ”）が保持される。 （４） 時間ｔ４において、ノードＮ２の論理レベルは
再び“Ｌ”になるので、入力開閉器５が導通して時間ｔ
１と同様の状態になる。 （５） 時間ｔ５において、入力端子１に“Ｈ”が入来
してノードＮ２の論理レベルが“Ｈ”になるまでの間、
逆相遮断信号入力端子Ａ／には“Ｈ”が出力されて入力
開閉器５が遮断される。

【００１３】（６） 時間ｔ６において、入力端子１に
“Ｈ”が入来し、ノードＮ１が“Ｈ”になっている。こ
の時、ノードＮ１の“Ｈ”がインバータ２，３を経由し
てノードＮ２が“Ｈ”となり、更に、ノードＮ３の
“Ｈ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｈ”となる。ノードＮ３の“Ｈ”は、ラッチ回
路６でラッチされる。 （７） 時間ｔ７において、外来ノイズ等の影響により
入力回路の第２の電源電位であるグランド電位ＧＮＤが
上昇したとすると、ノードＮ１には見掛け上“Ｌ”とな
り、その結果ノードＮ２の論理レベルが“Ｌ”となる。 （８） 時間ｔ８において、ＮＡＮＤ回路１１の各入力
端子はノードＮ１とノードＮ２にそれぞれ接続されてい
るので、ノードＮ２の“Ｌ”を受けて入力開閉器５の逆
相遮断信号入力端子Ａ／には“Ｈ”が出力されて入力開
閉器５が遮断される。入力開閉器５が遮断された後に該
入力開閉器５の入力側にノードＮ２の論理レベルが遅延
回路４で遅延されて到達するので、ラッチ回路６で前記
グランド電位ＧＮＤが変動する前の論理レベル（即ち、
“Ｈ”）が保持される。 （９） 時間ｔ９において、ノードＮ２の論理レベルは
再び“Ｈ”になるので、入力開閉器５が導通して時間ｔ
６と同様の状態になる。 以上のように、この第３の実施例では、グランド電位Ｇ
ＮＤが上昇してノードＮ２の論理レベルが入力端子１の
論理レベルに対応したレベルではなくなった場合、又は
電源電位ＶＤＤが下降してノードＮ２の論理レベルが入
力端子１の論理レベルに対応したレベルではなくなった
場合、このノードＮ２の論理レベルを入力開閉器５で遮
断し、かつラッチ回路６が電源電位ＶＤＤが変動する前
の論理レベルを保持するので、誤った論理レベルが内部
回路へ出力されることが防止される。

【００１４】第４の実施例 図９は、本発明の第４の実施例を示す比較回路の回路図
である。この比較回路は、２入力ＮＡＮＤ回路３１を備
えている。ＮＡＮＤ回路３１の第１の入力端子は、図１
（ａ）中のノードＮ１に接続され、該ＮＡＮＤ回路３１
の第２の入力端子が図１（ａ）中のノードＮ２に接続さ
れている。ＮＡＮＤ回路３１の出力側は、２入力ＮＡＮ
Ｄ回路３２の第１の入力端子に接続されている。又、こ
の比較回路は、２入力ＮＯＲ回路３３を備えている。Ｎ
ＯＲ回路３４の第１の入力端子は、図１（ａ）中のノー
ドＮ１に接続され、該ＮＯＲ回路３４の第２の入力端子
が図１（ａ）中のノードＮ２に接続されている。ＮＯＲ
回路３３の出力側は、インバータ３４を介してＮＡＮＤ
回路３２の第２の入力端子に接続されている。ＮＡＮＤ
回路３２の出力側は、図１（ａ）中の入力開閉器４の正
相相制御信号入力端子Ａに接続されている。図１０は、
電源電位ＶＤＤ及びグランド電位ＧＮＤが変動した場合
の図１（ａ）と図９の動作を説明するためのタイムチャ
ートであり、縦軸に電圧、及び横軸に時間がとられてい
る。この図を参照しつつ、電源電位ＶＤＤ及びグランド
電位ＧＮＤが変動した場合の図１（ａ）と図９の動作
（１）〜（９）を説明する。

【００１５】（１） 時間ｔ１において、入力端子１に
“Ｌ”が入来し、ノードＮ１が“Ｌ”になっている。こ
の時、ノードＮ１の“Ｌ”がインバータ２，３を経由し
てノードＮ２が“Ｌ”となり、更に、ノードＮ３の
“Ｌ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｌ”となる。ノードＮ３の“Ｌ”は、ラッチ回
路６でラッチされる。 （２） 時間ｔ２において、外来ノイズ等の影響により
入力回路の第１の電源電位ＶＤＤが下降したとすると、
ノードＮ１には見掛け上“Ｈ”となり、その結果ノード
Ｎ２の論理レベルが“Ｈ”となる。 （３） 時間ｔ３において、比較回路のＮＯＲ回路２１
の各入力端子はノードＮ１とノードＮ２にそれぞれ接続
されているので、ノードＮ２の“Ｈ”を受けて入力開閉
器５の正相遮断信号入力端子Ａには“Ｌ”が出力されて
入力開閉器５が遮断される。入力開閉器５が遮断された
後に該入力開閉器５の入力側にノードＮ２の論理レベル
が遅延回路４で遅延されて到達するので、ラッチ回路６
で前記グランド電位ＧＮＤが変動する前の論理レベル
（即ち、“Ｌ”）が保持される。 （４） 時間ｔ４において、ノードＮ２の論理レベルは
再び“Ｌ”になるので、入力開閉器５が導通して時間ｔ
１と同様の状態になる。 （５） 時間ｔ５において、入力端子１に“Ｈ”が入来
してノードＮ２の論理レベルが“Ｈ”になるまでの間、
正相逆相遮断信号入力端子Ａには“Ｌ”が出力されて入
力開閉器５が遮断される。

【００１６】（６） 時間ｔ６において、入力端子１に
“Ｈ”が入来し、ノードＮ１が“Ｈ”になっている。こ
の時、ノードＮ１の“Ｈ”がインバータ２，３を経由し
てノードＮ２が“Ｈ”となり、更に、ノードＮ３の
“Ｈ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｈ”となる。ノードＮ３の“Ｈ”は、ラッチ回
路６でラッチされる。 （７） 時間ｔ７において、外来ノイズ等の影響により
入力回路の第２の電源電位であるグランド電位ＧＮＤが
上昇したとすると、ノードＮ１には見掛け上“Ｌ”とな
り、その結果ノードＮ２の論理レベルが“Ｌ”となる。 （８） 時間ｔ８において、ＮＡＮＤ回路１１の各入力
端子はノードＮ１とノードＮ２にそれぞれ接続されてい
るので、ノードＮ２の“Ｌ”を受けて入力開閉器５の正
相遮断信号入力端子Ａには“Ｌ”が出力されて入力開閉
器５が遮断される。入力開閉器５が遮断された後に該入
力開閉器５の入力側にノードＮ２の論理レベルが遅延回
路４で遅延されて到達するので、ラッチ回路６で前記グ
ランド電位ＧＮＤが変動する前の論理レベル（即ち、
“Ｈ”）が保持される。 （９） 時間ｔ９において、ノードＮ２の論理レベルは
再び“Ｈ”になるので、入力開閉器５が導通して時間ｔ
６と同様の状態になる。 以上のように、この第４の実施例では、図７の比較回路
よりも比較的少ない素子で構成された比較回路を用いて
第３の実施例と同様の利点が得られる。

【００１７】第５の実施例 図１１は、本発明の第５の実施例を示す単安定マルチバ
イブレータの回路図である。この単安定マルチバイブレ
ータは、インバータ４１を備えている。インバータ４１
の入力側は、図１（ａ）中のノードＮ２に接続され、該
インバータ４１の出力側がインバータ４２の入力側に接
続されると共に、入力開閉器４３の逆相遮断信号入力端
子Ａ／及び入力開閉器４４の正相遮断信号入力端子Ａに
接続されている。インバータ４１の入力側は、インバー
タ４５の入力側に接続されると共に、入力開閉器４３の
正相遮断信号入力端子Ａ及び入力開閉器４４の逆相遮断
信号入力端子Ａ／に接続されている。インバータ４２の
出力側は遅延回路４６を介して入力開閉器４３の入力側
に接続され、インバータ４５の出力側は遅延回路４７を
介して入力開閉器４４の入力側に接続されている。入力
開閉器４３，４４の各出力側は、共にインバータ４８の
入力側に接続され、該インバータ４８の出力側が図１
（ａ）中の入力開閉器５の正相相遮断信号入力端子Ａに
接続されている。尚、遅延回路４６，４７の遅延時間
は、図１中の遅延回路４の遅延時間よりも短く設定され
ている。図１２は、電源電位ＶＤＤ及びグランド電位Ｇ
ＮＤが変動した場合の図１（ａ）と図１１の動作を説明
するためのタイムチャートであり、縦軸に電圧、及び横
軸に時間がとられている。この図を参照しつつ、電源電
位ＶＤＤ及びグランド電位ＧＮＤが変動した場合の図１
（ａ）と図１１の動作（１）〜（９）を説明する。

【００１８】（１） 時間ｔ１において、入力端子１に
“Ｌ”が入来し、ノードＮ１が“Ｌ”になっている。こ
の時、ノードＮ１の“Ｌ”がインバータ２，３を経由し
てノードＮ２が“Ｌ”となり、更に、ノードＮ３の
“Ｌ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｌ”となる。ノードＮ３の“Ｌ”は、ラッチ回
路６でラッチされる。 （２） 時間ｔ２において、外来ノイズ等の影響により
入力回路の第１の電源電位ＶＤＤが下降したとすると、
ノードＮ１には見掛け上“Ｈ”となり、その結果ノード
Ｎ２の論理レベルが“Ｈ”となる。 （３） 時間ｔ３において、インバータ４１の入力側は
ノードＮ２に接続されているので、ノードＮ２の“Ｈ”
を受けて入力開閉器４３を導通し、入力開閉器５の正相
遮断信号入力端子Ａには“Ｌ”が出力されて入力開閉器
５が遮断される。入力開閉器５が遮断された後に該入力
開閉器５の入力側にノードＮ２の論理レベルが遅延回路
４で遅延されて到達するので、ラッチ回路６で前記グラ
ンド電位ＧＮＤが変動する前の論理レベル（即ち、
“Ｌ”）が保持される。 （４） 時間ｔ４において、ノードＮ２の論理レベルは
再び“Ｌ”になるので、入力開閉器５が導通して時間ｔ
１と同様の状態になる。 （５） 時間ｔ５において、入力端子１に“Ｈ”が入来
してノードＮ２の論理レベルが“Ｈ”になると、正相遮
断信号入力端子Ａには“Ｌ”が出力されて入力開閉器５
が遮断されるので、時間ｔ４でのノードＮ３の“Ｈ”が
保持される。

【００１９】（６） 時間ｔ６において、入力端子１に
“Ｈ”が入来し、ノードＮ１が“Ｈ”になっている。こ
の時、ノードＮ１の“Ｈ”がインバータ２，３を経由し
てノードＮ２が“Ｈ”となり、更に、ノードＮ３の
“Ｈ”が遅延回路４及び入力開閉器５を経由してノード
Ｎ３が“Ｈ”となる。ノードＮ３の“Ｈ”は、ラッチ回
路６でラッチされる。 （７） 時間ｔ７において、外来ノイズ等の影響により
入力回路の第２の電源電位であるグランド電位ＧＮＤが
上昇したとすると、ノードＮ１には見掛け上“Ｌ”が印
加され、その結果ノードＮ２の論理レベルが“Ｌ”とな
る。 （８） 時間ｔ８において、インバータ４５の入力側は
ノードＮ２に接続されているので、ノードＮ２の“Ｌ”
を受けて入力開閉器４４を導通し、入力開閉器５の正相
遮断信号入力端子Ａには“Ｌ”が出力されて入力開閉器
５が遮断される。入力開閉器５が遮断された後に該入力
開閉器５の入力側にノードＮ２の論理レベルが遅延回路
４で遅延されて到達するので、ラッチ回路６で前記グラ
ンド電位ＧＮＤが変動する前の論理レベル（即ち、
“Ｈ”）が保持される。 （９） 時間ｔ９において、ノードＮ２の論理レベルは
再び“Ｈ”になるので、入力開閉器５が導通して時間ｔ
６と同様の状態になる。 以上のように、この第５の実施例では、入力回路の出力
信号の論理レベルが変化したとき、所定の時間幅のパル
スを発生する単安定マルチバイブレータを用いて第３の
実施例と同様の利点が得られる。尚、本発明は、半導体
集積回路装置に限らず、電子回路全般に適用される。

【００２０】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、比較手段が入力回路の入力信号の論理レベル
と該入力回路の出力信号の論理レベルとを比較して該入
力信号の論理レベルに対応しない論理レベルの出力信号
が出力されているとき遮断信号を出力し、遅延手段が前
記入力回路の出力信号を遅延し、スイッチ手段が前記比
較手段から前記遮断信号が出力されているとき前記遅延
手段の出力信号を遮断し、該遮断信号が出力されていな
いとき前記遅延手段の出力信号を通過させ、ラッチ手段
が前記スイッチ手段を通過した前記遅延手段の出力信号
を保持して内部回路へ出力するようにしたので、第１又
は第２の電源電位の変動によって入力信号の論理レベル
に対応しない論理レベルの出力信号が内部回路へ出力さ
れることを防止できる。第２の発明によれば、単安定マ
ルチバイブレータが入力回路の出力信号の論理レベルが
変化したとき所定の時間幅のパルスを発生し、遅延手段
が前記入力回路の出力信号を遅延し、スイッチ手段が単
安定マルチバイブレータから前記パルスが出力されてい
るとき前記遅延手段の出力信号を遮断し、該パルスが出
力されていないとき前記遅延手段の出力信号を通過さ
せ、ラッチ手段が前記スイッチ手段を通過した前記遅延
手段の出力信号を保持して内部回路へ出力するようにし
たので、第１の発明と同様に、第１又は第２の電源電位
の変動によって入力信号の論理レベルに対応しない論理
レベルの出力信号が内部回路へ出力されることを防止で
きる。

【図面の簡単な説明】

【図１】本発明の実施例の入力回路及び比較回路の回路
図である。

【図２】従来の入力回路の回路図である。

【図３】図２の誤動作を説明する図である。

【図４】図１（ａ）と図１（ｂ）のタイムチャートであ
る。

【図５】本発明の第２の実施例の比較回路の回路図であ
る。

【図６】図１（ａ）と図５のタイムチャートである。

【図７】本発明の第３の実施例の比較回路の回路図であ
る。

【図８】図１（ａ）と図７のタイムチャートである。

【図９】本発明の第４の実施例の比較回路の回路図であ
る。

【図１０】図１（ａ）と図９のタイムチャートである。

【図１１】本発明の第５の実施例の単安定マルチバイブ
レータの回路図である。

【図１２】図１（ａ）と図１１のタイムチャートであ
る。

【符号の説明】

２，３，１２，１４，２２，２４，２６，３４，４１，
４２，４５，４６ インバータ ４ 遅延回
路（遅延手段） ５，４３，４４ 入力開
閉器（スイッチ手段） ６ ラッチ
回路（ラッチ手段） １１，２５，３１，３２ ＮＡＮ
Ｄ回路 ２１，３３ ＮＯＲ
回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の電源電位と第２の電源電位との間
   に接続され、入力信号のレベルと該第１の電源電位又は
   該第２の電源電位との差に基づいて決定される論理レベ
   ルに応じた論理レベルの出力信号を内部回路へ出力する
   入力回路を備えた半導体集積回路装置において、 前記入力回路の入力信号の論理レベルと該入力回路の出
   力信号の論理レベルとを比較して該入力信号の論理レベ
   ルに対応しない論理レベルの出力信号が出力されている
   とき遮断信号を出力する比較手段と、 前記入力回路の出力信号を遅延する遅延手段と、 前記比較手段から前記遮断信号が出力されているとき前
   記遅延手段の出力信号を遮断し、該遮断信号が出力され
   ていないとき前記遅延手段の出力信号を通過させるスイ
   ッチ手段と、 前記スイッチ手段を通過した前記遅延手段の出力信号を
   保持して前記内部回路へ出力するラッチ手段とを、 設けたことを特徴とする半導体集積回路装置。
2. 【請求項２】 第１の電源電位と第２の電源電位との間
   に接続され、入力信号のレベルと該第１の電源電位又は
   該第２の電源電位との差に基づいて決定される論理レベ
   ルに応じた論理レベルの出力信号を内部回路へ出力する
   入力回路を、 備えた半導体集積回路装置において、 前記入力回路の出力信号の論理レベルが変化したとき所
   定の時間幅のパルスを発生する単安定マルチバイブレー
   タと、 請求項１記載の遅延手段と、 前記単安定マルチバイブレータが前記パルスを出力して
   いるとき前記遅延手段の出力信号を遮断し、該パルスを
   出力していないとき前記遅延手段の出力信号を通過させ
   るスイッチ手段と、 請求項１記載のラッチ手段とを、 設けたことを特徴とする半導体集積回路装置。