JPH08307237A - バス接続回路 - Google Patents
バス接続回路Info
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- JPH08307237A JPH08307237A JP7112196A JP11219695A JPH08307237A JP H08307237 A JPH08307237 A JP H08307237A JP 7112196 A JP7112196 A JP 7112196A JP 11219695 A JP11219695 A JP 11219695A JP H08307237 A JPH08307237 A JP H08307237A
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 出力バッファを小さくするとともに、消費電
流を少なくする。 【構成】 入力信号ＩＮがバス接続回路１０の各バスバ
ッファ２０に入力される。バスバッファ２０では、２つ
のインバータ２１、２２により、入力信号ＩＮを正相で
出力する。出力信号ＯＵＴは、ＳＷに入力される。ＳＷ
は、クロックφが“Ｈ”でオン、“Ｌ”でオフとなる。
そのため、出力信号ＯＵＴの論理レベルが安定状態でな
いクロックφが“Ｌ”の時には、ＳＷには出力信号ＯＵ
Ｔ取り込まず、クロックφが“Ｈ”となった時に、出力
信号ＯＵＴが取り込まれる。この取り込まれた信号は、
クロックφの立ち下がりでラッチされて、Ｄ−Ｆ／Ｆ３
０よりブロック４０に出力される。
流を少なくする。 【構成】 入力信号ＩＮがバス接続回路１０の各バスバ
ッファ２０に入力される。バスバッファ２０では、２つ
のインバータ２１、２２により、入力信号ＩＮを正相で
出力する。出力信号ＯＵＴは、ＳＷに入力される。ＳＷ
は、クロックφが“Ｈ”でオン、“Ｌ”でオフとなる。
そのため、出力信号ＯＵＴの論理レベルが安定状態でな
いクロックφが“Ｌ”の時には、ＳＷには出力信号ＯＵ
Ｔ取り込まず、クロックφが“Ｈ”となった時に、出力
信号ＯＵＴが取り込まれる。この取り込まれた信号は、
クロックφの立ち下がりでラッチされて、Ｄ−Ｆ／Ｆ３
０よりブロック４０に出力される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（以
下、ＩＣと呼ぶ）における内部ブロック間を接続するバ
ス接続回路に関するものである。
下、ＩＣと呼ぶ）における内部ブロック間を接続するバ
ス接続回路に関するものである。
【０００２】
【従来の技術】一般に、ＩＣのブロック間はバスライン
を通して接続される。このバスラインには、１つ又は複
数のＣＭＯＳで構成されたインバータを有するバスバッ
ファを通してブロック間に接続される。このバスバッフ
ァは、Ｗ／Ｌ（Ｗ：チャネルの幅、Ｌ：チャネル長、以
下、ディメンジョンと呼ぶ）を大きくとり、出力電流を
大きくすることによりバスラインでの波形のなまりを防
ぐことにより、インバータに貫通電流が流れる時間を短
くしている。
を通して接続される。このバスラインには、１つ又は複
数のＣＭＯＳで構成されたインバータを有するバスバッ
ファを通してブロック間に接続される。このバスバッフ
ァは、Ｗ／Ｌ（Ｗ：チャネルの幅、Ｌ：チャネル長、以
下、ディメンジョンと呼ぶ）を大きくとり、出力電流を
大きくすることによりバスラインでの波形のなまりを防
ぐことにより、インバータに貫通電流が流れる時間を短
くしている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
バス接続回路においては、次のような課題があった。 （ａ）バス・バッファのディメンジョンを大きくする
と、バス・バッファに流れる電流が多くなり、バス・バ
ッファで消費される電力が大きくなり、その結果チップ
全体の消費電力も大きくなる。 （ｂ）バス・バッファのディメンジョンを大きくする
と、バスバッファが占有するチップ面積も大きくなると
いう問題もある。
バス接続回路においては、次のような課題があった。 （ａ）バス・バッファのディメンジョンを大きくする
と、バス・バッファに流れる電流が多くなり、バス・バ
ッファで消費される電力が大きくなり、その結果チップ
全体の消費電力も大きくなる。 （ｂ）バス・バッファのディメンジョンを大きくする
と、バスバッファが占有するチップ面積も大きくなると
いう問題もある。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、半導体集積回路内のブロック間に１
つ又は複数個のインバータを有するバスバッファを配設
して、前記ブロックからクロックに応答して出力される
出力信号を前記バスバッファを通して該ブロックの後段
のブロックに出力するバス接続回路において、以下の回
路を設けている。すなわち、クロックに基づいてオン又
はオフ動作し、前記バスバッファの出力信号の論理レベ
ルが未確定状態の時にオフ状態となり、前記バスバッフ
ァの出力信号の論理レベルが確定状態の時にオン状態と
なって前記バスバッファの出力信号を出力するスイッチ
回路と、前記クロックに基づいて、前記スイッチ回路か
らの出力信号を取り込む信号取り込み回路とを設けてい
る。
を解決するために、半導体集積回路内のブロック間に１
つ又は複数個のインバータを有するバスバッファを配設
して、前記ブロックからクロックに応答して出力される
出力信号を前記バスバッファを通して該ブロックの後段
のブロックに出力するバス接続回路において、以下の回
路を設けている。すなわち、クロックに基づいてオン又
はオフ動作し、前記バスバッファの出力信号の論理レベ
ルが未確定状態の時にオフ状態となり、前記バスバッフ
ァの出力信号の論理レベルが確定状態の時にオン状態と
なって前記バスバッファの出力信号を出力するスイッチ
回路と、前記クロックに基づいて、前記スイッチ回路か
らの出力信号を取り込む信号取り込み回路とを設けてい
る。
【０００５】
【作用】第１の発明によれば、以上のようにバス接続回
路を構成したので、スイッチ回路はバスバッファの出力
信号の論理レベルが確定した時に、スイッチがオンし
て、バスバッファの出力信号を出力する。信号取り込み
回路はスイッチ回路から出力された信号をクロックに同
期して取り込む。この信号取り込み回路で取り込まれる
信号は、論理レベルが確定しているので、取り込み回路
中のＣＭＯＳで構成された場合には、ＰＭＯＳ、ＮＭＯ
Ｓが同時にオンして、貫通電流が流れることがない。従
って、前記課題を解決できるのである。
路を構成したので、スイッチ回路はバスバッファの出力
信号の論理レベルが確定した時に、スイッチがオンし
て、バスバッファの出力信号を出力する。信号取り込み
回路はスイッチ回路から出力された信号をクロックに同
期して取り込む。この信号取り込み回路で取り込まれる
信号は、論理レベルが確定しているので、取り込み回路
中のＣＭＯＳで構成された場合には、ＰＭＯＳ、ＮＭＯ
Ｓが同時にオンして、貫通電流が流れることがない。従
って、前記課題を解決できるのである。
【０００６】
【実施例】第１の実施例 図１は、本発明の第１の実施例のバス接続回路の構成図
である。本第１の実施例のバス接続回路が従来のバス接
続回路と異なる点は、第１のディメンジョンの小さいバ
スバッファとしたことである。第２にディメンジョンの
小さいバスバッファを用いたために、従来よりもなまり
が大きくなり貫通電流が流れることを抑制するために、
バスバッファの出力信号の論理レベルが確定した状態で
初めてオンするスイッチ回路とこのスイッチ回路の出力
を取り込む信号取り込み回路をデータフリップフロップ
により構成したことである。図１に示すように、このバ
ス接続回路１０は、ＩＣのブロック１の出力側に接続さ
れ、入力信号ＩＮを入力する。バス接続回路１０は、各
バスライン毎に、バスバッファ２０を有している。バス
接続回路１０の出力側には、データフリップフロップ
（以下、Ｄ−Ｆ／Ｆと呼ぶ）３０が接続されている。Ｄ
−Ｆ／Ｆ３０のＤ端子、クロック端子には、バス接続回
路１０の出力信号ＯＵＴ、クロックφがそれぞれ入力さ
れる。Ｄ−Ｆ／Ｆ３０の出力側には、ＩＣのブロック４
０が接続されている。ブロック４０には、Ｄ−Ｆ／Ｆ３
０のＱ端子の出力信号Ｓ３０を入力する。
である。本第１の実施例のバス接続回路が従来のバス接
続回路と異なる点は、第１のディメンジョンの小さいバ
スバッファとしたことである。第２にディメンジョンの
小さいバスバッファを用いたために、従来よりもなまり
が大きくなり貫通電流が流れることを抑制するために、
バスバッファの出力信号の論理レベルが確定した状態で
初めてオンするスイッチ回路とこのスイッチ回路の出力
を取り込む信号取り込み回路をデータフリップフロップ
により構成したことである。図１に示すように、このバ
ス接続回路１０は、ＩＣのブロック１の出力側に接続さ
れ、入力信号ＩＮを入力する。バス接続回路１０は、各
バスライン毎に、バスバッファ２０を有している。バス
接続回路１０の出力側には、データフリップフロップ
（以下、Ｄ−Ｆ／Ｆと呼ぶ）３０が接続されている。Ｄ
−Ｆ／Ｆ３０のＤ端子、クロック端子には、バス接続回
路１０の出力信号ＯＵＴ、クロックφがそれぞれ入力さ
れる。Ｄ−Ｆ／Ｆ３０の出力側には、ＩＣのブロック４
０が接続されている。ブロック４０には、Ｄ−Ｆ／Ｆ３
０のＱ端子の出力信号Ｓ３０を入力する。
【０００７】図２は、図１中のバスバッファ２０の構成
図である。図２に示すように、バスバッファ２０は、イ
ンバータ２１、２２により構成されている。インバータ
２１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓと呼ぶ）２１−１、ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと呼ぶ）２１−２、により構成されて
いる。インバータ２２は、ＮＭＯＳ２２−１、ＰＭＯＳ
２２−２により構成されている。ＰＭＯＳ２１−１、２
２−１、ＮＭＯＳ２１−２、２２−２の各素子のディメ
ンジョンは、消費電力を少なくし、チップ占有面積を小
さくするという観点より、小さくしてある。このディメ
ンジョンは、バスバッファ２０の伝搬遅延時間が規格を
満たし、さらにバスバッファ２０の出力を受けるＤ−Ｆ
／Ｆ３０の初段ゲートを駆動できる最小限の大きさであ
ればよい。ＰＭＯＳ２１−１、ＮＭＯＳ２１−２のゲー
トには、入力信号ＩＮが接続されている。ＰＭＯＳ２１
−１のソース、ドレインには、電源電位（以下、ＶDDと
呼ぶ）、ＮＭＯＳ２１−１のドレインがそれぞれ接続さ
れている。ＮＭＯＳ２１−２のソースには、接地電位
（以下、ＧＮＤと呼ぶ）が接続されている。ＰＭＯＳ２
２−１、ＮＭＯＳ２２−２のゲートには、ＰＭＯＳ２１
−１及びＮＭＯＳ２１−２のドレインが接続されてい
る。ＰＭＯＳ２２−１のソース、ドレインには、ＶDD、
ＮＭＯＳ２２−２のドレインがそれぞれ接続されてい
る。ＮＭＯＳ２２−２のソースには、ＧＮＤが接続され
ている。ＰＭＯＳ２２−１、ＮＭＯＳ２２−２のドレイ
ンからは、出力信号ＯＵＴが出力される。
図である。図２に示すように、バスバッファ２０は、イ
ンバータ２１、２２により構成されている。インバータ
２１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓと呼ぶ）２１−１、ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと呼ぶ）２１−２、により構成されて
いる。インバータ２２は、ＮＭＯＳ２２−１、ＰＭＯＳ
２２−２により構成されている。ＰＭＯＳ２１−１、２
２−１、ＮＭＯＳ２１−２、２２−２の各素子のディメ
ンジョンは、消費電力を少なくし、チップ占有面積を小
さくするという観点より、小さくしてある。このディメ
ンジョンは、バスバッファ２０の伝搬遅延時間が規格を
満たし、さらにバスバッファ２０の出力を受けるＤ−Ｆ
／Ｆ３０の初段ゲートを駆動できる最小限の大きさであ
ればよい。ＰＭＯＳ２１−１、ＮＭＯＳ２１−２のゲー
トには、入力信号ＩＮが接続されている。ＰＭＯＳ２１
−１のソース、ドレインには、電源電位（以下、ＶDDと
呼ぶ）、ＮＭＯＳ２１−１のドレインがそれぞれ接続さ
れている。ＮＭＯＳ２１−２のソースには、接地電位
（以下、ＧＮＤと呼ぶ）が接続されている。ＰＭＯＳ２
２−１、ＮＭＯＳ２２−２のゲートには、ＰＭＯＳ２１
−１及びＮＭＯＳ２１−２のドレインが接続されてい
る。ＰＭＯＳ２２−１のソース、ドレインには、ＶDD、
ＮＭＯＳ２２−２のドレインがそれぞれ接続されてい
る。ＮＭＯＳ２２−２のソースには、ＧＮＤが接続され
ている。ＰＭＯＳ２２−１、ＮＭＯＳ２２−２のドレイ
ンからは、出力信号ＯＵＴが出力される。
【０００８】図３は、図１中のＤ−Ｆ／Ｆ３０の構成図
である。このＤ−Ｆ／Ｆ３０は、スイッチ（以下、ＳＷ
と呼ぶ）３１−１、３１−２、インバータ３２−１、３
２−２、ＳＷ３３−１、３３−２、インバータ３４−
１、３４−２により構成されている。ＳＷ３１−１、３
１−２、３３−１、３３−２は、ＰＭＯＳとＮＭＯＳが
並列に接続された双方向スイッチであり、インバータ３
２−１、３２−２、３４−１、３４−２は、ＣＭＯＳに
より構成されている。ＳＷ３１−１はスイッチ回路であ
り、ＳＷ３１−２はインバータ３２−２の信号を取り込
む回路、ＳＷ３３−１はインバータ３２−１の信号を取
り込む回路、ＳＷ３３−２はインバータ３４−２の信号
を取り込む回路である。ＳＷ３１−１のＰＭＯＳ、ＮＭ
ＯＳのゲートには、クロックφB 、クロックφがそれぞ
れ入力される。ＳＷ３１−１の一方の端子には、データ
Ｄが入力され、他方の端子には、インバータ３２−１と
ＳＷ３１−２が接続されている。ＳＷ３１−２のＰＭＯ
Ｓ、ＮＭＯＳのゲートには、クロックφ、クロックφB
が入力される。ＳＷ３１−２の一方の端子には、インバ
ータ３２−２の出力側が接続され、他方の端子には、Ｓ
Ｗ３１−１及びインバータ３２−１の入力側が接続され
ている。インバータ３２−１の入力側には、ＳＷ３１−
１及びＳＷ３１−２が接続され、そのインバータ３２−
１の出力側には、ＳＷ３３−１、及びインバータ３２−
２が接続されている。
である。このＤ−Ｆ／Ｆ３０は、スイッチ（以下、ＳＷ
と呼ぶ）３１−１、３１−２、インバータ３２−１、３
２−２、ＳＷ３３−１、３３−２、インバータ３４−
１、３４−２により構成されている。ＳＷ３１−１、３
１−２、３３−１、３３−２は、ＰＭＯＳとＮＭＯＳが
並列に接続された双方向スイッチであり、インバータ３
２−１、３２−２、３４−１、３４−２は、ＣＭＯＳに
より構成されている。ＳＷ３１−１はスイッチ回路であ
り、ＳＷ３１−２はインバータ３２−２の信号を取り込
む回路、ＳＷ３３−１はインバータ３２−１の信号を取
り込む回路、ＳＷ３３−２はインバータ３４−２の信号
を取り込む回路である。ＳＷ３１−１のＰＭＯＳ、ＮＭ
ＯＳのゲートには、クロックφB 、クロックφがそれぞ
れ入力される。ＳＷ３１−１の一方の端子には、データ
Ｄが入力され、他方の端子には、インバータ３２−１と
ＳＷ３１−２が接続されている。ＳＷ３１−２のＰＭＯ
Ｓ、ＮＭＯＳのゲートには、クロックφ、クロックφB
が入力される。ＳＷ３１−２の一方の端子には、インバ
ータ３２−２の出力側が接続され、他方の端子には、Ｓ
Ｗ３１−１及びインバータ３２−１の入力側が接続され
ている。インバータ３２−１の入力側には、ＳＷ３１−
１及びＳＷ３１−２が接続され、そのインバータ３２−
１の出力側には、ＳＷ３３−１、及びインバータ３２−
２が接続されている。
【０００９】ＳＷ３３−１のＰＭＯＳ、ＮＭＯＳのゲー
トには、クロックφ、クロックφBが入力される。ＳＷ
３３−１の一方の端子には、インバータ３２−１の出力
側及びインバータ３２−２の入力側が接続され、他方の
端子には、ＳＷ３３−２及びインバータ３４−１の入力
側が接続されている。ＳＷ３３−２のＰＭＯＳ、ＮＭＯ
Ｓのゲートには、クロックφB 、クロックφが入力され
る。ＳＷ３３−２の一方の端子には、インバータ３４−
１の入力側及びＳＷ３３−１が接続され、他方の端子に
は、インバータ３４−２の出力側が接続されている。イ
ンバータ３４−１の入力側には、ＳＷ３３−１及びＳＷ
３３−２が接続され、その出力側には、インバータ３４
−２が接続されている。インバータ３４−２の出力側に
は、ＳＷ３３−２が接続されている。ＳＷ３１−１、３
３−２は、クロックφが“Ｈ”の時、オンして、クロッ
クφが“Ｌ”の時、オフする。ＳＷ３１−２、３３−１
は、クロックφが“Ｌ”の時、オンして、クロックφが
“Ｈ”の時、オフする。
トには、クロックφ、クロックφBが入力される。ＳＷ
３３−１の一方の端子には、インバータ３２−１の出力
側及びインバータ３２−２の入力側が接続され、他方の
端子には、ＳＷ３３−２及びインバータ３４−１の入力
側が接続されている。ＳＷ３３−２のＰＭＯＳ、ＮＭＯ
Ｓのゲートには、クロックφB 、クロックφが入力され
る。ＳＷ３３−２の一方の端子には、インバータ３４−
１の入力側及びＳＷ３３−１が接続され、他方の端子に
は、インバータ３４−２の出力側が接続されている。イ
ンバータ３４−１の入力側には、ＳＷ３３−１及びＳＷ
３３−２が接続され、その出力側には、インバータ３４
−２が接続されている。インバータ３４−２の出力側に
は、ＳＷ３３−２が接続されている。ＳＷ３１−１、３
３−２は、クロックφが“Ｈ”の時、オンして、クロッ
クφが“Ｌ”の時、オフする。ＳＷ３１−２、３３−１
は、クロックφが“Ｌ”の時、オンして、クロックφが
“Ｈ”の時、オフする。
【００１０】図４は、図１のタイムチャートである。以
下、図４を参照しつつ、図１のバス接続回路の動作の説
明をする。クロックφに同期して、ブロック１より入力
信号ＩＮがバスバッファ２０に入力される。ここでは、
入力信号ＩＮが“Ｌ”、“Ｈ”、“Ｌ”へと変化したと
する。この時、入力信号ＩＮが“Ｈ”から“Ｌ”へ変化
する際に、“Ｈ”の期間がＴ０期間（クロックφが
“Ｌ”）とＴ１期間（クロックφが“Ｈ”）、“Ｌ”の
期間がＴ２期間（クロックφが“Ｌ”）とＴ３期間（ク
ロックφが“Ｈ”）とする。入力信号ＩＮがバス接続回
路１０の各バスバッファ２０に入力される。バスバッフ
ァ２０では、２つのインバータ２１、２２により、入力
信号ＩＮを正相で出力する。ここで、インバータ２１、
２２を構成するトランジスタのディメンジョンを小さく
しているので、入力信号ＩＮの立上がり又は立ち下がり
が遅れて、その出力信号ＯＵＴがなまり、例えば、図４
に示すように、出力信号ＯＵＴが期間Ｔ１で“Ｈ”に論
理レベルが確定し、期間Ｔ３で“Ｌ”に論理レベルが確
定するものとする。よって、期間Ｔ０の中間時点ＴA 、
期間Ｔ２の中間時点ＴC では、出力信号ＯＵＴの論理レ
ベルが未確定状態であり、ＣＭＯＳを構成するＰＭＯ
Ｓ、及びＮＭＯＳがともにオン状態となり、ＶDDからＧ
ＮＤにＰＭＯＳ、ＮＭＯＳを通して、貫通電流が流れる
ことになる。ところが、出力信号ＯＵＴの入力ゲートを
図３に示すＤ−Ｆ／Ｆ３０にしているので貫通電流が流
れることがないことを、以下に説明する。
下、図４を参照しつつ、図１のバス接続回路の動作の説
明をする。クロックφに同期して、ブロック１より入力
信号ＩＮがバスバッファ２０に入力される。ここでは、
入力信号ＩＮが“Ｌ”、“Ｈ”、“Ｌ”へと変化したと
する。この時、入力信号ＩＮが“Ｈ”から“Ｌ”へ変化
する際に、“Ｈ”の期間がＴ０期間（クロックφが
“Ｌ”）とＴ１期間（クロックφが“Ｈ”）、“Ｌ”の
期間がＴ２期間（クロックφが“Ｌ”）とＴ３期間（ク
ロックφが“Ｈ”）とする。入力信号ＩＮがバス接続回
路１０の各バスバッファ２０に入力される。バスバッフ
ァ２０では、２つのインバータ２１、２２により、入力
信号ＩＮを正相で出力する。ここで、インバータ２１、
２２を構成するトランジスタのディメンジョンを小さく
しているので、入力信号ＩＮの立上がり又は立ち下がり
が遅れて、その出力信号ＯＵＴがなまり、例えば、図４
に示すように、出力信号ＯＵＴが期間Ｔ１で“Ｈ”に論
理レベルが確定し、期間Ｔ３で“Ｌ”に論理レベルが確
定するものとする。よって、期間Ｔ０の中間時点ＴA 、
期間Ｔ２の中間時点ＴC では、出力信号ＯＵＴの論理レ
ベルが未確定状態であり、ＣＭＯＳを構成するＰＭＯ
Ｓ、及びＮＭＯＳがともにオン状態となり、ＶDDからＧ
ＮＤにＰＭＯＳ、ＮＭＯＳを通して、貫通電流が流れる
ことになる。ところが、出力信号ＯＵＴの入力ゲートを
図３に示すＤ−Ｆ／Ｆ３０にしているので貫通電流が流
れることがないことを、以下に説明する。
【００１１】出力信号ＯＵＴは、図３中のＳＷ３１−１
のソースに入力される。ＳＷ３１−１は、クロックφが
“Ｈ”となる期間Ｔ１でオン状態となり、クロックφが
“Ｌ”である期間Ｔ０ではオフ状態である。つまり、期
間Ｔ０では、インバータ３２−１のゲートには、“Ｌ”
が入力されたままであり、インバータ３２−１を構成す
るＰＭＯＳのみがオン状態であり、ＮＭＯＳはオフ状態
であり、貫通電流が流れない。期間Ｔ１で、ＳＷ３１−
１がオン状態となり、ＳＷ３１−１は出力信号ＯＵＴを
通して、インバータ３２−１のゲートに“Ｈ”が入力さ
れ、インバータ３２−１を構成するＮＭＯＳがオン状態
となり、“Ｌ”がインバータ３２−１より出力される。
期間Ｔ１でＳＷ３３−１がオフ状態であるので、インバ
ータ３４−１の出力は変化せず、その出力Ｓ３０は
“Ｌ”のままである。期間Ｔ２で、ＳＷ３１−２、ＳＷ
３３−１が共にオン状態になり、インバータ３２−１よ
り期間Ｔ１で出力された“Ｌ”が、インバータ３２−
１、インバータ３２−２により帰還されて、ＳＷ３３−
１に“Ｌ”の出力を維持する。そして、ＳＷ３３−１に
入力された“Ｌ”の信号がインバータ３４−１により反
転され、出力信号Ｓ３０は“Ｈ”となる。また、期間Ｔ
２では、ＳＷ３１−１がオフ状態であるので、ＴC 時点
において、インバータ３２−１には貫通電流が流れるこ
とがない。期間Ｔ３で、ＳＷ３１−１、３３−２が共に
オン状態となる。ＳＷ３３−２は、期間Ｔ２でインバー
タ３４−１より出力された“Ｈ”の信号がインバータ３
４−２を通して、インバータ３４−１に帰還して、
“Ｈ”の出力を維持する。また、ＳＷ３１−１は、出力
信号ＯＵＴの“Ｌ”を通して、インバータ３２−１のゲ
ートに“Ｌ”を出力する。
のソースに入力される。ＳＷ３１−１は、クロックφが
“Ｈ”となる期間Ｔ１でオン状態となり、クロックφが
“Ｌ”である期間Ｔ０ではオフ状態である。つまり、期
間Ｔ０では、インバータ３２−１のゲートには、“Ｌ”
が入力されたままであり、インバータ３２−１を構成す
るＰＭＯＳのみがオン状態であり、ＮＭＯＳはオフ状態
であり、貫通電流が流れない。期間Ｔ１で、ＳＷ３１−
１がオン状態となり、ＳＷ３１−１は出力信号ＯＵＴを
通して、インバータ３２−１のゲートに“Ｈ”が入力さ
れ、インバータ３２−１を構成するＮＭＯＳがオン状態
となり、“Ｌ”がインバータ３２−１より出力される。
期間Ｔ１でＳＷ３３−１がオフ状態であるので、インバ
ータ３４−１の出力は変化せず、その出力Ｓ３０は
“Ｌ”のままである。期間Ｔ２で、ＳＷ３１−２、ＳＷ
３３−１が共にオン状態になり、インバータ３２−１よ
り期間Ｔ１で出力された“Ｌ”が、インバータ３２−
１、インバータ３２−２により帰還されて、ＳＷ３３−
１に“Ｌ”の出力を維持する。そして、ＳＷ３３−１に
入力された“Ｌ”の信号がインバータ３４−１により反
転され、出力信号Ｓ３０は“Ｈ”となる。また、期間Ｔ
２では、ＳＷ３１−１がオフ状態であるので、ＴC 時点
において、インバータ３２−１には貫通電流が流れるこ
とがない。期間Ｔ３で、ＳＷ３１−１、３３−２が共に
オン状態となる。ＳＷ３３−２は、期間Ｔ２でインバー
タ３４−１より出力された“Ｈ”の信号がインバータ３
４−２を通して、インバータ３４−１に帰還して、
“Ｈ”の出力を維持する。また、ＳＷ３１−１は、出力
信号ＯＵＴの“Ｌ”を通して、インバータ３２−１のゲ
ートに“Ｌ”を出力する。
【００１２】以上のように、本第１の実施例では、以下
の利点がある。 （ａ） バス接続回路１０のバスバッファ２０のディメ
ンジョンを小さくしてあるので、バスバッファ２０を流
れる電流が少なくなり、消費電力は小さくなるととも
に、バスバッファ２０の占有するチップ面積を小さくす
ることができる。 （ｂ） バスバッファ２０のデイメンジョンを小さくし
ているため、バスバッファ２０の出力信号ＯＵＴがなま
るが、Ｄ−Ｆ／Ｆ３０により出力信号ＯＵＴが“Ｈ”に
立ち上がってからラッチ又は“Ｌ”に立ち下がってから
ラッチして、出力信号ＯＵＴの波形がなまっている間
は、ＳＷ３１−１をオフ状態とするので、貫通電流が流
れないので、消費電力は小さくなる。
の利点がある。 （ａ） バス接続回路１０のバスバッファ２０のディメ
ンジョンを小さくしてあるので、バスバッファ２０を流
れる電流が少なくなり、消費電力は小さくなるととも
に、バスバッファ２０の占有するチップ面積を小さくす
ることができる。 （ｂ） バスバッファ２０のデイメンジョンを小さくし
ているため、バスバッファ２０の出力信号ＯＵＴがなま
るが、Ｄ−Ｆ／Ｆ３０により出力信号ＯＵＴが“Ｈ”に
立ち上がってからラッチ又は“Ｌ”に立ち下がってから
ラッチして、出力信号ＯＵＴの波形がなまっている間
は、ＳＷ３１−１をオフ状態とするので、貫通電流が流
れないので、消費電力は小さくなる。
【００１３】第２の実施例 図５は、本発明の第２の実施例のバス接続回路の構成図
である。本第２の実施例のバス接続回路が第１の実施例
のバス接続回路と異なる点は、第１に、バス接続回路１
０のバスバッファ２０のディメンジョンを第１の実施例
のバスバッファのディメンジョンよりもさらに小さくし
たことである。第２に、バスバッファ２０のディメンジ
ョンをさらに小さくしたためにバスバッファ２０の出力
信号ＯＵＴがさらになまるため、出力信号ＯＵＴをラッ
チするタイミングを遅らせるためにクロックＤＩのディ
ーティを可変にするデューティ可変回路５０を設けたこ
とである。図５に示すように、バス接続回路１０は、ブ
ロック１とブロック４０との間に設けられている。バス
接続回路１０は、各バスライン毎にバスバッファ２０を
有している。バスバッファ２０は、図２と同様の構成で
あるが、第１の実施例のバスバッファを構成するトラン
ジスタのディメンジョンよりもさらに小さくしてある。
バス接続回路１０の出力側には、図３と同様に構成され
たＤ−Ｆ／Ｆ３０が接続されている。Ｄ−Ｆ／Ｆ３０の
Ｄ端子、クロック端子には、バス接続回路１０の出力信
号ＯＵＴ、デューティ可変回路５０の出力信号ＤＯがそ
れぞれ入力される。デューティ可変回路５０には、クロ
ックＤＩが入力される。ブロック４０には、Ｄ−Ｆ／Ｆ
３０のＱ端子の出力信号Ｓ３０が入力される。
である。本第２の実施例のバス接続回路が第１の実施例
のバス接続回路と異なる点は、第１に、バス接続回路１
０のバスバッファ２０のディメンジョンを第１の実施例
のバスバッファのディメンジョンよりもさらに小さくし
たことである。第２に、バスバッファ２０のディメンジ
ョンをさらに小さくしたためにバスバッファ２０の出力
信号ＯＵＴがさらになまるため、出力信号ＯＵＴをラッ
チするタイミングを遅らせるためにクロックＤＩのディ
ーティを可変にするデューティ可変回路５０を設けたこ
とである。図５に示すように、バス接続回路１０は、ブ
ロック１とブロック４０との間に設けられている。バス
接続回路１０は、各バスライン毎にバスバッファ２０を
有している。バスバッファ２０は、図２と同様の構成で
あるが、第１の実施例のバスバッファを構成するトラン
ジスタのディメンジョンよりもさらに小さくしてある。
バス接続回路１０の出力側には、図３と同様に構成され
たＤ−Ｆ／Ｆ３０が接続されている。Ｄ−Ｆ／Ｆ３０の
Ｄ端子、クロック端子には、バス接続回路１０の出力信
号ＯＵＴ、デューティ可変回路５０の出力信号ＤＯがそ
れぞれ入力される。デューティ可変回路５０には、クロ
ックＤＩが入力される。ブロック４０には、Ｄ−Ｆ／Ｆ
３０のＱ端子の出力信号Ｓ３０が入力される。
【００１４】図６は、図５のタイムチャートである。以
下、図６を参照しつつ、図５のバス接続回路の動作の説
明をする。クロックＤＩに同期して、ブロック１より入
力信号ＩＮがバスバッファ２０に入力される。入力信号
ＩＮが、期間Ｔ10で“Ｌ”、期間Ｔ11で“Ｈ”、期間Ｔ
12で“Ｈ”、期間Ｔ13で“Ｌ”、期間Ｔ14で“Ｌ”へと
変化したとする。入力信号ＩＮがバス接続回路１０の各
バスバッファ２０に入力される。バスバッファ２０で
は、２つのインバータ２１、２２により、入力信号ＩＮ
を正相で出力する。ここで、インバータ２１、２２を構
成するトランジスタのディメンジョンを第１の実施例よ
りも小さくしているので、入力信号ＩＮの立上がり又は
立ち下がりが第１の実施例よりも遅れ、その出力信号Ｏ
ＵＴが、図６に示すように、“Ｌ”から“Ｈ”へは、期
間Ｔ12の後半の期間で“Ｈ”に確定し、“Ｈ”から
“Ｌ”へは、期間Ｔ14の後半の期間で“Ｌ”に確定する
する。よって、期間Ｔ12及びＴ14の前半の期間では、出
力信号ＯＵＴがなまり、その論理レベルは未確定状態で
あり、そのような信号をインバータなどに入力すると、
貫通電流が流れる。例えば、図６中のＴA 、ＴC 時点で
は、この信号をインバータのゲートに入力すると貫通電
流が流れる。ところが、出力信号ＯＵＴの入力ゲートを
図３に示すＤ−Ｆ／Ｆ３０にするともに、Ｄ−Ｆ／Ｆ３
０のクロック入力をデューティ可変回路５０としている
ために、貫通電流が流れることがないことを、以下に説
明する。
下、図６を参照しつつ、図５のバス接続回路の動作の説
明をする。クロックＤＩに同期して、ブロック１より入
力信号ＩＮがバスバッファ２０に入力される。入力信号
ＩＮが、期間Ｔ10で“Ｌ”、期間Ｔ11で“Ｈ”、期間Ｔ
12で“Ｈ”、期間Ｔ13で“Ｌ”、期間Ｔ14で“Ｌ”へと
変化したとする。入力信号ＩＮがバス接続回路１０の各
バスバッファ２０に入力される。バスバッファ２０で
は、２つのインバータ２１、２２により、入力信号ＩＮ
を正相で出力する。ここで、インバータ２１、２２を構
成するトランジスタのディメンジョンを第１の実施例よ
りも小さくしているので、入力信号ＩＮの立上がり又は
立ち下がりが第１の実施例よりも遅れ、その出力信号Ｏ
ＵＴが、図６に示すように、“Ｌ”から“Ｈ”へは、期
間Ｔ12の後半の期間で“Ｈ”に確定し、“Ｈ”から
“Ｌ”へは、期間Ｔ14の後半の期間で“Ｌ”に確定する
する。よって、期間Ｔ12及びＴ14の前半の期間では、出
力信号ＯＵＴがなまり、その論理レベルは未確定状態で
あり、そのような信号をインバータなどに入力すると、
貫通電流が流れる。例えば、図６中のＴA 、ＴC 時点で
は、この信号をインバータのゲートに入力すると貫通電
流が流れる。ところが、出力信号ＯＵＴの入力ゲートを
図３に示すＤ−Ｆ／Ｆ３０にするともに、Ｄ−Ｆ／Ｆ３
０のクロック入力をデューティ可変回路５０としている
ために、貫通電流が流れることがないことを、以下に説
明する。
【００１５】クロックＤＩは、デューティ可変回路５０
により、その“Ｈ”の期間がＴP だけ短くなり、その分
だけ“Ｌ”の期間が長くなり、図６に示すように、期間
Ｔ10、Ｔ12、Ｔ14の各“Ｈ”の期間がＴP だけ短くな
り、“Ｈ”に変化するタイミングがＴP だけ遅れる
（“Ｌ”に変化するタイミングは変わらない）。そのた
め、出力信号ＯＵＴがなまりその論理レベルが未確定状
態である期間Ｔ12、Ｔ14の各前半の期間では、テューテ
ィ可変回路５０の出力信号ＤＯが“Ｌ”のままとなり、
ＳＷ３１−１がオフ状態となっている。よって、その期
間中では、インバータ３２−１の入力ゲートの入力信号
のレベルは変化しないので、貫通電流が流れることがな
い。出力信号ＯＵＴが“Ｈ”となる期間Ｔ12の後半の期
間で、ＳＷ３１−１がオン状態となり、ＳＷ３１−１に
出力信号ＯＵＴが通されて、クロックＤＯの立ち下がり
のタイミングで、Ｄ−Ｆ／Ｆ３０の出力信号Ｓ３０は
“Ｈ”となる。この“Ｈ”は、クロックＤＩの立ち下が
るタイミングまで維持される。また、期間Ｔ14の前半の
期間では、クロックＤＯが“Ｌ”であるので、ＳＷ３１
−１がオフ状態のままであり、インバータ３２−１に貫
通電流が流れることがない。以上のように、本第２の実
施例では、以下の利点がある。
により、その“Ｈ”の期間がＴP だけ短くなり、その分
だけ“Ｌ”の期間が長くなり、図６に示すように、期間
Ｔ10、Ｔ12、Ｔ14の各“Ｈ”の期間がＴP だけ短くな
り、“Ｈ”に変化するタイミングがＴP だけ遅れる
（“Ｌ”に変化するタイミングは変わらない）。そのた
め、出力信号ＯＵＴがなまりその論理レベルが未確定状
態である期間Ｔ12、Ｔ14の各前半の期間では、テューテ
ィ可変回路５０の出力信号ＤＯが“Ｌ”のままとなり、
ＳＷ３１−１がオフ状態となっている。よって、その期
間中では、インバータ３２−１の入力ゲートの入力信号
のレベルは変化しないので、貫通電流が流れることがな
い。出力信号ＯＵＴが“Ｈ”となる期間Ｔ12の後半の期
間で、ＳＷ３１−１がオン状態となり、ＳＷ３１−１に
出力信号ＯＵＴが通されて、クロックＤＯの立ち下がり
のタイミングで、Ｄ−Ｆ／Ｆ３０の出力信号Ｓ３０は
“Ｈ”となる。この“Ｈ”は、クロックＤＩの立ち下が
るタイミングまで維持される。また、期間Ｔ14の前半の
期間では、クロックＤＯが“Ｌ”であるので、ＳＷ３１
−１がオフ状態のままであり、インバータ３２−１に貫
通電流が流れることがない。以上のように、本第２の実
施例では、以下の利点がある。
【００１６】（ａ） バス接続回路１０のバスバッファ
２０のディメンジョンを第１の実施例よりもさらにして
あるので、バスバッファ２０の面積を小さくすることが
できる。 （ｂ） バスバッファ２０のデイメンジョンを第１の実
施例よりも小さくしているため、バスバッファ２０の出
力信号ＯＵＴがさらになまるが、デューティ可変回路５
０により“Ｈ”の期間を短くしてあるので、貫通電流が
流れないので、消費電力は小さくなる。 なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。 （１） 第１、第２の実施例では、入力信号ＩＮがクロ
ックの立ち下がりに同期して変化するものとして説明し
たが、クロックの立上がりに同期して変化するものであ
ってもよい。この時は、Ｄ−Ｆ／Ｆ３０のＳＷ３１−
１，３３−２は、“Ｌ”でオン、“Ｈ”でオフするもの
とし、ＳＷ３１−２、３３−１は、“Ｈ”でオン、
“Ｌ”でオフするものとする。 （２） 第１、第２の実施例では、インバータ２段を接
続したバスバッファで説明したが全体としてのの論理が
合えば、インバータ１段のみまたは、ＮＡＮＤゲート，
ＮＯＲゲートでもよい。 （３） 第１、第２の実施例では、Ｄ−Ｆ／Ｆとして図
３に示すものを例にとって説明したが、Ｄ−Ｆ／Ｆ、ラ
ッチともにＤ入力がアナログスイッチに接続されるＤ−
Ｆ／Ｆ、ラッチの機能を持つものであれば何でもい。例
えば、図３中のＳＷ３１−１、インバータ３２−１、３
２−２により構成されたラッチ回路であってもよい。 （４） 第２の実施例におけるデューティ可変回路５０
において短くするパルス幅は、出力信号ＯＵＴのなまり
に応じて適宜変更すればよい。また、デューティ可変回
路５０は、特に精度を要求するものではないので、どの
ようなものであってもよい。
２０のディメンジョンを第１の実施例よりもさらにして
あるので、バスバッファ２０の面積を小さくすることが
できる。 （ｂ） バスバッファ２０のデイメンジョンを第１の実
施例よりも小さくしているため、バスバッファ２０の出
力信号ＯＵＴがさらになまるが、デューティ可変回路５
０により“Ｈ”の期間を短くしてあるので、貫通電流が
流れないので、消費電力は小さくなる。 なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。 （１） 第１、第２の実施例では、入力信号ＩＮがクロ
ックの立ち下がりに同期して変化するものとして説明し
たが、クロックの立上がりに同期して変化するものであ
ってもよい。この時は、Ｄ−Ｆ／Ｆ３０のＳＷ３１−
１，３３−２は、“Ｌ”でオン、“Ｈ”でオフするもの
とし、ＳＷ３１−２、３３−１は、“Ｈ”でオン、
“Ｌ”でオフするものとする。 （２） 第１、第２の実施例では、インバータ２段を接
続したバスバッファで説明したが全体としてのの論理が
合えば、インバータ１段のみまたは、ＮＡＮＤゲート，
ＮＯＲゲートでもよい。 （３） 第１、第２の実施例では、Ｄ−Ｆ／Ｆとして図
３に示すものを例にとって説明したが、Ｄ−Ｆ／Ｆ、ラ
ッチともにＤ入力がアナログスイッチに接続されるＤ−
Ｆ／Ｆ、ラッチの機能を持つものであれば何でもい。例
えば、図３中のＳＷ３１−１、インバータ３２−１、３
２−２により構成されたラッチ回路であってもよい。 （４） 第２の実施例におけるデューティ可変回路５０
において短くするパルス幅は、出力信号ＯＵＴのなまり
に応じて適宜変更すればよい。また、デューティ可変回
路５０は、特に精度を要求するものではないので、どの
ようなものであってもよい。
【００１７】
【発明の効果】以上詳細に説明したように、第１、第２
の発明によれば、スイッチ回路と取り込み回路を設けた
ので、バスバッファの出力信号の波形がなまっていて
も、貫通電流を抑制することができる。さらに、バスバ
ッファのディメンジョンを小さくすることができ、消費
電力が少なくなるとともにバスバッファの占有面積を小
さくすることができる。
の発明によれば、スイッチ回路と取り込み回路を設けた
ので、バスバッファの出力信号の波形がなまっていて
も、貫通電流を抑制することができる。さらに、バスバ
ッファのディメンジョンを小さくすることができ、消費
電力が少なくなるとともにバスバッファの占有面積を小
さくすることができる。
【図１】本発明の第１の実施例のバス接続回路の構成図
である。
である。
【図２】図１中のバスバッファの構成図である。
【図３】図１中のＤ−Ｆ／Ｆの構成図である。
【図４】図１のタイムチャートである。
【図５】本発明の第２の実施例のバス接続回路の構成図
である。
である。
【図６】図５のタイムチャートである。
１，４０ ブロック １０ バス接続回路 ２０ バスバッファ ３０ Ｄ−Ｆ／Ｆ ５０ デューティ可変回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 寿 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (2)
- 【請求項１】 半導体集積回路内のブロック間に１つ又
は複数個のインバータを有するバスバッファを配設し
て、前記ブロックからクロックに応答して出力される出
力信号を前記バスバッファを通して該ブロックの後段の
ブロックに出力するバス接続回路において、 前記クロックに基づいてオン又はオフ動作し、前記バス
バッファの出力信号の論理レベルが未確定状態の時にオ
フ状態となり、前記バスバッファの出力信号の論理レベ
ルが確定状態の時にオン状態となって前記バスバッファ
の出力信号を出力するスイッチ回路と、 前記クロックに基づいて、前記スイッチ回路からの出力
信号を取り込む信号取り込み回路とを、 設けたことを特徴とするバス接続回路。 - 【請求項２】 半導体集積回路内のブロック間に１つ又
は複数個のインバータを有するバスバッファを配設し
て、前記ブロックからクロックに応答して出力される出
力信号を前記バスバッファを通して該ブロックの後段の
ブロックに出力するバス接続回路において、 前記バスバッファの出力信号の論理レベルが確定状態に
なった時に、“Ｈ”又は“Ｌ”となるように前記クロッ
クのパルス幅を変更するデューティ可変回路と、 前記パルス幅の変更されたクロックに基づいてオン又は
オフ動作するスイッチ回路と、 前記パルス幅の変更されたクロックに基づいて前記スイ
ッチ回路からの出力信号を取り込む信号取り込み回路と
を、 設けたことを特徴とするバス接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112196A JPH08307237A (ja) | 1995-05-11 | 1995-05-11 | バス接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112196A JPH08307237A (ja) | 1995-05-11 | 1995-05-11 | バス接続回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307237A true JPH08307237A (ja) | 1996-11-22 |
Family
ID=14580674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7112196A Withdrawn JPH08307237A (ja) | 1995-05-11 | 1995-05-11 | バス接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0805387A1 (de) * | 1996-04-29 | 1997-11-05 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung zur Reduzierung der Stromaufnahme |
| WO2016199522A1 (ja) * | 2015-06-12 | 2016-12-15 | ザインエレクトロニクス株式会社 | 信号伝達回路及び発振回路 |
-
1995
- 1995-05-11 JP JP7112196A patent/JPH08307237A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0805387A1 (de) * | 1996-04-29 | 1997-11-05 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung zur Reduzierung der Stromaufnahme |
| WO2016199522A1 (ja) * | 2015-06-12 | 2016-12-15 | ザインエレクトロニクス株式会社 | 信号伝達回路及び発振回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |