JPH083073Y2 - Driver drive circuit for AMI code generation - Google Patents
Driver drive circuit for AMI code generationInfo
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- JPH083073Y2 JPH083073Y2 JP9557189U JP9557189U JPH083073Y2 JP H083073 Y2 JPH083073 Y2 JP H083073Y2 JP 9557189 U JP9557189 U JP 9557189U JP 9557189 U JP9557189 U JP 9557189U JP H083073 Y2 JPH083073 Y2 JP H083073Y2
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Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、２進信号に応答し、該２進信号に対応した
AMI（Alternate Mark Inversion）符号を発生するAMI符
号発生用ドライバの駆動回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention responds to and responds to binary signals.
The present invention relates to a driver circuit for an AMI code generation driver that generates an AMI (Alternate Mark Inversion) code.
［従来の技術］ 一般に、AMI符号発生用ドライバは、AMI符号の正極性
符号を発生する正極性符号発生用ドライバと、AMI符号
の負極性符号を発生する負極性符号発生用ドライバとを
有している。[Prior Art] Generally, an AMI code generation driver has a positive code generation driver that generates a positive code of an AMI code and a negative code generation driver that generates a negative code of an AMI code. ing.
［考案が解決しようとする課題］ このようなAMI符号発生用ドライバの駆動回路は、２
進信号を受け、それにに対応したAMI符号を、AMI符号発
生用ドライバに発生させる。このAMI符号発生用ドライ
バ駆動回路として、簡単な回路構成のものが望まれてい
る。[Problems to be Solved by the Invention] Such a driver circuit for an AMI code generation driver has two
The binary signal is received, and the AMI code corresponding to it is generated in the AMI code generation driver. It is desired that the driver drive circuit for generating the AMI code has a simple circuit configuration.
本考案の課題は、簡単な回路構成のAMI符号発生用ド
ライバ駆動回路を提供することにある。An object of the present invention is to provide an AMI code generating driver drive circuit having a simple circuit configuration.
［課題を解決するための手段］ 本考案によれば、 所定のビット長をもち、“0"または“1"のビットが連
続する２進信号を、受けるＪ入力端子と、該２進信号を
受けるＫ入力端子と、Ｑ出力端子と、出力端子とを、
有するＪ−Ｋフリップフロップと、 前記２進信号を受ける第１の入力端子と、前記Ｑ出力
端子に接続された第２の入力端子と、前記２進信号のビ
ット長より短いパルス幅を有し、前記２進信号の各ビッ
トの中央位置にて高レベルを有するクロックパルスを受
ける第３の入力端子とを、有する第１のAND回路と、 前記２進信号を受ける第１の入力端子と、前記出力
端子に接続された第２の入力端子と、前記クロックパル
スを受ける第３の入力端子とを、有する第２のAND回路
とを、含み、 前記第１のAND回路の出力信号が、AMI符号の正極性符
号を発生する正極性符号発生用ドライバの入力信号とし
て用いられ、前記第２のAND回路の出力信号が、前記AMI
符号の負極性符号を発生する負極性符号発生用ドライバ
の入力信号として用いられることを特徴とするAMI符号
発生用ドライバ駆動回路が得られる。[Means for Solving the Problems] According to the present invention, a J input terminal for receiving a binary signal having a predetermined bit length and consecutive "0" or "1" bits, and the binary signal The receiving K input terminal, Q output terminal, and output terminal
A JK flip-flop, a first input terminal for receiving the binary signal, a second input terminal connected to the Q output terminal, and a pulse width shorter than the bit length of the binary signal. A first AND circuit having a third input terminal for receiving a clock pulse having a high level at a central position of each bit of the binary signal, and a first input terminal for receiving the binary signal, A second AND circuit having a second input terminal connected to the output terminal and a third input terminal for receiving the clock pulse, wherein the output signal of the first AND circuit is AMI The output signal of the second AND circuit, which is used as an input signal of a positive code generation driver that generates a positive code of the code, is the AMI
An AMI code generation driver drive circuit is obtained which is used as an input signal of a negative code generation driver that generates a negative code of a code.
［実施例］ 次に、本考案の実施例について、図面を参照して説明
する。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図を参照すると、本考案の一実施例によるAMI符
号発生用ドライバ駆動回路10は、２進信号DATAを、受け
るＪ入力端子と、該２進信号DATAを受けるＫ入力端子
と、第１のクロックパルスCK1を受けるCK入力端子と、
クリア信号CLKを受けるクリア端子と、Ｑ出力端子と、
出力端子とを、有するＪ−Ｋフリップフロップ（Ｊ−
KFF）11を、有している。Referring to FIG. 1, a driver driving circuit 10 for generating an AMI code according to an embodiment of the present invention has a J input terminal for receiving a binary signal DATA, a K input terminal for receiving the binary signal DATA, and a first input terminal. CK input terminal that receives the clock pulse CK1 of
A clear terminal for receiving the clear signal CLK, a Q output terminal,
And a JK flip-flop (J-
KFF) 11.
第２図を参照すると、２進信号DATAは、所定のビット
長Ｌをもち、“0"または“1"のビットが連続するもので
ある。この２進信号DATAは、図示された例では、010101
110010である。Referring to FIG. 2, the binary signal DATA has a predetermined bit length L and is a series of "0" or "1" bits. This binary signal DATA is 010101 in the illustrated example.
It is 110010.
第１のクロックパルスCK1は、２進信号DATAのビット
長Ｌより短いパルス幅W1を有し、第１のクロックパルス
CK1のパルス繰り返し周期Tp1は,2進信号DATAのビット長
Ｌに等しい。第１のクロックパルスCK1は、２進信号DAT
Aの各ビットの前縁より僅か時間Ｄだけ遅れた時点で立
ち下がる。The first clock pulse CK1 has a pulse width W1 shorter than the bit length L of the binary signal DATA,
The pulse repetition period Tp1 of CK1 is equal to the bit length L of the binary signal DATA. The first clock pulse CK1 is a binary signal DAT
It falls when it is delayed by a time D from the leading edge of each bit of A.
クリア信号CLKは、第２図の最上ラインに示されてお
り、Ｊ−Ｋフリップフロップ11をクリアする。The clear signal CLK is shown on the top line of FIG. 2 and clears the JK flip-flop 11.
２進信号DATAの“1"がＪ−Ｋフリップフロップ11に入
力されると、第１のクロックパルスCK1の立ち下がり
で、Ｊ−Ｋフリップフロップ11のＱ出力端子の信号は反
転する。２進信号DATAの“0"がＪ−Ｋフリップフロップ
11に入力された場合は、Ｊ−Ｋフリップフロップ11のＱ
出力端子の信号はホールド状態となる。When "1" of the binary signal DATA is input to the JK flip-flop 11, the signal at the Q output terminal of the JK flip-flop 11 is inverted at the falling edge of the first clock pulse CK1. "0" of binary signal DATA is JK flip-flop
When input to 11, the Q of JK flip-flop 11
The signal at the output terminal is in the hold state.
Ｊ−Ｋフリップフロップ11のＱ出力端子からは、第２
図にＪ−KFF Qで示された信号が得られる。Ｊ−Ｋフリ
ップフロップ11の出力端子からは、第２図のＪ−KFF
Qで示された信号の反転信号が得られる。The second from the Q output terminal of the JK flip-flop 11
The signal indicated by J-KFF Q in the figure is obtained. From the output terminal of the JK flip-flop 11, the JKFF shown in FIG.
An inverted signal of the signal indicated by Q is obtained.
第１図に戻って、上記駆動回路10は、さらに、２進信
号DATAを受ける第１の入力端子12−１と、Ｊ−Ｋフリッ
プフロップ11のＱ出力端子に接続された第２の入力端子
12−２と、第２のクロックパルスCK2を受ける第３の入
力端子12−３と、クリア信号CLKを受ける第４の入力端
子12−４とを、有する第１のAND回路13を有している。Returning to FIG. 1, the drive circuit 10 further includes a first input terminal 12-1 for receiving the binary signal DATA and a second input terminal connected to the Q output terminal of the JK flip-flop 11.
And a first AND circuit 13 having a third input terminal 12-3 for receiving the second clock pulse CK2, and a fourth input terminal 12-4 for receiving the clear signal CLK. There is.
第２図を参照して、第２のクロックパルスCK2は、２
進信号DATAのビット長Ｌより短いパルス幅W2を有し、第
２のクロックパルスCK2のパルス繰り返し周期Tp2は,2進
信号DATAのビット長Ｌ（即ち、第１のクロックパルスCK
1のパルス繰り返し周期Tp1）に等しい。第２のクロック
パルスCK2は、２進信号DATAの各ビットとの中央位置に
て高レベルを有する。Referring to FIG. 2, the second clock pulse CK2 is 2
The pulse width W2 is shorter than the bit length L of the binary signal DATA, and the pulse repetition period Tp2 of the second clock pulse CK2 is equal to the bit length L of the binary signal DATA (that is, the first clock pulse CK).
Equal to 1 pulse repetition period Tp1). The second clock pulse CK2 has a high level at the center position with each bit of the binary signal DATA.
第１のAND回路13の出力信号を、第２図にOPDにて示
す。第１のAND回路13の出力信号OPDの高レベル部分は、
第２のクロックパルスCK2によって決定される。The output signal of the first AND circuit 13 is shown by OPD in FIG. The high level part of the output signal OPD of the first AND circuit 13 is
It is determined by the second clock pulse CK2.
第１図に戻って、上記駆動回路10は、さらに、第２の
AND回路14を有している。第２のAND回路14は、２進信号
DATAを受ける第１の入力端子15−１と、Ｊ−Ｋフリップ
フロップ11の出力端子に接続された第２の入力端子15
−２と、第２のクロックパルスCK2を受ける第３の入力
端子15−３と、クリア信号CLKを受ける第４の入力端子1
5、４とを、有する。Returning to FIG. 1, the drive circuit 10 further includes a second
It has an AND circuit 14. The second AND circuit 14 is a binary signal
A first input terminal 15-1 for receiving DATA and a second input terminal 15 connected to the output terminal of the JK flip-flop 11
-2, a third input terminal 15-3 that receives the second clock pulse CK2, and a fourth input terminal 1 that receives the clear signal CLK
It has five and four.
第２のAND回路14の出力信号を、第２図にONDにて示
す。第２のAND回路14の出力信号ONDの高レベル部分も、
第２のクロックパルスCK2によって決定される。The output signal of the second AND circuit 14 is indicated by OND in FIG. The high level part of the output signal OND of the second AND circuit 14 also
It is determined by the second clock pulse CK2.
第１図において、第１のAND回路13の出力信号OPDが、
AMI符号の正極性符号を発生する正極性符号発生用ドラ
イバ15の入力信号として用いられ、第２のAND回路16の
出力信号が、AMI符号の負極性符号を発生する負極性符
号用発生ドライバ16の入力信号として用いられる。正極
性符号発生用ドライバ15の出力端子と負極性符号用発生
ドライバ16の出力端子とは、互いに接続されて、AMI符
号発生用ドライバ17の出力端となる。In FIG. 1, the output signal OPD of the first AND circuit 13 is
A negative polarity code generation driver 16 that is used as an input signal of a positive polarity code generation driver 15 that generates a positive polarity code of the AMI code, and an output signal of the second AND circuit 16 generates a negative polarity code of the AMI code. Is used as the input signal of. The output terminal of the positive polarity code generation driver 15 and the output terminal of the negative polarity code generation driver 16 are connected to each other and serve as the output terminal of the AMI code generation driver 17.
Ｊ−Ｋフリップフロップ11の出力信号によって、正極
性符号発生用ドライバ15及び負極性符号用発生ドライバ
16のどちらを駆動するかが、制御される。Depending on the output signal of the JK flip-flop 11, the positive polarity code generation driver 15 and the negative polarity code generation driver
Which of the 16 is driven is controlled.
AMI符号発生用ドライバ17の出力端には、第２図の最
下ラインに示されたAMI符号が得られる。At the output terminal of the AMI code generating driver 17, the AMI code shown in the bottom line of FIG. 2 is obtained.
［考案の効果］ 以上説明したように、本考案では、Ｊ−Ｋフリップフ
ロップのＱ出力端子及び出力端子の互いに反転した信
号によって、正極性符号発生用ドライバ及び負極性符号
用発生ドライバのどちらを駆動するかが、制御されるよ
うにした簡単な回路構成にて、AMI符号発生用ドライバ
駆動回路を得ることができる。[Effects of the Invention] As described above, according to the present invention, which of the positive polarity code generation driver and the negative polarity code generation driver is used is generated by the signals of the Q output terminal and the output terminal of the JK flip-flop which are inverted from each other. It is possible to obtain the AMI code generation driver drive circuit with a simple circuit configuration in which the drive is controlled.
【図面の簡単な説明】 第１図は本考案の一実施例によるAMI符号発生用ドライ
バ用駆動回路のブロック図、第２図は第１図のAMI符号
発生用ドライバ用駆動回路の動作を説明するための図あ
る。 10はAMI符号発生用ドライバ用駆動回路、11はＪ−Ｋフ
リップフロップ、13は第１のAND回路、14は第２のAND回
路、15は正極性符号発生用ドライバ、16は負極性符号用
発生ドライバ、17はAMI符号発生用ドライバ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a driver circuit for AMI code generation driver according to an embodiment of the present invention, and FIG. 2 is a block diagram of the operation of the driver circuit for AMI code generation driver of FIG. FIG. 10 is a driver circuit for AMI code generation driver, 11 is a JK flip-flop, 13 is a first AND circuit, 14 is a second AND circuit, 15 is a positive code generation driver, and 16 is a negative code Generation driver, 17 is an AMI code generation driver.
Claims (1)
ビットが連続する２進信号を、受けるＪ入力端子と、該
２進信号を受けるＫ入力端子と、Ｑ出力端子と、出力
端子とを、有するＪ−Ｋフリップフロップと、 前記２進信号を受ける第１の入力端子と、前記Ｑ出力端
子に接続された第２の入力端子と、前記２進信号のビッ
ト長より短いパルス幅を有し、前記２進信号の各ビット
の中央位置にて高レベルを有するクロックパルスを受け
る第３の入力端子とを、有する第１のAND回路と、 前記２進信号を受ける第１の入力端子と、前記出力端
子に接続された第２の入力端子と、前記クロックパルス
を受ける第３の入力端子とを、有する第２のAND回路と
を、含み、 前記第１のAND回路の出力信号が、AMI符号の正極性符号
を発生する正極性符号発生用ドライバの入力信号として
用いられ、前記第２のAND回路の出力信号が、前記AMI符
号の負極性符号を発生する負極性符号発生用ドライバの
入力信号として用いられることを特徴とするAMI符号発
生用ドライバ駆動回路。1. A J input terminal for receiving a binary signal having a predetermined bit length and continuous "0" or "1" bits, a K input terminal for receiving the binary signal, and a Q output terminal. , A JK flip-flop having an output terminal, a first input terminal for receiving the binary signal, a second input terminal connected to the Q output terminal, and a bit length of the binary signal. A first AND circuit having a third input terminal having a short pulse width and receiving a clock pulse having a high level at a central position of each bit of the binary signal; and a first AND circuit receiving the binary signal. A first AND circuit having a second AND circuit having a first input terminal, a second input terminal connected to the output terminal, and a third input terminal for receiving the clock pulse; Output signal of the positive polarity code generator for generating the positive polarity code of the AMI code. An AMI code generating device, characterized in that the output signal of the second AND circuit is used as an input signal of a driver, and the output signal of the second AND circuit is used as an input signal of a negative code generating driver for generating a negative code of the AMI code. Driver drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9557189U JPH083073Y2 (en) | 1989-08-16 | 1989-08-16 | Driver drive circuit for AMI code generation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9557189U JPH083073Y2 (en) | 1989-08-16 | 1989-08-16 | Driver drive circuit for AMI code generation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336233U JPH0336233U (en) | 1991-04-09 |
| JPH083073Y2 true JPH083073Y2 (en) | 1996-01-29 |
Family
ID=31644828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9557189U Expired - Fee Related JPH083073Y2 (en) | 1989-08-16 | 1989-08-16 | Driver drive circuit for AMI code generation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083073Y2 (en) |
-
1989
- 1989-08-16 JP JP9557189U patent/JPH083073Y2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336233U (en) | 1991-04-09 |
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