JPH0830997B2 - ３相無効電力補償装置の制御装置 - Google Patents
３相無効電力補償装置の制御装置Info
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- JPH0830997B2 JPH0830997B2 JP22717688A JP22717688A JPH0830997B2 JP H0830997 B2 JPH0830997 B2 JP H0830997B2 JP 22717688 A JP22717688 A JP 22717688A JP 22717688 A JP22717688 A JP 22717688A JP H0830997 B2 JPH0830997 B2 JP H0830997B2
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- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、母線のコンデンサ群をサイリスタで開閉制
御する３相無効電力補償装置において、応答速度を上げ
るために各相の無効電力を検出し、一番早く検出した相
の演算信号にて３相１サイクル間、該コンデンサ群を
開、又は閉として維持することで、高速でしかも３相ア
ンバランスすることなく、安定に動作するサイリスタ開
閉によるコンデンサ制御装置に関する。
御する３相無効電力補償装置において、応答速度を上げ
るために各相の無効電力を検出し、一番早く検出した相
の演算信号にて３相１サイクル間、該コンデンサ群を
開、又は閉として維持することで、高速でしかも３相ア
ンバランスすることなく、安定に動作するサイリスタ開
閉によるコンデンサ制御装置に関する。
［従来技術］ 無効電力を検出し、母線に対し、コンデンサ群をサイ
リスタで開閉制御して母線電圧の変動を抑制する装置
（以下TSC装置という）が知られている。
リスタで開閉制御して母線電圧の変動を抑制する装置
（以下TSC装置という）が知られている。
TSC装置は第４図に示すような逆並列接続サイリスタ
（TH）、直列リアクトル（SR）にコンデンサ（SC）を直
列に接続したコンデンサ群を組み合わせ、サイリスタの
開、閉制御により段階的に無効電力を調整し、母線電圧
の変動を抑制するとともに、同時に力率改善を計るもの
である。
（TH）、直列リアクトル（SR）にコンデンサ（SC）を直
列に接続したコンデンサ群を組み合わせ、サイリスタの
開、閉制御により段階的に無効電力を調整し、母線電圧
の変動を抑制するとともに、同時に力率改善を計るもの
である。
コンデンサをサイリスタで制御する場合、他のリアク
トル制御方式のサイリスタの制御と比べて異なる点は、
投入時に突入電流を伴うため、任意の位相でターンオン
させることができず、サイリスタをターンオンさせるタ
イミングは、突入電流を生じない電源電圧とコンデンサ
電圧が等しくなる位相に限定される。第３図にTSC制御
装置をブロック図で示す。系統３相母線２に接続された
変動負荷３に対して並列に、４で示すように、各相それ
ぞれ単位コンデンサSC1…SCnを例えば、1,2,4の重み付
けで、（１），（２），（３）の３群に分け、これら各
コンデンサ群を逆並列に接続のサイリスタとダイオード
および直列リアクトルと直列接続したサイリスタ制御無
効電力補償回路を構成する。なおサイリスタとサイリス
タを逆並列接続にする場合もある。
トル制御方式のサイリスタの制御と比べて異なる点は、
投入時に突入電流を伴うため、任意の位相でターンオン
させることができず、サイリスタをターンオンさせるタ
イミングは、突入電流を生じない電源電圧とコンデンサ
電圧が等しくなる位相に限定される。第３図にTSC制御
装置をブロック図で示す。系統３相母線２に接続された
変動負荷３に対して並列に、４で示すように、各相それ
ぞれ単位コンデンサSC1…SCnを例えば、1,2,4の重み付
けで、（１），（２），（３）の３群に分け、これら各
コンデンサ群を逆並列に接続のサイリスタとダイオード
および直列リアクトルと直列接続したサイリスタ制御無
効電力補償回路を構成する。なおサイリスタとサイリス
タを逆並列接続にする場合もある。
図示のものではコンデンサ群（１），（２），（３）
は切替により７段にその容量を変更して投入することが
できる。
は切替により７段にその容量を変更して投入することが
できる。
５は無効電力（Ｑ）検出回路を示す。
母線電圧 とおくと、 ｕ＝ｓ・Ｌ＝VL・IL｛Sinφ１＋Sin（２ωｔ−φ
１）｝ ｖ＝VL・IL｛Sinφ１＋Sin（２ωｔ−φ１−2/3
π）｝ ｗ＝VL・IL｛Sinφ１＋Sin（２ωｔ−φ１−4/3
π）｝ ３相平衡時の無効電力Q0は、 Q0＝ｕ＋ｖ＋ｗ＝３・VL・IL・Sinφ１ 今、φ１＝π/2遅れ、及び加算器のゲインを1/3にす
ると、Q0＝３・VL・IL・Sinπ/2・1/3＝VL・ILとなり、
１相相当のＱ制御信号（直流）が求まる。このように急
速応答でＱ制御信号が得られる。なお、各相アンバラン
スに対しては２倍周波のリップルが生じるので、ローパ
スフィルタにてリップルを除去するなどの方法がとられ
る。
１）｝ ｖ＝VL・IL｛Sinφ１＋Sin（２ωｔ−φ１−2/3
π）｝ ｗ＝VL・IL｛Sinφ１＋Sin（２ωｔ−φ１−4/3
π）｝ ３相平衡時の無効電力Q0は、 Q0＝ｕ＋ｖ＋ｗ＝３・VL・IL・Sinφ１ 今、φ１＝π/2遅れ、及び加算器のゲインを1/3にす
ると、Q0＝３・VL・IL・Sinπ/2・1/3＝VL・ILとなり、
１相相当のＱ制御信号（直流）が求まる。このように急
速応答でＱ制御信号が得られる。なお、各相アンバラン
スに対しては２倍周波のリップルが生じるので、ローパ
スフィルタにてリップルを除去するなどの方法がとられ
る。
無効電力検出回路５は母線電圧VsよりPTにより電圧信
号を採り、電圧位相器51により90°遅相電圧Ｖ′ｓを
得、これと負荷に結合されるCTより電流信号ILを検出し
上記演算に基づいて各相Ｑ検出器52で各相Qu，Qv，Qwを
演算し、３相Ｑ加算器53で１相相当のQc制御信号を得
る。
号を採り、電圧位相器51により90°遅相電圧Ｖ′ｓを
得、これと負荷に結合されるCTより電流信号ILを検出し
上記演算に基づいて各相Ｑ検出器52で各相Qu，Qv，Qwを
演算し、３相Ｑ加算器53で１相相当のQc制御信号を得
る。
９はコンデンサ制御群決定回路等を示すが、第５図に
示すようにここでは前記の検出したQc制御信号とあらか
じめ設定した無効電力基準信号Qsとを比較して、コンデ
ンサによる必要な補償レベルを決定する。補償レベル
は、この場合１〜７であり、補償レベル１〜７のいずれ
かのレベルで、デコーダ回路56にて、論理処理により、
1,2,4の重み付けで集合させたコンデンサ（１）群、同
（２）群、同（３）群のコンデンサのうち投入すべきコ
ンデンサ群を決定する。
示すようにここでは前記の検出したQc制御信号とあらか
じめ設定した無効電力基準信号Qsとを比較して、コンデ
ンサによる必要な補償レベルを決定する。補償レベル
は、この場合１〜７であり、補償レベル１〜７のいずれ
かのレベルで、デコーダ回路56にて、論理処理により、
1,2,4の重み付けで集合させたコンデンサ（１）群、同
（２）群、同（３）群のコンデンサのうち投入すべきコ
ンデンサ群を決定する。
ブロックゾーン決定回路10では前記投入すべきコンデ
ンサ群のサイリスタゲートパルス発生回路11に信号を送
り、当該コンデンサ群を投入するサイリスタの点弧はπ
/4区間のゲートパルスで実施する。
ンサ群のサイリスタゲートパルス発生回路11に信号を送
り、当該コンデンサ群を投入するサイリスタの点弧はπ
/4区間のゲートパルスで実施する。
［発明が解決すべき課題］ ところで、前記のようにQcを高速応答にすると、系統
に３相の１相分のコンデンサが結合した瞬間に３相がア
ンバランスとなり、無効電力演算信号は高速なるが故に
不平衡を検出し、各相コンデンサが入、切し、ますます
系統の３相アンバランスを引起す結果となった。
に３相の１相分のコンデンサが結合した瞬間に３相がア
ンバランスとなり、無効電力演算信号は高速なるが故に
不平衡を検出し、各相コンデンサが入、切し、ますます
系統の３相アンバランスを引起す結果となった。
このため、通常は第５図に54で示すように、コンデン
サ制御群決定回路の前段に不完全積分回路を設けると
か、55で示す比較回路にヒステリシス特性を持たせるな
どしているが、これでは応答時間は数サイクル程度（≒
100ms）の遅れとなり、結果的には精度のよいTSC装置は
期待できなかった。
サ制御群決定回路の前段に不完全積分回路を設けると
か、55で示す比較回路にヒステリシス特性を持たせるな
どしているが、これでは応答時間は数サイクル程度（≒
100ms）の遅れとなり、結果的には精度のよいTSC装置は
期待できなかった。
［発明の構成］ 本発明は上記課題を解決する目的でなされたものであ
って、系統負荷に発生する無効電力を補償するために、
サイリスタで母線に対し、補償用のコンデンサを開閉制
御する補償回路を備える３相無効電力補償装置におい
て、各相の負荷無効電力を検出して、この検出無効電力
より求められる補償用のコンデンサ群決定信号を３相タ
イミングパルスで一番早く検出した相のコンデンサ群開
閉指令信号として保持し、各相分対応のコンデンサ群の
み閉、又は開に移し、１サイクル間は開又は閉にある各
相分の他のコンデンサ群をそのまま開又は閉の状態に継
続維持することを特徴とするものである。
って、系統負荷に発生する無効電力を補償するために、
サイリスタで母線に対し、補償用のコンデンサを開閉制
御する補償回路を備える３相無効電力補償装置におい
て、各相の負荷無効電力を検出して、この検出無効電力
より求められる補償用のコンデンサ群決定信号を３相タ
イミングパルスで一番早く検出した相のコンデンサ群開
閉指令信号として保持し、各相分対応のコンデンサ群の
み閉、又は開に移し、１サイクル間は開又は閉にある各
相分の他のコンデンサ群をそのまま開又は閉の状態に継
続維持することを特徴とするものである。
このため本発明は、主として第３図にブロック図で示
すTSC装置のコンデンサ制御群決定回路９を中心に改善
をなすことによって実現される。
すTSC装置のコンデンサ制御群決定回路９を中心に改善
をなすことによって実現される。
第１図は本発明において用いられるコンデンサ制御群
決定回路９をブロック図で示す。
決定回路９をブロック図で示す。
第３図における無効電力検出回路５のＱ加算器53によ
りの無効電力信号Qcを入力とする比較器13が設置され
る。この比較器13はコンデンサ切替の基準となる無効電
力基準信号Qsを備え、本例の場合、１〜７段のコンデン
サ群による補償レベルを備えている。この比較器13より
の出力はデコーダ回路14に入力する。デコーダ回路14
は、Qc−Qsによって示される１〜７のレベルに従って、
例えば1,2,4と重み付けで（１），（２），（３）の群
に分けられたコンデンサ群を組合せで通電できるよう
に、コンデンサ（１）群，コンデンサ（２）群，コンデ
ンサ（３）群のいずれか、または全部にコンデンサ群決
定信号20を生じる。この信号20は変動する無効電力信号
Qcによって常時変動するものである。
りの無効電力信号Qcを入力とする比較器13が設置され
る。この比較器13はコンデンサ切替の基準となる無効電
力基準信号Qsを備え、本例の場合、１〜７段のコンデン
サ群による補償レベルを備えている。この比較器13より
の出力はデコーダ回路14に入力する。デコーダ回路14
は、Qc−Qsによって示される１〜７のレベルに従って、
例えば1,2,4と重み付けで（１），（２），（３）の群
に分けられたコンデンサ群を組合せで通電できるよう
に、コンデンサ（１）群，コンデンサ（２）群，コンデ
ンサ（３）群のいずれか、または全部にコンデンサ群決
定信号20を生じる。この信号20は変動する無効電力信号
Qcによって常時変動するものである。
サンプルホールド回路15は上記信号20を３相タイミング
パルスによって保持する回路である。
パルスによって保持する回路である。
19は微分器付オア回路を示し、サンプルホールド回路
15に、例えばコンデンサ（１）群指令信号が保持された
とき、トリガーパルスを発生し、又、前記信号が解除さ
れたとき、同様トリガーパルスを発生する。
15に、例えばコンデンサ（１）群指令信号が保持された
とき、トリガーパルスを発生し、又、前記信号が解除さ
れたとき、同様トリガーパルスを発生する。
18は単安定回路であって、前記オア回路19よりトリガ
ーパルスが入力したとき、2/3×1/50Hz＜t11/50Hz、
又は2/3×1/60Hz＜t11/60Hzの期間高レベル信号を生
じる。そして反転回路を介し、アンド回路17の一方の入
力をなす。
ーパルスが入力したとき、2/3×1/50Hz＜t11/50Hz、
又は2/3×1/60Hz＜t11/60Hzの期間高レベル信号を生
じる。そして反転回路を介し、アンド回路17の一方の入
力をなす。
一方、３相U,V,Wを論理回路16に入力して位相差120°
で電圧ピーク点にリード角30°で３相タイミングパルス
u,v,wを発生して、アンド回路17に入力する。従って、
単安定回路18より高レベル信号がないときは、u,v,wは
サンプルホールド回路15に入力するが、高レベル信号が
あるときは、マスクされた状態でu,v,wの入力は阻止さ
れる。
で電圧ピーク点にリード角30°で３相タイミングパルス
u,v,wを発生して、アンド回路17に入力する。従って、
単安定回路18より高レベル信号がないときは、u,v,wは
サンプルホールド回路15に入力するが、高レベル信号が
あるときは、マスクされた状態でu,v,wの入力は阻止さ
れる。
［動作］ 第２図に、第１図装置の各部動作タイムチャートを第
３図との関連において示す。
３図との関連において示す。
３相交流母線電圧電源U,V,Wに対し、論理回路16より
電圧ピーク点にリード角30°で、３相120°位相のタイ
ミングパルスu,v,wを出力するようにする。
電圧ピーク点にリード角30°で、３相120°位相のタイ
ミングパルスu,v,wを出力するようにする。
比較器13への急速応答の無効電力Qcは、例えば、０よ
り出発して、a,b,c,dと変化するものとする。比較器13
において、前記変動するa,b,c,dは無効電力信号Qsと比
較され、補償レベル１〜７を変動させ、これは、コンデ
ンサ（１）群決定、コンデンサ（２）群決定、もしくは
コンデンサ（３）群決定信号を発生、又は消滅させなが
らサンプルホールド回路15に到達していることになる。
り出発して、a,b,c,dと変化するものとする。比較器13
において、前記変動するa,b,c,dは無効電力信号Qsと比
較され、補償レベル１〜７を変動させ、これは、コンデ
ンサ（１）群決定、コンデンサ（２）群決定、もしくは
コンデンサ（３）群決定信号を発生、又は消滅させなが
らサンプルホールド回路15に到達していることになる。
例えば、補償レベルが１となった直後に論理回路16よ
りアンド回路17を介し、タイミングパルスｕがサンプル
ホールド回路15に入力すると、この補償レベル１に対応
するコンデンサ（１）群指令信号としてそのままサンプ
ルホールド回路15で保持される。
りアンド回路17を介し、タイミングパルスｕがサンプル
ホールド回路15に入力すると、この補償レベル１に対応
するコンデンサ（１）群指令信号としてそのままサンプ
ルホールド回路15で保持される。
このタイミングパルスｕによってコンデンサ（１）群
指令信号が保持された時、微分器付オア回路19はトリガ
ーパルスを発生し、この結果、単安定回路18は、１サイ
クル以下のt1の時間高レベルを示し、そのため、前記タ
イミングパルスｕに続く、u,wはアンド回路17でマスク
された状態となり、従ってサンプルホールド回路15に
は、v,wの入力はない。単安定回路18による１サイクル
以下のt1時間の高レベル期間が経過した後、タイミング
パルスｕがサンプルホールド回路15に入力しても、コン
デンサ（１）群指令信号がそのままの場合、タイミング
パルスｕは作用しない。
指令信号が保持された時、微分器付オア回路19はトリガ
ーパルスを発生し、この結果、単安定回路18は、１サイ
クル以下のt1の時間高レベルを示し、そのため、前記タ
イミングパルスｕに続く、u,wはアンド回路17でマスク
された状態となり、従ってサンプルホールド回路15に
は、v,wの入力はない。単安定回路18による１サイクル
以下のt1時間の高レベル期間が経過した後、タイミング
パルスｕがサンプルホールド回路15に入力しても、コン
デンサ（１）群指令信号がそのままの場合、タイミング
パルスｕは作用しない。
上記の場合、コンデンサ（１）群指令信号は第３図の
ブロックゾーン決定回路10に入力し、コンデンサ（１）
群のＵ相対応分のみならず、Ｖ相、Ｗ相対応分を順次サ
イリスタの点弧によって閉じる。この間、サンプルホー
ルド回路15にレベル変動の信号があっても、アンド回路
17よりのタイミングパルスV,Wは出力せず、仮にタイミ
ングパルスV,Wの間で前記レベルの変動があっても、一
サイルの間はこのレベル変動には応答しない。
ブロックゾーン決定回路10に入力し、コンデンサ（１）
群のＵ相対応分のみならず、Ｖ相、Ｗ相対応分を順次サ
イリスタの点弧によって閉じる。この間、サンプルホー
ルド回路15にレベル変動の信号があっても、アンド回路
17よりのタイミングパルスV,Wは出力せず、仮にタイミ
ングパルスV,Wの間で前記レベルの変動があっても、一
サイルの間はこのレベル変動には応答しない。
次に、タイミングパルスｕの次に来るｖとの間で、Qc
が上昇して、ｂの状態となり、コンデンサ（２）群決定
信号のみが現われ、この直後、前記タイミングパルスｖ
がアンド回路17を介してサンプルホールド回路15に到達
するものとすると、これによってコンデンサ（２）群指
令信号としてそのままサンプルホールド回路15で保持さ
れ、コンデンサ（１）群指令信号は解除される。同時
に、微分器付オア回路19によりトリガーパルスを発生
し、前記タイミングパルスｖに続くw,uをアンド回路17
でマスクし、サンプルホールド回路15にw,uは入力しな
い。
が上昇して、ｂの状態となり、コンデンサ（２）群決定
信号のみが現われ、この直後、前記タイミングパルスｖ
がアンド回路17を介してサンプルホールド回路15に到達
するものとすると、これによってコンデンサ（２）群指
令信号としてそのままサンプルホールド回路15で保持さ
れ、コンデンサ（１）群指令信号は解除される。同時
に、微分器付オア回路19によりトリガーパルスを発生
し、前記タイミングパルスｖに続くw,uをアンド回路17
でマスクし、サンプルホールド回路15にw,uは入力しな
い。
上記の場合、コンデンサ（２）群のＶ相分のみなら
ず、コンデンサ（２）群のＷ相分、Ｕ相分も投入され、
コンデンサ（１）群のＵ相分、Ｖ相分、Ｗ相分は、ブロ
ックゾーン決定回路10に対応のオン信号の消滅により解
除の状態となる。
ず、コンデンサ（２）群のＷ相分、Ｕ相分も投入され、
コンデンサ（１）群のＵ相分、Ｖ相分、Ｗ相分は、ブロ
ックゾーン決定回路10に対応のオン信号の消滅により解
除の状態となる。
また、前記タイミングパルスｖに続くｗとｕとの間
で、Qcが下降してＣの状態（0:補償不要）となったと
き、前記ｖよりt1経過後現われる次のｖで、サンプルホ
ールド回路15では、コンデンサ（２）群決定信号は消滅
して０となっているので、このｖの入力によってサンプ
ルホールド回路15の保持値を０とする。このサンプルホ
ールド回路15における保持値０により１サイクル以下の
t1時間アンド回路17のマスクが行われ、同時にコンデン
サ（２）群のＶ相分のみならず、Ｗ相、Ｕ相分は開放さ
れた状態となる。
で、Qcが下降してＣの状態（0:補償不要）となったと
き、前記ｖよりt1経過後現われる次のｖで、サンプルホ
ールド回路15では、コンデンサ（２）群決定信号は消滅
して０となっているので、このｖの入力によってサンプ
ルホールド回路15の保持値を０とする。このサンプルホ
ールド回路15における保持値０により１サイクル以下の
t1時間アンド回路17のマスクが行われ、同時にコンデン
サ（２）群のＶ相分のみならず、Ｗ相、Ｕ相分は開放さ
れた状態となる。
更に、前記すべてのコンデンサ群が開放の状態となっ
た後、Qcが上昇して、コンデンサ（２）群決定信号が現
われる状態となったときは、前記ｖより１サイクル以下
のt1の時間経過後、はじめてサンプルホールド回路15に
入力するタイミングパルスｖによって、コンデンサ
（２）群指令信号がでて、コンデンサ（２）群のＶ相分
のみならず、Ｗ相、Ｕ相分が投入されることになる。こ
のような、動作はQcの変動に対応して繰返えされ、コン
デンサ群の開閉が行われて制御が継続する。
た後、Qcが上昇して、コンデンサ（２）群決定信号が現
われる状態となったときは、前記ｖより１サイクル以下
のt1の時間経過後、はじめてサンプルホールド回路15に
入力するタイミングパルスｖによって、コンデンサ
（２）群指令信号がでて、コンデンサ（２）群のＶ相分
のみならず、Ｗ相、Ｕ相分が投入されることになる。こ
のような、動作はQcの変動に対応して繰返えされ、コン
デンサ群の開閉が行われて制御が継続する。
図示のように、検出される急速応答により検出される
無効電力QcのＶレベルが上、下した場合、コンデンサ各
群の投入、解放指令を出すまでには、タイミングパルス
を１サイクル以下のt1時間内維持するため、サンプリン
グ開始に遅れtL1を生じるが、図から明らかなように応
答時間は半サイクル以内となる。
無効電力QcのＶレベルが上、下した場合、コンデンサ各
群の投入、解放指令を出すまでには、タイミングパルス
を１サイクル以下のt1時間内維持するため、サンプリン
グ開始に遅れtL1を生じるが、図から明らかなように応
答時間は半サイクル以内となる。
［発明の効果］ 本発明においてコンデンサ群の決定は各相サンプリン
グ制御によって行っているので、無効電力演算遅れ等を
加味しても約半サイクル以下となる。
グ制御によって行っているので、無効電力演算遅れ等を
加味しても約半サイクル以下となる。
１相においてコンデンサ群の指示信号を保持した後、
１サイクル間はサンプリングをブロックするので、系統
の３相アンバランス等を誘発せず、安定に電圧変動を制
御することになる。
１サイクル間はサンプリングをブロックするので、系統
の３相アンバランス等を誘発せず、安定に電圧変動を制
御することになる。
本発明では従来通常のTSCの装置の制御回路を改善す
ることにより、系統に悪影響を及ぼさない高精度なTSC
装置が期待できる。
ることにより、系統に悪影響を及ぼさない高精度なTSC
装置が期待できる。
第１図は、本発明の制御装置をブロック図で示す。 第２図は、第１図装置の各部動作タイムチャートを第３
図との関連で示す。 第３図は、通常のTSC制御装置をブロック図で示す。 第４図は、TSC装置の概略説明図である。 第５図は、従来のコンデンサ制御群決定回路をブロック
図で示す。 13…比較器、14…デコーダ回路、15…サンプルホールド
回路、16…論理回路、17…アンド回路、18…単安定回
路、19…微分器付オア回路。
図との関連で示す。 第３図は、通常のTSC制御装置をブロック図で示す。 第４図は、TSC装置の概略説明図である。 第５図は、従来のコンデンサ制御群決定回路をブロック
図で示す。 13…比較器、14…デコーダ回路、15…サンプルホールド
回路、16…論理回路、17…アンド回路、18…単安定回
路、19…微分器付オア回路。
Claims (1)
- 【請求項１】無効電力を検出し、この無効電力信号に基
づいて系統に投入する補償用のコンデンサ群をコンデン
サ制御群決定回路で決定してこのコンデンサ群をサイリ
スタで開閉制御する３相無効電力補償装置の制御装置に
おいて、 前記コンデンサ制御群決定回路が、前記無効電力信号が
入力されこの無効電力信号と無効電力基準信号を比較し
てコンデンサ群による補償レベルを出力する比較器と、 前記比較器の補償レベル出力が入力されコンデンサ群決
定信号を出力するデコーダ回路と、 前記デコーダ回路のコンデンサ群決定信号が入力されこ
の信号を３相タイミングバルスによって保持するととも
にその出力をブロックゾーン決定回路に出力するサンプ
ルホールド回路と、 前記サンプルホールド回路の出力が入力され前記コンデ
ンサ群決定信号の保持又は前記決定信号の解除によって
トリガーパルスを出力する微分器付オア回路と、 前記微分器付オア回路のトリガーパルス出力が入力され
このトリガーパルスを１サイクル以下の期間高レベル信
号を出力する単安定回路と、 ３相母線電圧が入力され前記３相タイミングパルスを出
力する論理回路と、 この３相タイミングパルスと前記単安定回路の高レベル
信号が入力され前記１サイクル以下の期間前記タイミン
グパルスをマスクして前記サンプルホールド回路に出力
するアンド回路 を具備してなることを特徴とする３相無効電力補償装置
の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717688A JPH0830997B2 (ja) | 1988-09-10 | 1988-09-10 | ３相無効電力補償装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717688A JPH0830997B2 (ja) | 1988-09-10 | 1988-09-10 | ３相無効電力補償装置の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0275009A JPH0275009A (ja) | 1990-03-14 |
| JPH0830997B2 true JPH0830997B2 (ja) | 1996-03-27 |
Family
ID=16856677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22717688A Expired - Fee Related JPH0830997B2 (ja) | 1988-09-10 | 1988-09-10 | ３相無効電力補償装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830997B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4933793B2 (ja) * | 2006-02-21 | 2012-05-16 | 株式会社アテニア | スパチュラを備えた化粧料容器及び化粧料用スパチュラ |
-
1988
- 1988-09-10 JP JP22717688A patent/JPH0830997B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0275009A (ja) | 1990-03-14 |
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