JPH0831269B2 - デ−タ選択回路 - Google Patents
デ−タ選択回路Info
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- JPH0831269B2 JPH0831269B2 JP12545486A JP12545486A JPH0831269B2 JP H0831269 B2 JPH0831269 B2 JP H0831269B2 JP 12545486 A JP12545486 A JP 12545486A JP 12545486 A JP12545486 A JP 12545486A JP H0831269 B2 JPH0831269 B2 JP H0831269B2
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- Japan
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- data
- output
- pieces
- output terminals
- registers
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Links
- 239000000872 buffer Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明はデータ選択回路に関するものである。
ロ．従来技術 例えば、コンピュータグラフィックの分野ではマルチ
ポート・ビデオメモリが使用され、特にダイナミックRA
M（Random Access Memory）とデータレジスタとの組合
せからなる256KのビデオRAMが採用されている。こうし
たビデオメモリにおいて、1024×1024ドット以上のサイ
ズを持つ（例えば1024×1280ドット）のディスプレイに
対して、外部からのコントロールが非常に困難である。
特に、256ビットのデータをその４倍の1024ビットで出
力するための効果的な手段はこれまで存在していない。
ポート・ビデオメモリが使用され、特にダイナミックRA
M（Random Access Memory）とデータレジスタとの組合
せからなる256KのビデオRAMが採用されている。こうし
たビデオメモリにおいて、1024×1024ドット以上のサイ
ズを持つ（例えば1024×1280ドット）のディスプレイに
対して、外部からのコントロールが非常に困難である。
特に、256ビットのデータをその４倍の1024ビットで出
力するための効果的な手段はこれまで存在していない。
ハ．発明の目的 本発明の目的は、複数の並列データを効果的に加工し
て出力できるデータ選択回路を提供することにある。
て出力できるデータ選択回路を提供することにある。
ニ．発明の構成 即ち、本発明は、2n個のデータ・レジスタと、前記デ
ータ・レジスタから出力されるデータを受ける2n個の出
力端子と、前記2n個のデータ・レジスタの各々と前記2n
個の出力端子の１つとにそれぞれ接続されており、前記
2n個のデータ・レジスタの中の１つとそれ自身が接続さ
れている前記出力端子とを選択的に電気的に接続する2n
個のセレクタ手段と、前記2n個のデータ・レジスタと前
記2n個の出力端子との間の接続関係を規定するｎビット
の選択データを保持するアドレス・バッファ手段と、前
記ｎビットの選択データに応じて前記2n個のデータ・レ
ジスタと前記2n個の出力端子との間の１対１の電気的接
続を制御するデコード出力を供給するデコーダ手段とを
有し、前記各セレクタ手段は前記2n個のデータ・レジス
タの各々とそれ自身が接続されている前記出力端子との
間にそれぞれ設けられている2n個のトランスファ・ゲー
トを含み、前記デコード出力に応じて前記各セレクタ手
段における前記2n個のトランスファゲートの中の１つが
導通することにより前記2n個のデータ・レジスタと前記
2n個の出力端子とが１対１で電気的に接続され、前記選
択データの値を順次切り換えることにより前記2n個の出
力端子の各々に前記2n個のデータ・レジスタのデータが
順次連続して出力される第１の出力モードと、前記選択
データの値を一定値に固定することにより前記2n個の出
力端子に前記2n個のデータ・レジスタのデータがパラレ
ルに出力される第２の出力モードとが選択されることを
特徴とするデータ選択回路に係わるものである。
ータ・レジスタから出力されるデータを受ける2n個の出
力端子と、前記2n個のデータ・レジスタの各々と前記2n
個の出力端子の１つとにそれぞれ接続されており、前記
2n個のデータ・レジスタの中の１つとそれ自身が接続さ
れている前記出力端子とを選択的に電気的に接続する2n
個のセレクタ手段と、前記2n個のデータ・レジスタと前
記2n個の出力端子との間の接続関係を規定するｎビット
の選択データを保持するアドレス・バッファ手段と、前
記ｎビットの選択データに応じて前記2n個のデータ・レ
ジスタと前記2n個の出力端子との間の１対１の電気的接
続を制御するデコード出力を供給するデコーダ手段とを
有し、前記各セレクタ手段は前記2n個のデータ・レジス
タの各々とそれ自身が接続されている前記出力端子との
間にそれぞれ設けられている2n個のトランスファ・ゲー
トを含み、前記デコード出力に応じて前記各セレクタ手
段における前記2n個のトランスファゲートの中の１つが
導通することにより前記2n個のデータ・レジスタと前記
2n個の出力端子とが１対１で電気的に接続され、前記選
択データの値を順次切り換えることにより前記2n個の出
力端子の各々に前記2n個のデータ・レジスタのデータが
順次連続して出力される第１の出力モードと、前記選択
データの値を一定値に固定することにより前記2n個の出
力端子に前記2n個のデータ・レジスタのデータがパラレ
ルに出力される第２の出力モードとが選択されることを
特徴とするデータ選択回路に係わるものである。
ホ．実施例 以下、本発明の実施例を詳細に説明する。
第１図は、本発明に基くデータセレクタを有する256K
ビデオRAMの要部を概略的に示すものである。
ビデオRAMの要部を概略的に示すものである。
即ち、図中に破線で囲まれたデータセレクタは、シリ
アルアドレス・バッファA0〜A7に対して更に上位２ビッ
ト分追加されたアドレスA8及びA9と、この追加アドレス
をデコードして動作するデコーダ及びセレクタ部とから
なっている。そして、このデコーダ及びセレクタは、各
データ・レジスタ（０）、（１）、（２）、（３）の出
力バッファ（０）、（１）、（２）、（３）と、出力ド
ライバSO0、SO1、SO2、SO3との間に接続されている。
アルアドレス・バッファA0〜A7に対して更に上位２ビッ
ト分追加されたアドレスA8及びA9と、この追加アドレス
をデコードして動作するデコーダ及びセレクタ部とから
なっている。そして、このデコーダ及びセレクタは、各
データ・レジスタ（０）、（１）、（２）、（３）の出
力バッファ（０）、（１）、（２）、（３）と、出力ド
ライバSO0、SO1、SO2、SO3との間に接続されている。
デコーダ及びセレクタは、例えば第２図に示す如くに
構成され、アドレスバッファA8、A9からの信号ASH8がデ
コーダ部に供給される一方、セレクタ部からは例えば制
御信号L10が出力されるようになっている。なお、第２
図と同様のデコーダ及びセレクタ部が制御信号L20、L3
0、L40用として設けられるが、第２図と基本的には同じ
であるので図示省略した。
構成され、アドレスバッファA8、A9からの信号ASH8がデ
コーダ部に供給される一方、セレクタ部からは例えば制
御信号L10が出力されるようになっている。なお、第２
図と同様のデコーダ及びセレクタ部が制御信号L20、L3
0、L40用として設けられるが、第２図と基本的には同じ
であるので図示省略した。
これらの制御信号は、第３図に示すように、出力バッ
ファ（０）、（１）、（２）、（３）と出力ドライバSO
0、SO1、SO2、SO3との間に接続された各トランスファゲ
ート、、、のゲートに選択的に加えられる。例
えば、各ゲート、、、に制御信号L10、L20、L3
0、L40を順次切換えて加えると、出力ドライバSO0から
はデータ・レジスタ（０）→データ・レジスタ（１）→
データ・レジスタ（２）→データ・レジスタ（３）の各
データが順次連続してシリアルに出力される。即ち、SO
0には、256＋256＋256＋256＝1024のデータを出力でき
ることになる。これは、他のSO1〜SO3についても同様で
あり、例えばSO1からは、データ・レジスタ（１）→
（２）→（３）→（０）のデータが1024×１で出力され
る。
ファ（０）、（１）、（２）、（３）と出力ドライバSO
0、SO1、SO2、SO3との間に接続された各トランスファゲ
ート、、、のゲートに選択的に加えられる。例
えば、各ゲート、、、に制御信号L10、L20、L3
0、L40を順次切換えて加えると、出力ドライバSO0から
はデータ・レジスタ（０）→データ・レジスタ（１）→
データ・レジスタ（２）→データ・レジスタ（３）の各
データが順次連続してシリアルに出力される。即ち、SO
0には、256＋256＋256＋256＝1024のデータを出力でき
ることになる。これは、他のSO1〜SO3についても同様で
あり、例えばSO1からは、データ・レジスタ（１）→
（２）→（３）→（０）のデータが1024×１で出力され
る。
なお、制御信号を上記のように切換えないときは、各
出力ドライバには夫々256のデータが（全体としては、2
56×４が並列に）出力されることになる。
出力ドライバには夫々256のデータが（全体としては、2
56×４が並列に）出力されることになる。
具体的な動作を次に説明する。
（１）、イニシャル状態では、追加バッファA8とA9は、
“A9:A8"＝“0 0"とする。
“A9:A8"＝“0 0"とする。
（２）、次にA0〜A7がすべて“1"になったとき、A8をイ
ンクリメントする。
ンクリメントする。
（３）、A8、A9をデコードし、次のように接続する。
上記したように、本発明に基く選択回路を使用するこ
とによって、ビデオメモリ等において複数の（上記の例
では４つの）並列のデータ・レジスタから個々にデータ
を並列に取り出すことと、シリアルにデータ・レジスタ
を接続して（上記の例では1024×１）取出すこととを選
択的に切換えることができる。換言すれば、256ビット
シリアル・レジスタ×４と1024×１とを切換えることが
できるため、大きなサイズのディスプレイに対し容易に
対応させることができる。また、その切換えのスピード
も速く、かつ切換えから切換えの間が長くても安定した
動作が可能である。
とによって、ビデオメモリ等において複数の（上記の例
では４つの）並列のデータ・レジスタから個々にデータ
を並列に取り出すことと、シリアルにデータ・レジスタ
を接続して（上記の例では1024×１）取出すこととを選
択的に切換えることができる。換言すれば、256ビット
シリアル・レジスタ×４と1024×１とを切換えることが
できるため、大きなサイズのディスプレイに対し容易に
対応させることができる。また、その切換えのスピード
も速く、かつ切換えから切換えの間が長くても安定した
動作が可能である。
第４図は、上記のデータセレクタをビデオメモリ（RA
M）に使用する場合を示している。このメモリにおい
て、カラム・アドレス・バッファとして、第１図中のア
ドレスバッファA0〜A9を使用し、この出力をデータセレ
クタのデコーダ部へ供給し、更にデータ・レジスタの出
力をI/Oバッファを介してセレクタ部に供給している。
M）に使用する場合を示している。このメモリにおい
て、カラム・アドレス・バッファとして、第１図中のア
ドレスバッファA0〜A9を使用し、この出力をデータセレ
クタのデコーダ部へ供給し、更にデータ・レジスタの出
力をI/Oバッファを介してセレクタ部に供給している。
第５図及び第６図は、本発明の参考例を示すものであ
る。
る。
この例では、上述した如き並列の複数のデータ・レジ
スタをシリアルに接続して出力を読出すために、シフト
・レジスタ回路を用いている。
スタをシリアルに接続して出力を読出すために、シフト
・レジスタ回路を用いている。
ビデオメモリは非常に高速で動作するために、速いと
きにはIN→OUTまで33nsceでアクセスし、また長いサイ
クルではOUTを10μsec×256＝2.56msec保持する必要が
ある。第６図には、クロックのタイミングチャートを示
すが、T0＝33nsecの場合、単純にT1＝T2＝T3＝T4＝T5＝
Ｘとすると、Ｘ＝6.6nsecとなる。従って、OUTを6.6nse
cで出力するためには、第５図において、′のトラン
ジスタサイズを大きくし、′のトランジスタサイズは
′よりも十分大きくする。この場合、′のゲートが
“H"（ハイ）のときに、′、′に貫通電流が流れる
し、また′が大きいと′のキャパシタンスを十分大
きくとる必要がある。同様に、INが“H"のときは′、
′のトランジスタに貫通電流が流れる。また、OUTは
2.56msecの間ドライブしていればよいが、このシフト・
レジスタ回路では、OUTをキャパシタンスで保持する。
また、G1、C1、G2、C2のクロックを発生させることを要
し、そのタイミングもとる必要がある。
きにはIN→OUTまで33nsceでアクセスし、また長いサイ
クルではOUTを10μsec×256＝2.56msec保持する必要が
ある。第６図には、クロックのタイミングチャートを示
すが、T0＝33nsecの場合、単純にT1＝T2＝T3＝T4＝T5＝
Ｘとすると、Ｘ＝6.6nsecとなる。従って、OUTを6.6nse
cで出力するためには、第５図において、′のトラン
ジスタサイズを大きくし、′のトランジスタサイズは
′よりも十分大きくする。この場合、′のゲートが
“H"（ハイ）のときに、′、′に貫通電流が流れる
し、また′が大きいと′のキャパシタンスを十分大
きくとる必要がある。同様に、INが“H"のときは′、
′のトランジスタに貫通電流が流れる。また、OUTは
2.56msecの間ドライブしていればよいが、このシフト・
レジスタ回路では、OUTをキャパシタンスで保持する。
また、G1、C1、G2、C2のクロックを発生させることを要
し、そのタイミングもとる必要がある。
なお、この参考例に比較して、第１図〜第４図で述べ
た実施例では、上記した如き貫通電流の問題や、OUT側
のキャパシタンスによる不安定要因（カップリングやリ
ークによるチャージの変化）がなく、クロックのタイミ
ングも容易にとれる。
た実施例では、上記した如き貫通電流の問題や、OUT側
のキャパシタンスによる不安定要因（カップリングやリ
ークによるチャージの変化）がなく、クロックのタイミ
ングも容易にとれる。
以上、本発明を例示したが、上述の例は本発明の技術
的思想に基いて更に変形が可能である。
的思想に基いて更に変形が可能である。
例えば、第１図において、データ・レジスタの個数は
種々であってよいが、その個数によってアドレスバッフ
ァを追加又は減少させてデコードすれば、広範囲にデー
タを取扱える。この場合、データ・レジスタの個数を2n
個とすれば、アドレスバッファの追加数をｎ個とすれば
よい。また、第１図の例では、第３図の如くに制御した
が、この制御方式は種々変更してよい。なお、本発明は
上述した以外のデバイス、例えばファクシミリにも有効
であると考えられる。
種々であってよいが、その個数によってアドレスバッフ
ァを追加又は減少させてデコードすれば、広範囲にデー
タを取扱える。この場合、データ・レジスタの個数を2n
個とすれば、アドレスバッファの追加数をｎ個とすれば
よい。また、第１図の例では、第３図の如くに制御した
が、この制御方式は種々変更してよい。なお、本発明は
上述した以外のデバイス、例えばファクシミリにも有効
であると考えられる。
ヘ．発明の作用効果 本発明は上述の如く、並列の複数のデータ・レジスタ
から個々にデータを並列に取り出すことと、これらデー
タを相前後して直列に（即ち、データ・レジスタを見掛
け上シリアルに接続して）取出すこととをセレクタによ
って選択的に行えるので、例えば大きなサイズのディス
プレイに対し容易に対応させることができ、利用範囲を
拡大できる。
から個々にデータを並列に取り出すことと、これらデー
タを相前後して直列に（即ち、データ・レジスタを見掛
け上シリアルに接続して）取出すこととをセレクタによ
って選択的に行えるので、例えば大きなサイズのディス
プレイに対し容易に対応させることができ、利用範囲を
拡大できる。
第１図〜第４図は本発明の実施例を示すものであって、 第１図はビデオメモリの要部のブロック図、 第２図はデコーダ及びセレクタ部の等価回路図、 第３図はデータの並列、直列の取出し方式を示すブロッ
ク図、 第４図はビデオメモリのブロック図 である。 第５図及び第６図は本発明の参考例を示すものであっ
て、 第５図はシフト・レジスタ回路の等価回路図、 第６図はクロックのタイミングチャート である。 なお、図面に示す符号において、 A0〜A9……アドレス・バッファ L10、L20、L30、L40……制御信号 、、、、′、′、′、′、′……ト
ランスファゲート又はトランジスタである。
ク図、 第４図はビデオメモリのブロック図 である。 第５図及び第６図は本発明の参考例を示すものであっ
て、 第５図はシフト・レジスタ回路の等価回路図、 第６図はクロックのタイミングチャート である。 なお、図面に示す符号において、 A0〜A9……アドレス・バッファ L10、L20、L30、L40……制御信号 、、、、′、′、′、′、′……ト
ランスファゲート又はトランジスタである。
フロントページの続き (72)発明者 乾 隆至 茨城県稲敷郡美浦村木原2355 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 鈴木 智博 茨城県稲敷郡美浦村木原2355 日本テキサ ス・インスツルメンツ株式会社内 (56)参考文献 特開 昭53−94835（ＪＰ，Ａ) 特開 昭54−148439（ＪＰ，Ａ)
Claims (1)
- 【請求項１】2n個のデータ・レジスタと、 前記データ・レジスタから出力されるデータを受ける2n
個の出力端子と、 前記2n個のデータ・レジスタの各々と前記2n個の出力端
子の１つとにそれぞれ接続されており、前記2n個のデー
タ・レジスタの中の１つとそれ自身が接続されている前
記出力端子とを選択的に電気的に接続する2n個のセレク
タ手段と、 前記2n個のデータ・レジスタと前記2n個の出力端子との
間の接続関係を規定するｎビットの選択データを保持す
るアドレス・バッファ手段と、 前記ｎビットの選択データに応じて前記2n個のデータ・
レジスタと前記2n個の出力端子との間の１対１の電気的
接続を制御するデコード出力を供給するデコーダ手段と
を有し、 前記各セレクタ手段は前記2n個のデータ・レジスタの各
々とそれ自身が接続されている前記出力端子との間にそ
れぞれ設けられている2n個のトランスファ・ゲートを含
み、前記デコード出力に応じて前記各セレクタ手段にお
ける前記2n個のトランスファゲートの中の１つが導通す
ることにより前記2n個のデータ・レジスタと前記2n個の
出力端子とが１対１で電気的に接続され、 前記選択データの値を順次切り換えることにより前記2n
個の出力端子の各々に前記2n個のデータ・レジスタのデ
ータが順次連続して出力される第１のデータ出力モード
と、前記選択データの値を一定値に固定することにより
前記2n個の出力端子に前記2n個のデータ・レジスタのデ
ータがパラレルに出力される第２のデータ出力モードと
が選択的に行われることを特徴とするデータ選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12545486A JPH0831269B2 (ja) | 1986-05-30 | 1986-05-30 | デ−タ選択回路 |
| US07/398,339 US5055717A (en) | 1986-05-30 | 1989-08-24 | Data selector circuit and method of selecting format of data output from plural registers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12545486A JPH0831269B2 (ja) | 1986-05-30 | 1986-05-30 | デ−タ選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281198A JPS62281198A (ja) | 1987-12-07 |
| JPH0831269B2 true JPH0831269B2 (ja) | 1996-03-27 |
Family
ID=14910493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12545486A Expired - Lifetime JPH0831269B2 (ja) | 1986-05-30 | 1986-05-30 | デ−タ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831269B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01113992A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体記憶装置 |
| JP2846782B2 (ja) * | 1991-11-22 | 1999-01-13 | 三星電子株式会社 | ビデオｒａｍ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037930B2 (ja) * | 1978-05-15 | 1985-08-29 | 株式会社東芝 | 情報記憶装置 |
-
1986
- 1986-05-30 JP JP12545486A patent/JPH0831269B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281198A (ja) | 1987-12-07 |
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