JPH0831280B2 - 半導体記憶装置のリフレツシユおよびデ−タ検査方法およびその装置 - Google Patents
半導体記憶装置のリフレツシユおよびデ−タ検査方法およびその装置Info
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- JPH0831280B2 JPH0831280B2 JP59237434A JP23743484A JPH0831280B2 JP H0831280 B2 JPH0831280 B2 JP H0831280B2 JP 59237434 A JP59237434 A JP 59237434A JP 23743484 A JP23743484 A JP 23743484A JP H0831280 B2 JPH0831280 B2 JP H0831280B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は自己誤りデータ検出および訂正回路（ECC回
路）を内蔵し、リフレッシュ動作毎に特定メモリセルの
記憶データを検査し、誤りが検出されたときには正しい
データを再書込みするというパトロール機能を有する半
導体記憶装置に関する。
路）を内蔵し、リフレッシュ動作毎に特定メモリセルの
記憶データを検査し、誤りが検出されたときには正しい
データを再書込みするというパトロール機能を有する半
導体記憶装置に関する。
従来の技術 最近、半導体記憶装置、特に、MOSダイナミックラン
ダムアクセスメモリ（Ｄ−RAM）の集積度が16K,64K,256
K,1Mと進んでくると、１メモリセル当たりの蓄積容量を
小さくなり、この結果、α線によるソフトエラー発生率
が大きくなる。このようなソフトエラー等によるビット
エラーを救済するために、自己誤りデータ検出および訂
正回路（ECC回路）が内蔵されたＤ−RAMは既に知られて
いる（参照:T.Mano et al.“Circuit Teqniques for a
VLSI Memory",IEEE Jaurnal of Solid−state circuit
s,Vol SC−18,No.5,PP.463−469）。
ダムアクセスメモリ（Ｄ−RAM）の集積度が16K,64K,256
K,1Mと進んでくると、１メモリセル当たりの蓄積容量を
小さくなり、この結果、α線によるソフトエラー発生率
が大きくなる。このようなソフトエラー等によるビット
エラーを救済するために、自己誤りデータ検出および訂
正回路（ECC回路）が内蔵されたＤ−RAMは既に知られて
いる（参照:T.Mano et al.“Circuit Teqniques for a
VLSI Memory",IEEE Jaurnal of Solid−state circuit
s,Vol SC−18,No.5,PP.463−469）。
ECC回路を内蔵する半導体記憶装置においては、メモ
リセルアレイの特定番地の複数セルデータを特定の方法
で水平群と垂直群とに分類し、各水平群と各垂直群毎の
パリティチェック情報をパリティチェック用セルアレイ
に記憶するといういわゆる水平−垂直方式が採用されて
いる。このような方式において、あるメモリセルのデー
タを読出す際には、このメモリセルに属する水平セル及
び垂直セルの各パリティを演算し、この演算されたパリ
ティとパリティチェック用セルアレイに記憶されている
対応のパリティとの比較結果に応じてメモリセルから読
出されたデータを訂正するものである。
リセルアレイの特定番地の複数セルデータを特定の方法
で水平群と垂直群とに分類し、各水平群と各垂直群毎の
パリティチェック情報をパリティチェック用セルアレイ
に記憶するといういわゆる水平−垂直方式が採用されて
いる。このような方式において、あるメモリセルのデー
タを読出す際には、このメモリセルに属する水平セル及
び垂直セルの各パリティを演算し、この演算されたパリ
ティとパリティチェック用セルアレイに記憶されている
対応のパリティとの比較結果に応じてメモリセルから読
出されたデータを訂正するものである。
上述のECC回路の動作のリフレッシュ動作と同期して
実行されている。つまり、リフレッシュ動作と共に特定
メモリセルの記憶データを検査し、誤りが検出されたと
きには正しいデータを再書込みするというリード・モデ
ィファイ・ライトモードによりECCパトロールが実行さ
れる。たとえば、マトリクス状に配列された複数のメモ
リセルに対して、リフレッシュ動作を行うために、リフ
レッシュアドレスカウンタにより行（ワード線）を順次
指定し、ECCパトロールを行うためにECC用カラムアドレ
スカウンタにより列（ビット線対）を順次指定する。こ
の場合、リフレッシュサイクルを8msとし、１列のビッ
ト幅を1024（1MビットRAM）とすれば、パトロール周期
は約8sである。すなわち、上記リフレッシュサイクル毎
に上述のECC用カラムアドレスカウンタは＋１歩進され
ている。従って、１リフレッシュサイクル毎に１列（10
24ビット）の記憶データが検査された正しいデータが書
込まれ、この結果、1MビットRAMの全メモリセルのECCパ
トロールはリフレッシュサイクル×１行のビット幅1024
＝約８秒で行われる。
実行されている。つまり、リフレッシュ動作と共に特定
メモリセルの記憶データを検査し、誤りが検出されたと
きには正しいデータを再書込みするというリード・モデ
ィファイ・ライトモードによりECCパトロールが実行さ
れる。たとえば、マトリクス状に配列された複数のメモ
リセルに対して、リフレッシュ動作を行うために、リフ
レッシュアドレスカウンタにより行（ワード線）を順次
指定し、ECCパトロールを行うためにECC用カラムアドレ
スカウンタにより列（ビット線対）を順次指定する。こ
の場合、リフレッシュサイクルを8msとし、１列のビッ
ト幅を1024（1MビットRAM）とすれば、パトロール周期
は約8sである。すなわち、上記リフレッシュサイクル毎
に上述のECC用カラムアドレスカウンタは＋１歩進され
ている。従って、１リフレッシュサイクル毎に１列（10
24ビット）の記憶データが検査された正しいデータが書
込まれ、この結果、1MビットRAMの全メモリセルのECCパ
トロールはリフレッシュサイクル×１行のビット幅1024
＝約８秒で行われる。
発明が解決しようとする問題点 上述のリフレッシュモード時にECCパトロールを行う
方式においては、リフレッシュ動作に要する時間が、EC
C回路を内蔵しないＤ−RAMにおけるリフレッシュ動作に
要する時間に比較して著しく長くなり、この結果、リフ
レッシュオーバヘッドが著しく長くなるという問題点が
ある。なぜなら、ECC回路を内蔵しないＤ−RAMにおける
リフレッシュ動作はリフレッシュアドレスカウンタによ
るワード線選択と、その後のセンスアンプの動作で書込
み時と同一の初期電圧レベルをメモリセルに与えるのみ
であり、従って、データ出力回路、書込み回路等を駆動
する必要がないのに対し、ECC回路内蔵のＤ−RAMにおけ
るECCパトロールをも行うリフレッシュ動作は、上述の
リフレッシュ動作に加えて、記憶データの検査および書
込み回路の駆動を行う必要があるからである。なお、リ
フレッシュ動作期間中は、メモリセルの正規の読出し／
書込みのアクセスができない非アクセス可能時間すなわ
ちリフレッシュオーバヘッドであり、このようなリフレ
ッシュオーバヘッドを短縮することは記憶装置の利用効
率を向上せしめるための課題である。
方式においては、リフレッシュ動作に要する時間が、EC
C回路を内蔵しないＤ−RAMにおけるリフレッシュ動作に
要する時間に比較して著しく長くなり、この結果、リフ
レッシュオーバヘッドが著しく長くなるという問題点が
ある。なぜなら、ECC回路を内蔵しないＤ−RAMにおける
リフレッシュ動作はリフレッシュアドレスカウンタによ
るワード線選択と、その後のセンスアンプの動作で書込
み時と同一の初期電圧レベルをメモリセルに与えるのみ
であり、従って、データ出力回路、書込み回路等を駆動
する必要がないのに対し、ECC回路内蔵のＤ−RAMにおけ
るECCパトロールをも行うリフレッシュ動作は、上述の
リフレッシュ動作に加えて、記憶データの検査および書
込み回路の駆動を行う必要があるからである。なお、リ
フレッシュ動作期間中は、メモリセルの正規の読出し／
書込みのアクセスができない非アクセス可能時間すなわ
ちリフレッシュオーバヘッドであり、このようなリフレ
ッシュオーバヘッドを短縮することは記憶装置の利用効
率を向上せしめるための課題である。
問題点を解決するための手段 本発明の目的は、上述の問題点に鑑み、リフレッシュ
オーバーヘッドが短いECC内蔵の半導体記憶装置のリフ
レッシュおよびデータ検査方法および装置を提供するこ
とにある。
オーバーヘッドが短いECC内蔵の半導体記憶装置のリフ
レッシュおよびデータ検査方法および装置を提供するこ
とにある。
上記問題点を解決するために、本発明においては、マ
トリクス状に配列された複数のメモリセルを行毎にリフ
レッシュするリフレッシュサイクルを１列のビット幅分
繰り返す１リフレッシュ周期を単位として、リフレッシ
ュ動作を１行のビット幅分連続して繰り返す場合、リフ
レッシュ動作を行う場合、ある行に属するメモリセルを
リフレッシュするときに、ある列に属するメモリセルに
対して記憶データの検査のための読出しを行うと同時
に、前記のリフレッシュ動作中のある行にあって他の列
に属するメモリセルに対して以前のリフレッシュ周期中
に得られた検査済の正しいデータを書込む動作を複数の
リフレッシュ周期にわたり順次行うようにした半導体記
憶装置のリフレッシュおよびデータ検査方法が提供され
る。
トリクス状に配列された複数のメモリセルを行毎にリフ
レッシュするリフレッシュサイクルを１列のビット幅分
繰り返す１リフレッシュ周期を単位として、リフレッシ
ュ動作を１行のビット幅分連続して繰り返す場合、リフ
レッシュ動作を行う場合、ある行に属するメモリセルを
リフレッシュするときに、ある列に属するメモリセルに
対して記憶データの検査のための読出しを行うと同時
に、前記のリフレッシュ動作中のある行にあって他の列
に属するメモリセルに対して以前のリフレッシュ周期中
に得られた検査済の正しいデータを書込む動作を複数の
リフレッシュ周期にわたり順次行うようにした半導体記
憶装置のリフレッシュおよびデータ検査方法が提供され
る。
また一方で、本発明は、マトリクス状に配列された複
数のメモリセルを具備し、さらに、上記メモリセルを行
毎にリフレッシュするリフレッシュサイクルを１列のビ
ット幅分繰り返す１リフレッシュ周期を単位として、リ
フレッシュ動作を１列のビット幅分連続して繰り返すリ
フレッシュ手段と、前記メモリセルを２列毎順次指定す
る列指定手段と、上記リフレッシュ手段によってリフレ
ッシュされている行であって上記列指定手段によって指
定された２列の内の１つの列に属するメモリセルの記憶
データを読出して検査を行う記憶データ検査回路と、こ
の記憶データ検査回路の出力にもとづいて検査済データ
を記憶する検査済データ記憶手段と、この検査済データ
記憶手段により記憶された以前のリフレッシュ周期中に
得られた記憶内容にもとづいて、前記リフレッシュ手段
によってリフレッシュされている行であって上記列指定
手段によって指定された他の列に属するメモリセルに対
して検査済データを書込む検査済みデータ書込手段とを
具備した半導体記憶装置のリフレッシュおよびデータ検
査装置が提供される。
数のメモリセルを具備し、さらに、上記メモリセルを行
毎にリフレッシュするリフレッシュサイクルを１列のビ
ット幅分繰り返す１リフレッシュ周期を単位として、リ
フレッシュ動作を１列のビット幅分連続して繰り返すリ
フレッシュ手段と、前記メモリセルを２列毎順次指定す
る列指定手段と、上記リフレッシュ手段によってリフレ
ッシュされている行であって上記列指定手段によって指
定された２列の内の１つの列に属するメモリセルの記憶
データを読出して検査を行う記憶データ検査回路と、こ
の記憶データ検査回路の出力にもとづいて検査済データ
を記憶する検査済データ記憶手段と、この検査済データ
記憶手段により記憶された以前のリフレッシュ周期中に
得られた記憶内容にもとづいて、前記リフレッシュ手段
によってリフレッシュされている行であって上記列指定
手段によって指定された他の列に属するメモリセルに対
して検査済データを書込む検査済みデータ書込手段とを
具備した半導体記憶装置のリフレッシュおよびデータ検
査装置が提供される。
作用 上述の手段によれば、リフレッシュ動作中に検査対象
列の読出しデータの検査及び書込み動作すべてを完了さ
せる必要はなく、次に同一行に対するリフレッシュ動作
が行なわれるまでに検査が完了していればよいので、１
行毎のリフレッシュ動作期間がECC動作の故に長くなる
ことが解消される。実に望ましい実施態様では、リフレ
ッシュ動作の初期に、書込み動作を行うことができ、つ
まり、リフレッシュ動作がアーリー・ライト・モードに
よって行うことができ、従来のごとく読出し動作後にデ
ータを書替えるというリード・モディファイ・ライトモ
ードとは異なるものとなって、データ訂正のための書込
みに要する時間を付加する必要もなくなる。
列の読出しデータの検査及び書込み動作すべてを完了さ
せる必要はなく、次に同一行に対するリフレッシュ動作
が行なわれるまでに検査が完了していればよいので、１
行毎のリフレッシュ動作期間がECC動作の故に長くなる
ことが解消される。実に望ましい実施態様では、リフレ
ッシュ動作の初期に、書込み動作を行うことができ、つ
まり、リフレッシュ動作がアーリー・ライト・モードに
よって行うことができ、従来のごとく読出し動作後にデ
ータを書替えるというリード・モディファイ・ライトモ
ードとは異なるものとなって、データ訂正のための書込
みに要する時間を付加する必要もなくなる。
かくして、本発明では、複数のメモリセルの１つの行
をリフレッシュしているときに２つのメモリセルを選択
しており、この内の１つのメモリセルに対しては、デー
タの読出しを行い、同時に別のメモリセルに対しては、
データの再書込みを行うようにしているので、誤り検出
やデータ再書込みのための時間を短縮することが可能に
なる。
をリフレッシュしているときに２つのメモリセルを選択
しており、この内の１つのメモリセルに対しては、デー
タの読出しを行い、同時に別のメモリセルに対しては、
データの再書込みを行うようにしているので、誤り検出
やデータ再書込みのための時間を短縮することが可能に
なる。
実施例 以下、図面により本発明の実施例を説明する 第１図は本発明に係るECC回路内蔵の半導体記憶装置
の一実施例を示すブロック回路図である。第１図におい
て、１は例えば1Mビットのメモリセルアレイであって、
ここでは、フォルデットビット線構造のものを想定して
いる。つまり、第２図に示すごとく、ワード線対WL
i（ｉ＝0,1,…,1023）とビット線対BLj，▲▼j（ｊ
＝0,1,…,1023）との間に１つのメモリセルMCが設けら
れている。また、第１図において、２はパリティ検査用
セルアレイ、３は各ビット線対毎に設けられたセンスア
ンプ、４はコラムI/Oスイッチ回路、５はメモリセルア
レイおよびパリティチェック用セルアレイ２を選択する
セレクタ回路、６はワード線を選択する行デコーダ／ド
ライバ、７は列デコーダである。８は誤り検出回路であ
って、水平セルデータ群のパリティを検査する水平パリ
ティ検査回路、垂直セルデータ群のパリティを検査する
垂直パリティ検査回路、パリティ検査用セルアレイ２か
ら読出された水平パリティPHと水平パリティ検査回路に
よって出力された水平パリティPH′との一致あるいは不
一致を検出する排他的オア回路、パリティ検査用セルア
レイ２から読出された垂直パリティＰVと垂直パリティ
検査回路によって計算された垂直パリティPV′との一致
あるいは不一致を検出する排他的オア回路、および２つ
の排他的オア回路に接続されたアンド回路により構成さ
れている。従って、読出しデータに誤りが検出されたと
きには、誤り検出回路８は出力DETを発生する。この結
果、誤り訂正回路９は読出しデータD，を反転するこ
とにより誤り訂正を行い、後段に送出する。もちろん、
読出しデータに誤りが検出されなければ、誤り訂正回路
９は読み出しデータD，を反転せずに後段に送出す
る。
の一実施例を示すブロック回路図である。第１図におい
て、１は例えば1Mビットのメモリセルアレイであって、
ここでは、フォルデットビット線構造のものを想定して
いる。つまり、第２図に示すごとく、ワード線対WL
i（ｉ＝0,1,…,1023）とビット線対BLj，▲▼j（ｊ
＝0,1,…,1023）との間に１つのメモリセルMCが設けら
れている。また、第１図において、２はパリティ検査用
セルアレイ、３は各ビット線対毎に設けられたセンスア
ンプ、４はコラムI/Oスイッチ回路、５はメモリセルア
レイおよびパリティチェック用セルアレイ２を選択する
セレクタ回路、６はワード線を選択する行デコーダ／ド
ライバ、７は列デコーダである。８は誤り検出回路であ
って、水平セルデータ群のパリティを検査する水平パリ
ティ検査回路、垂直セルデータ群のパリティを検査する
垂直パリティ検査回路、パリティ検査用セルアレイ２か
ら読出された水平パリティPHと水平パリティ検査回路に
よって出力された水平パリティPH′との一致あるいは不
一致を検出する排他的オア回路、パリティ検査用セルア
レイ２から読出された垂直パリティＰVと垂直パリティ
検査回路によって計算された垂直パリティPV′との一致
あるいは不一致を検出する排他的オア回路、および２つ
の排他的オア回路に接続されたアンド回路により構成さ
れている。従って、読出しデータに誤りが検出されたと
きには、誤り検出回路８は出力DETを発生する。この結
果、誤り訂正回路９は読出しデータD，を反転するこ
とにより誤り訂正を行い、後段に送出する。もちろん、
読出しデータに誤りが検出されなければ、誤り訂正回路
９は読み出しデータD，を反転せずに後段に送出す
る。
読出しモードでは、誤り訂正回路９の出力データはク
ロックφ1，φ2，φ3によって順次制御される増幅段10,
11,12を介して出力データDoutとして外部へ送出される
が、リフレッシュモードにあっては、クロックφ1，
φ2，φ3は駆動されず、この結果、誤り訂正回路９の出
力データは外部へ送出されない。つまり、リフレッシュ
モード時には、誤り訂正回路９の出力データ、つまり、
正しいデータはシフトレジスタ13に格納され、順次、再
びコラムI/Oスイッチ回路４を介してメモリセルアレイ
１に書込まれることになる。この場合、シフトレジスタ
13はメモリセルアレイ１の１列分たとえば1024ビット分
の容量を有しており、従って１リフレッシュ周期毎にシ
フトレジスタ13の正しいデータがメモリセルアレイ１の
１列分に書込まれることになる。
ロックφ1，φ2，φ3によって順次制御される増幅段10,
11,12を介して出力データDoutとして外部へ送出される
が、リフレッシュモードにあっては、クロックφ1，
φ2，φ3は駆動されず、この結果、誤り訂正回路９の出
力データは外部へ送出されない。つまり、リフレッシュ
モード時には、誤り訂正回路９の出力データ、つまり、
正しいデータはシフトレジスタ13に格納され、順次、再
びコラムI/Oスイッチ回路４を介してメモリセルアレイ
１に書込まれることになる。この場合、シフトレジスタ
13はメモリセルアレイ１の１列分たとえば1024ビット分
の容量を有しており、従って１リフレッシュ周期毎にシ
フトレジスタ13の正しいデータがメモリセルアレイ１の
１列分に書込まれることになる。
14は図示しない行アドレスバッファからの外部行アド
レス信号A0〜A9（0〜9）とリフレッシュアドレスカ
ウンタ15のアドレス信号とをマルチプレクスするマルチ
プレクサである。つまり、通常の読出し／書込みモード
時にあっては、マルチプレクサ14によって外部行アドレ
ス信号A0〜A9（0〜9）が行デコーダ／ドライバ６に
供給され、リフレッシュモード時にあっては、マルチプ
レクサ14によってリフレッシュアドレスカウンタ15のア
ドレス信号が行デコーダ／ドライバ６に供給される。
レス信号A0〜A9（0〜9）とリフレッシュアドレスカ
ウンタ15のアドレス信号とをマルチプレクスするマルチ
プレクサである。つまり、通常の読出し／書込みモード
時にあっては、マルチプレクサ14によって外部行アドレ
ス信号A0〜A9（0〜9）が行デコーダ／ドライバ６に
供給され、リフレッシュモード時にあっては、マルチプ
レクサ14によってリフレッシュアドレスカウンタ15のア
ドレス信号が行デコーダ／ドライバ６に供給される。
16は図示しない列アドレスバッファからの外部列アド
レス信号A0′〜A9′カウンタ（0′〜9′）とECC用
アドレスカウンタ17のアドレス信号とをマルチプレクス
するマルチプレクサである。つまり、通常の読出し／書
込みモード時にあっては、マルチプレクサ16によって外
部列アドレス信号A0′〜A9′（0′〜9′）が列デコ
ーダ７に供給され、リフレッシュモード時にあっては、
マルチプレクサ16によってECC用アドレスカウンタ17の
アドレス信号が列デコーダ７に供給される。
レス信号A0′〜A9′カウンタ（0′〜9′）とECC用
アドレスカウンタ17のアドレス信号とをマルチプレクス
するマルチプレクサである。つまり、通常の読出し／書
込みモード時にあっては、マルチプレクサ16によって外
部列アドレス信号A0′〜A9′（0′〜9′）が列デコ
ーダ７に供給され、リフレッシュモード時にあっては、
マルチプレクサ16によってECC用アドレスカウンタ17の
アドレス信号が列デコーダ７に供給される。
18はリフレッシュモード制御回路であって、制御信号
C1〜C6を発生することにより、マルチプレクサ14、リフ
レッシュアドレスカウンタ15、マルチプレクサ16、ECC
用アドレスカウンタ17、シフトレジスタ13、センスアン
プ３、およびコラムI/Oスイッチ回路４を制御するもの
である。つまり、リフレッシュモード時には、マルチプ
レクサ４によりリフレッシュアドレスカウンタ15を選択
させ、マルチプレクサ16によりECC用アドレスカウンタ1
7を選択させ、センスアンプ３を動作させる。また、リ
フレッシュ動作毎に、リフレッシュアドレスカウンタ15
を＋１歩進させ、また、それに同期させてシフトレジス
タ13をシフトさせ、さらに、コラムI/Oスイッチ回路４
を切替える。さらにまた、１列のビット幅（1024）のリ
フレッシュ動作終了毎に、すなわち１リフレッシュ周期
毎にECC用アドレスカウンタ17を＋１歩進させる。
C1〜C6を発生することにより、マルチプレクサ14、リフ
レッシュアドレスカウンタ15、マルチプレクサ16、ECC
用アドレスカウンタ17、シフトレジスタ13、センスアン
プ３、およびコラムI/Oスイッチ回路４を制御するもの
である。つまり、リフレッシュモード時には、マルチプ
レクサ４によりリフレッシュアドレスカウンタ15を選択
させ、マルチプレクサ16によりECC用アドレスカウンタ1
7を選択させ、センスアンプ３を動作させる。また、リ
フレッシュ動作毎に、リフレッシュアドレスカウンタ15
を＋１歩進させ、また、それに同期させてシフトレジス
タ13をシフトさせ、さらに、コラムI/Oスイッチ回路４
を切替える。さらにまた、１列のビット幅（1024）のリ
フレッシュ動作終了毎に、すなわち１リフレッシュ周期
毎にECC用アドレスカウンタ17を＋１歩進させる。
なお、第１図におけるデータバスD,Dは通常の読出し
／書込みモード時に用いられると共に、リフレッシュモ
ード時のECCパトロールデータ読出しにも用いられる。
他方、データバスDECC，ECCはリフレッシュモード時
のECCパトロールデータの再書込みに用いられる。ま
た、第１図においては、通常の書込みモード用の書込み
制御用の回路は省略してある。
／書込みモード時に用いられると共に、リフレッシュモ
ード時のECCパトロールデータ読出しにも用いられる。
他方、データバスDECC，ECCはリフレッシュモード時
のECCパトロールデータの再書込みに用いられる。ま
た、第１図においては、通常の書込みモード用の書込み
制御用の回路は省略してある。
第２図は第１図のコラムI/Oスイッチ回路４を含む部
分回路図である。第２図において、各ビット線対には２
対のカラムスイッチおよび１つのアンド回路が設けられ
ている。たとえば、ビット線対BLj，▲▼jには、第
１のカラムスイッチとしてのトランジスタQ1，Q2、第２
のカラムスイッチとしてのトランジスタQ3，Q4、および
アンド回路Ｇが設けられ、また、ビット線対BLj-1，▲
▼j-1には、第１のカラムスイッチとしてのトラン
ジスタQ1′，Q2′、第２のカラムスイッチとしてのトラ
ンジスタQ3′，Q4′、およびアンドド回路Ｇ′が設けら
れている。この場合、第１ののカラムスイッチたとえば
Q1，Q2はビット線対BLj，▲▼jをデータバスD，
に接続させるためのものであり、第２のカラムスイッチ
たとえばQ3，Q4はビット線対BLj，▲▼jをデータバ
スDECC，ECCに接続させるためのものである。
分回路図である。第２図において、各ビット線対には２
対のカラムスイッチおよび１つのアンド回路が設けられ
ている。たとえば、ビット線対BLj，▲▼jには、第
１のカラムスイッチとしてのトランジスタQ1，Q2、第２
のカラムスイッチとしてのトランジスタQ3，Q4、および
アンド回路Ｇが設けられ、また、ビット線対BLj-1，▲
▼j-1には、第１のカラムスイッチとしてのトラン
ジスタQ1′，Q2′、第２のカラムスイッチとしてのトラ
ンジスタQ3′，Q4′、およびアンドド回路Ｇ′が設けら
れている。この場合、第１ののカラムスイッチたとえば
Q1，Q2はビット線対BLj，▲▼jをデータバスD，
に接続させるためのものであり、第２のカラムスイッチ
たとえばQ3，Q4はビット線対BLj，▲▼jをデータバ
スDECC，ECCに接続させるためのものである。
通常の読出しあるいは書込みモード時にあっては、リ
フレッシュモード制御回路18からの制御信号C6はローレ
ベルとされるので、列デコーダ７によってたとえばビッ
ト線対BLj，▲▼jに属する第１のコラムスイッチの
みが駆動されるが、リフレッシュモード時にあっては、
リフレッシュモード制御回路18からの制御信号C6はハイ
レベルとされるので、列デコーダ７によってたとえばビ
ット線対BLj，▲▼jに属する第１のコラムスイッチ
と１つ前のビット線対BLj-1，▲▼j-1に属する第２
のコラムスイッチの両方が同時に駆動される。これによ
り、リフレッシュモード時の検査対象メモリセルの列ア
ドレスの１つ前の列アドレスのメモリセルに対して、つ
まり前回のリフレッシュ周期検査を行ったメモリセルに
対してシフトレジスタ13からの正しいデータが書込まれ
ることになる。
フレッシュモード制御回路18からの制御信号C6はローレ
ベルとされるので、列デコーダ７によってたとえばビッ
ト線対BLj，▲▼jに属する第１のコラムスイッチの
みが駆動されるが、リフレッシュモード時にあっては、
リフレッシュモード制御回路18からの制御信号C6はハイ
レベルとされるので、列デコーダ７によってたとえばビ
ット線対BLj，▲▼jに属する第１のコラムスイッチ
と１つ前のビット線対BLj-1，▲▼j-1に属する第２
のコラムスイッチの両方が同時に駆動される。これによ
り、リフレッシュモード時の検査対象メモリセルの列ア
ドレスの１つ前の列アドレスのメモリセルに対して、つ
まり前回のリフレッシュ周期検査を行ったメモリセルに
対してシフトレジスタ13からの正しいデータが書込まれ
ることになる。
次に第１図を含めて第２図の回路によるECCパトロー
ル機能付リフレッシュ動作について説明する。始めに、
1024回のリフレッシュサイクルよりなる１リフレッシュ
周期によってビット線対BLj-1，▲▼j-1に属する10
24個のメモリセルが検査され、この結果、これらのメモ
リセルについての正しいデータがシフトレジスタ13に格
納されているものとする。次のリフレッシュサイクルで
は、リフレッシュアドレスカウンタ15の＋１歩進および
シフトレジスタ13の１ビットシフトを行うと共に、ECC
用アドレスカウンタ17の＋１歩進を行う。なお、この場
合、リフレッシュアドレスカウンタ15およびECC用アド
レスカウンタ17は共に210進巡回カウンタである。次い
で、マルチプレクサ14,16によりリフレッシュアドレス
カウンタ15およびECC用アドレスカウンタ17が選択さ
れ、センスアンプ３およびコラムI/Oスイッチ回路４が
共に駆動されると（制御信号C5，C6が共にハイレベルに
されると）、ワード線WL0に接続されたすべてのメモリ
セルに対してリフレッシュ動作が行われると共に、ワー
ド線WL0とビット線BLjとに接続されたメモリセルからの
データが選択された第１のコラムスイッチQ1，Q2を介し
てデータバスD，に読出される。すなわち、このメモ
リセルに対するECCパトロール機能としての読出し動作
が行われる。このときリフレッシュ対象セルは水平垂直
パリティ検査が行われるが、当該セルのカラムアドレス
（列アドレス）の１番地前のセルは、このサイクルで正
しいデータを書込む対象であるため正しいデータを保持
しているとは限らない。従って、パリティチェックに用
いるデータとしては１番地前のカラムのセルに対しては
セル自体からの読出データではなくレジスタ内に蓄えて
ある訂正ずみのデータを用いる必要がある。この結果、
このメモリセルの読出しデータに誤りが検出されたとき
には、誤り検出回路８および誤り訂正回路９によって誤
り訂正が行われた後に正しいデータがシフトレジスタ13
の第１のビットに格納される。誤りが検出されないとき
には、データは訂正されずにそのままシフトレジスタ13
の第１のビットに格納される。また、同時に、制御信号
C6のハイレベルのためにアンド回路Ｇが開成されてビッ
ト線対BLj-1，▲▼j-1に属する第２のコラムスイッ
チQ3′，Q4′によって各ビット線BLj-1，▲▼j-1が
データバスDECC，ECCに接続される。この結果、上述
のECCパトロール機能としての読出し動作と同時に、１
つ前の列アドレスにおけるメモリセル、すなわちワード
線WL0とビット線BLj-1に接続されたメモリセルに対して
ECCパトロール機能としての書込み動作が行われる。つ
まり、シフトレジスタ13の第1024ビット（最終ビット）
のデータがデータバスDECC，ECCより第２のカラムス
イッチQ3′，Q4′を介してワード線WL0とビット線BLj-1
とに接続されたメモリセルに書込まれ、これにより、第
１のリフレッシュサイクルが終了する。
ル機能付リフレッシュ動作について説明する。始めに、
1024回のリフレッシュサイクルよりなる１リフレッシュ
周期によってビット線対BLj-1，▲▼j-1に属する10
24個のメモリセルが検査され、この結果、これらのメモ
リセルについての正しいデータがシフトレジスタ13に格
納されているものとする。次のリフレッシュサイクルで
は、リフレッシュアドレスカウンタ15の＋１歩進および
シフトレジスタ13の１ビットシフトを行うと共に、ECC
用アドレスカウンタ17の＋１歩進を行う。なお、この場
合、リフレッシュアドレスカウンタ15およびECC用アド
レスカウンタ17は共に210進巡回カウンタである。次い
で、マルチプレクサ14,16によりリフレッシュアドレス
カウンタ15およびECC用アドレスカウンタ17が選択さ
れ、センスアンプ３およびコラムI/Oスイッチ回路４が
共に駆動されると（制御信号C5，C6が共にハイレベルに
されると）、ワード線WL0に接続されたすべてのメモリ
セルに対してリフレッシュ動作が行われると共に、ワー
ド線WL0とビット線BLjとに接続されたメモリセルからの
データが選択された第１のコラムスイッチQ1，Q2を介し
てデータバスD，に読出される。すなわち、このメモ
リセルに対するECCパトロール機能としての読出し動作
が行われる。このときリフレッシュ対象セルは水平垂直
パリティ検査が行われるが、当該セルのカラムアドレス
（列アドレス）の１番地前のセルは、このサイクルで正
しいデータを書込む対象であるため正しいデータを保持
しているとは限らない。従って、パリティチェックに用
いるデータとしては１番地前のカラムのセルに対しては
セル自体からの読出データではなくレジスタ内に蓄えて
ある訂正ずみのデータを用いる必要がある。この結果、
このメモリセルの読出しデータに誤りが検出されたとき
には、誤り検出回路８および誤り訂正回路９によって誤
り訂正が行われた後に正しいデータがシフトレジスタ13
の第１のビットに格納される。誤りが検出されないとき
には、データは訂正されずにそのままシフトレジスタ13
の第１のビットに格納される。また、同時に、制御信号
C6のハイレベルのためにアンド回路Ｇが開成されてビッ
ト線対BLj-1，▲▼j-1に属する第２のコラムスイッ
チQ3′，Q4′によって各ビット線BLj-1，▲▼j-1が
データバスDECC，ECCに接続される。この結果、上述
のECCパトロール機能としての読出し動作と同時に、１
つ前の列アドレスにおけるメモリセル、すなわちワード
線WL0とビット線BLj-1に接続されたメモリセルに対して
ECCパトロール機能としての書込み動作が行われる。つ
まり、シフトレジスタ13の第1024ビット（最終ビット）
のデータがデータバスDECC，ECCより第２のカラムス
イッチQ3′，Q4′を介してワード線WL0とビット線BLj-1
とに接続されたメモリセルに書込まれ、これにより、第
１のリフレッシュサイクルが終了する。
次にリフレッシュサイクルでは、リフレッシュアドレ
スカウンタ15の＋１歩進およびシフトレジスタ13の１ビ
ットシフトを行い、ECC用アドレスカウンタ17の＋１歩
進は行わない。次いで、マルチプレクサ14,16によりリ
フレッシュアドレスカウンタ15およびECC用アドレスカ
ウンタ17が選択され、センスアンプ３およびコラムI/O
スイッチ回路４が共に駆動されると、ワード線WL0に接
続されたすべてのメモリセルに対してリフレッシュ動作
が行われると共に、ワード線WL1とビット線BLjとに接続
されたメモリセルからのデータが選択された第１のコラ
ムスイッチQ1，Q2を介してデータバスD，に読出さ
れ、すなわち、このメモリセルに対するECCパトロール
機能としての読出し動作が行われる。この結果、正しい
データがシフトレジスタ13の第１のビットに格納され
る。また、同時に、制御信号C6のハイレベルのためにア
ンド回路Ｇが開成されてビット線対BLj-1，▲▼j-1
に属する第２のコラムスイッチQ3′，Q4′によって各ビ
ット線BLj-1，▲▼j-1がデータバスDECC，ECCに
接続され、１つ前の列アドレスにおけるメモリセル、す
なわちワード線WL1とビット線BLj-1に接続されたメモリ
セルに対してECCパトロール機能としての書込み動作が
行われる。つまり、シフトレジスタ13の第1024ビット
（最終ビット）のデータがデータバスDECC，ECCより
第２のカラムスイッチQ3′，Q4′を介してワード線WL1
とビット線BLj-1とに接続されたメモリセルに書込ま
れ、これにより、第２のリフレッシュサイクルが終了す
る。
スカウンタ15の＋１歩進およびシフトレジスタ13の１ビ
ットシフトを行い、ECC用アドレスカウンタ17の＋１歩
進は行わない。次いで、マルチプレクサ14,16によりリ
フレッシュアドレスカウンタ15およびECC用アドレスカ
ウンタ17が選択され、センスアンプ３およびコラムI/O
スイッチ回路４が共に駆動されると、ワード線WL0に接
続されたすべてのメモリセルに対してリフレッシュ動作
が行われると共に、ワード線WL1とビット線BLjとに接続
されたメモリセルからのデータが選択された第１のコラ
ムスイッチQ1，Q2を介してデータバスD，に読出さ
れ、すなわち、このメモリセルに対するECCパトロール
機能としての読出し動作が行われる。この結果、正しい
データがシフトレジスタ13の第１のビットに格納され
る。また、同時に、制御信号C6のハイレベルのためにア
ンド回路Ｇが開成されてビット線対BLj-1，▲▼j-1
に属する第２のコラムスイッチQ3′，Q4′によって各ビ
ット線BLj-1，▲▼j-1がデータバスDECC，ECCに
接続され、１つ前の列アドレスにおけるメモリセル、す
なわちワード線WL1とビット線BLj-1に接続されたメモリ
セルに対してECCパトロール機能としての書込み動作が
行われる。つまり、シフトレジスタ13の第1024ビット
（最終ビット）のデータがデータバスDECC，ECCより
第２のカラムスイッチQ3′，Q4′を介してワード線WL1
とビット線BLj-1とに接続されたメモリセルに書込ま
れ、これにより、第２のリフレッシュサイクルが終了す
る。
上述の動作が繰返されて1024回のリフレッシュサイク
ルが終了すると、ビット線対BLj，▲▼jに続する10
24個のメモリセルに対するECCパトロールが終了する。
ルが終了すると、ビット線対BLj，▲▼jに続する10
24個のメモリセルに対するECCパトロールが終了する。
このようにして、第１図および第２図に示す実施例に
おけるリフレッシュ動作モードにおいては、ECCパトロ
ール機能としての読出し動作と１つ前の列アドレスに対
するECCパトロール機能としての書込み動作とが同時に
行われる。
おけるリフレッシュ動作モードにおいては、ECCパトロ
ール機能としての読出し動作と１つ前の列アドレスに対
するECCパトロール機能としての書込み動作とが同時に
行われる。
第３図は本発明に係るECC回路の半導体記憶装置の他
の実施例を示す回路図であって、コラムI/Oスイッチ回
路４′が第１図のコラムI/Oスイッチ回路４と異なる。
の実施例を示す回路図であって、コラムI/Oスイッチ回
路４′が第１図のコラムI/Oスイッチ回路４と異なる。
第３図のコラムI/Oスイッチ回路４′を第４図を参照
して説明すると、データバスは１対のみ設けてあり、ビ
ット線対例えばBLj-1，▲▼j-1にはトランジスタ
Q5′，Q6′が設けられ、ビット線対BLj，▲▼jには
トランジスタQ5，Q6が設けられている。リフレッシュモ
ード時には、たとえば行デコーダ／ドライバ６がワード
線WL0を選択し且つ、列デコーダ７がビット線対BLj，▲
▼j-1を選択しているものとする。読出動作時（パ
トロール動作ではない）にはC6がハイレベルにされ、従
って、その反転信号6がローレベルにされる。この結
果、ワード線WL0に接続されたすべてのメモリセルに対
してエラー訂正を伴わないリフレッシュ動作が行われる
と共に、ワード線WL0とビット線BLjとに接続されたメモ
リセルからのデータが選択されたコラムスイッチQ1，Q2
を介してデータバスに読出される。
して説明すると、データバスは１対のみ設けてあり、ビ
ット線対例えばBLj-1，▲▼j-1にはトランジスタ
Q5′，Q6′が設けられ、ビット線対BLj，▲▼jには
トランジスタQ5，Q6が設けられている。リフレッシュモ
ード時には、たとえば行デコーダ／ドライバ６がワード
線WL0を選択し且つ、列デコーダ７がビット線対BLj，▲
▼j-1を選択しているものとする。読出動作時（パ
トロール動作ではない）にはC6がハイレベルにされ、従
って、その反転信号6がローレベルにされる。この結
果、ワード線WL0に接続されたすべてのメモリセルに対
してエラー訂正を伴わないリフレッシュ動作が行われる
と共に、ワード線WL0とビット線BLjとに接続されたメモ
リセルからのデータが選択されたコラムスイッチQ1，Q2
を介してデータバスに読出される。
一方、ECCパトロールを行うリフレッシュ動作はエラ
ー訂正を伴わない読出動作とは異なって例えば8msおき
に定期的に行い、このとき制御信号C6はローレベル、
6がハイレベルとなり、列デコーダはリフレッシュにお
けるエラーチェック対象セルの１番地だけ前のカラムア
ドレスのセルにデータ線を結合させる。エラーチェック
対象のセルデータはECC回路の水平，垂直パリティチェ
ック用の読出専用データバス（これはセレクタ回路５の
中に含まれ、1Mbの場合水平32本、垂直32本の配線であ
る）からチェック回路に送られるのでコモンデータバス
D，にデータを取出す必要はないため、D，は１番地
前のセルへの書込専用に用いる訳である。この結果、こ
の検査対象メモリセルの読出しデータに誤りが検出され
たときには、誤り検出回路８および誤り訂正回路９によ
って誤り訂正が行われた後に正しいデータがシフトレジ
スタ13の第１のビットに格納される。誤りが検出されな
いときには、データは訂正されずにそのままシフトレジ
スタ13の第１のビットに格納される。これと同時にシフ
トレジスタ13の第1024ビット（最終ビット）のデータが
データバスDECC，ECCより第２のカラムスイッチ
Q3′，Q4′を介してワード線WL0とビット線BLj-1とに接
続されたメモリセル即ち検査対象セルより１番地前のセ
ルに書込まれ、これにより、１リフレッシュサイクルが
終了する。
ー訂正を伴わない読出動作とは異なって例えば8msおき
に定期的に行い、このとき制御信号C6はローレベル、
6がハイレベルとなり、列デコーダはリフレッシュにお
けるエラーチェック対象セルの１番地だけ前のカラムア
ドレスのセルにデータ線を結合させる。エラーチェック
対象のセルデータはECC回路の水平，垂直パリティチェ
ック用の読出専用データバス（これはセレクタ回路５の
中に含まれ、1Mbの場合水平32本、垂直32本の配線であ
る）からチェック回路に送られるのでコモンデータバス
D，にデータを取出す必要はないため、D，は１番地
前のセルへの書込専用に用いる訳である。この結果、こ
の検査対象メモリセルの読出しデータに誤りが検出され
たときには、誤り検出回路８および誤り訂正回路９によ
って誤り訂正が行われた後に正しいデータがシフトレジ
スタ13の第１のビットに格納される。誤りが検出されな
いときには、データは訂正されずにそのままシフトレジ
スタ13の第１のビットに格納される。これと同時にシフ
トレジスタ13の第1024ビット（最終ビット）のデータが
データバスDECC，ECCより第２のカラムスイッチ
Q3′，Q4′を介してワード線WL0とビット線BLj-1とに接
続されたメモリセル即ち検査対象セルより１番地前のセ
ルに書込まれ、これにより、１リフレッシュサイクルが
終了する。
このようにして、第３図，第４図に示す第２の実施例
においても、第１図，第２図に示す第１の実施例と同様
な動作が行われる。
においても、第１図，第２図に示す第１の実施例と同様
な動作が行われる。
なお、上述の実施例においては、フォルデットビット
線を有する装置について説明したが、本発明はオープン
ビット線を有する装置にも適用し得ることは言うまでも
ない。
線を有する装置について説明したが、本発明はオープン
ビット線を有する装置にも適用し得ることは言うまでも
ない。
発明の効果 以上説明したように本発明によれば、ECCパトロール
機能をも行うリフレッシュ動作時間を短縮することがで
き、従って、リフレッシュオーバヘッドを短縮できる。
機能をも行うリフレッシュ動作時間を短縮することがで
き、従って、リフレッシュオーバヘッドを短縮できる。
第１図は本発明に係るECC回路内蔵の半導体記憶装置の
一実施例を示すブロック回路図、第２図は第１図のコラ
ムI/Oスイッチ回路を含む部分回路図、第３図は本発明
に係るECC回路内蔵の半導体記憶装置の一実施例を示す
ブロック回路図、第４図は第３図のコラムI/Oスイッチ
回路を含む部分回路図である。 １…メモリセルアレイ、２…パリティ検査用セルアレ
イ、４…コラムI/Oスイッチ回路、８…誤り検出回路
（記憶データ検査回路）、９…誤り訂正回路（記憶デー
タ検査回路）、13…シフトレジスタ（検査済データ記憶
手段）、17…列デコーダ（列選択手段）。
一実施例を示すブロック回路図、第２図は第１図のコラ
ムI/Oスイッチ回路を含む部分回路図、第３図は本発明
に係るECC回路内蔵の半導体記憶装置の一実施例を示す
ブロック回路図、第４図は第３図のコラムI/Oスイッチ
回路を含む部分回路図である。 １…メモリセルアレイ、２…パリティ検査用セルアレ
イ、４…コラムI/Oスイッチ回路、８…誤り検出回路
（記憶データ検査回路）、９…誤り訂正回路（記憶デー
タ検査回路）、13…シフトレジスタ（検査済データ記憶
手段）、17…列デコーダ（列選択手段）。
Claims (2)
- 【請求項１】マトリクス状に配列された複数のメモリセ
ルを行毎にリフレッシュするリフレッシュサイクルを１
列のビット幅分繰り返す１リフレッシュ周期を単位とし
て、リフレッシュ動作を１行のビット幅分連続して繰り
返す場合、ある行に属するメモリセルをリフレッシュす
るときに、ある列に属するメモリセルに対して記憶デー
タの検査のための読出しを行うと同時に、前記のリフレ
ッシュ動作中のある行にあって他の列に属するメモリセ
ルに対して以前のリフレッシュ周期中に得られた検査済
の正しいデータを書込む動作を複数のリフレッシュ周期
にわたり順次行うようにした半導体記憶装置のリフレッ
シュおよびデータ検査方法。 - 【請求項２】マトリクス状に配列された複数のメモリセ
ルを具備する半導体記憶装置のリフレッシュデータ検査
装置にあって、前記メモリセルを行毎にリフレッシュす
るリフレッシュサイクルを１列のビット幅分繰り返す１
リフレッシュ周期を単位として、リフレッシュ動作を１
行のビット幅分連続して繰り返すリフレッシュ手段と、
前記メモリセルを２列毎順次指定する列指定手段と、前
記リフレッシュ手段によってリフレッシュされている行
であって前記列指定手段によって指定された２列の内の
１つの列に属するメモリセルの記憶データを読出して検
査を行う記憶データ検査回路と、該記憶データ検査回路
の出力にもとづいて検査済データを記憶する検査済デー
タ記憶手段と、該検査済データ記憶手段により記憶され
た以前のリフレッシュ周期中に得られた記憶内容にもと
づいて、前記リフレッシュ手段によってリフレッシュさ
れている行であって前記列指定手段によって指定された
他の列に属するメモリセルに対して検査済データを書込
む検査済みデータ書込手段とを具備した半導体記憶装置
のリフレッシュおよびデータ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237434A JPH0831280B2 (ja) | 1984-11-13 | 1984-11-13 | 半導体記憶装置のリフレツシユおよびデ−タ検査方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237434A JPH0831280B2 (ja) | 1984-11-13 | 1984-11-13 | 半導体記憶装置のリフレツシユおよびデ−タ検査方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117788A JPS61117788A (ja) | 1986-06-05 |
| JPH0831280B2 true JPH0831280B2 (ja) | 1996-03-27 |
Family
ID=17015298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237434A Expired - Lifetime JPH0831280B2 (ja) | 1984-11-13 | 1984-11-13 | 半導体記憶装置のリフレツシユおよびデ−タ検査方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831280B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11163640B2 (en) | 2019-08-29 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of controlling of repair of semiconductor memory devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677985A (en) * | 1979-11-26 | 1981-06-26 | Toshiba Corp | Semiconductor memory device |
| JPS5862891A (ja) * | 1981-10-09 | 1983-04-14 | Fujitsu Ltd | メモリ再書込み方式 |
-
1984
- 1984-11-13 JP JP59237434A patent/JPH0831280B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11163640B2 (en) | 2019-08-29 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of controlling of repair of semiconductor memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117788A (ja) | 1986-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |