JPH0831431B2 - Inspection methods - Google Patents

Inspection methods

Info

Publication number
JPH0831431B2
JPH0831431B2 JP28467387A JP28467387A JPH0831431B2 JP H0831431 B2 JPH0831431 B2 JP H0831431B2 JP 28467387 A JP28467387 A JP 28467387A JP 28467387 A JP28467387 A JP 28467387A JP H0831431 B2 JPH0831431 B2 JP H0831431B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
semiconductor
annular plate
map
dicing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP28467387A
Other languages
Japanese (ja)
Other versions
JPH01125949A (en
Inventor
渉 唐沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP28467387A priority Critical patent/JPH0831431B2/en
Publication of JPH01125949A publication Critical patent/JPH01125949A/en
Publication of JPH0831431B2 publication Critical patent/JPH0831431B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00Marks applied to devices, e.g. for alignment or identification
    • H10W46/201Marks applied to devices, e.g. for alignment or identification located on the periphery of wafers, e.g. orientation notches or lot numbers

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Dicing (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、検査方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an inspection method.

(従来の技術) 一般に、半導体デバイスの製造においては、ほぼ円板
状に形成された半導体ウエハ上に多数の半導体デバイス
を形成し、ダイシングソーによって個々の半導体デバイ
スに切断する。
(Prior Art) Generally, in the manufacture of semiconductor devices, a large number of semiconductor devices are formed on a semiconductor wafer formed in a substantially disk shape, and cut into individual semiconductor devices by a dicing saw.

このようなダイシング工程においては、従来第3図に
示すようなダイシング装置を使用している。すなわち、
ダイシング装置1は、中央に開口部2を有する環状板か
らなり、裏面側からこの開口部2を塞ぐように粘着性シ
ール3を貼着し、開口部2部分に露出した粘着性シール
3に半導体ウエハ4を貼り付けることによって、ダイシ
ング装置1に半導体ウエハ4を固定する。そして、ダイ
シングソーにより、半導体ウエハ4に形成された図示し
ないスクライブラインに沿って切断し、これらの半導体
デバイスの中から良品を選別して取り出す。なお、この
時の良品および不良品の選別のため、ダイシング工程の
前工程であるプロービング工程において個々の半導体デ
バイスについて試験測定を行い、例えば不良品の半導体
デバイスには、インカーによってインキングを行い、こ
のインクの有無によって良品、不良品の識別を行ってい
る。
In such a dicing process, a dicing device as shown in FIG. 3 is conventionally used. That is,
The dicing device 1 is composed of an annular plate having an opening 2 at the center, and an adhesive seal 3 is attached from the back surface side so as to close the opening 2, and the semiconductor is attached to the adhesive seal 3 exposed at the opening 2 part. By sticking the wafer 4, the semiconductor wafer 4 is fixed to the dicing device 1. Then, it is cut along a scribe line (not shown) formed on the semiconductor wafer 4 by a dicing saw, and non-defective products are selected and taken out from these semiconductor devices. In order to select good products and defective products at this time, test measurement is performed on individual semiconductor devices in a probing process which is a pre-process of the dicing process, and for example, defective semiconductor devices are inked by an inker, A good product and a defective product are distinguished by the presence or absence of this ink.

(発明が解決しようとする問題点) 一般に、半導体ウエハには、識別用の記号、例えば文
字、数字、バーコード等が印字されているが、半導体デ
バイスの製造工程において、半導体ウエハ上に複数層の
膜を形成する工程を経るため識別用の記号の上にも複数
層の膜が形成されてしまい、プローブ装置によって試験
測定を行うなどの最終側の工程においては、このような
識別用の記号を機械的に読取ることは困難になる。ま
た、ダイシング工程で半導体ウエハを個々の半導体デバ
イスに切断した後は、上記識別用の記号を機械的に読取
ることは不可能になる。
(Problems to be Solved by the Invention) Generally, a semiconductor wafer is printed with identification symbols, such as letters, numbers, and bar codes, but in the process of manufacturing a semiconductor device, a plurality of layers are formed on the semiconductor wafer. Since the process of forming the film is performed, a multi-layer film is also formed on the identification symbol, and such an identification symbol is used in the final step such as performing the test measurement by the probe device. Is difficult to read mechanically. Further, after the semiconductor wafer is cut into individual semiconductor devices in the dicing process, it becomes impossible to mechanically read the identification symbol.

このように半導体ウエハの識別が困難なため、プロー
ブ装置による試験測定の際に、良品および不良品半導体
デバイスの半導体ウエハ上の位置を表すマップがデータ
として得られるにもかかわらず、後工程においてこのマ
ップと半導体ウエハとの付き合せが困難となり、このた
め従来は、上記マップに従って不良品半導体デバイスに
インキングを行い、このインクの有無によって良品、不
良品の選別を行っている。
As described above, since it is difficult to identify the semiconductor wafer, a map showing the positions on the semiconductor wafer of non-defective and defective semiconductor devices can be obtained as data during the test measurement by the probe device, but this can be obtained in the subsequent process. It becomes difficult to match the map and the semiconductor wafer. Therefore, conventionally, defective semiconductor devices are inked according to the map, and non-defective and defective products are selected according to the presence or absence of the ink.

しかしながら、インキングを行うと、インクが飛散し
て良品半導体デバイスに付着することがあるという問題
や、インクを乾燥させるためのベーキングが必要とな
り、工程数が増加し、生産性が悪化する等の問題があ
る。
However, when inking is performed, the ink may be scattered and adhere to a non-defective semiconductor device, or baking for drying the ink is required, which increases the number of steps and deteriorates productivity. There's a problem.

本発明は、かかる従来の事情に対処してなされたもの
で、インキングおよびインキングにともなうベーキング
工程を削除可能とする検査方法を提供しようとするもの
である。
The present invention has been made in view of such conventional circumstances, and an object thereof is to provide an inspection method capable of eliminating the inking and the baking process associated with the inking.

[発明の構成] (問題点を解決するための手段) すなわち本発明は、半導体ウエハにプロービングし、
この半導体ウエハに形成された個々の半導体デバイスに
ついて試験測定を行い、これらの半導体デバイスの良、
不良の測定結果を示すマップを得る工程と、 この工程で得られた前記マップを、中央に設けられた
開口部を閉塞する如く貼着された粘着性シールにより前
記半導体ウエハを保持する環状板に設けられた電気回路
装置に書き込む工程と、 前記半導体ウエハ保持した前記環状板を搬送する工程
と、 この工程によって搬送された前記環状板に保持された
前記半導体ウエハをダイシングするとともに、当該環状
板に設けられた前記電気回路装置から前記マップを読取
り、このマップに従ってダイシングされた前記半導体ウ
エハの前記半導体デバイスの良品を選別する工程と を具備したことを特徴とする。
[Structure of the Invention] (Means for Solving Problems) That is, according to the present invention, a semiconductor wafer is probed,
Test measurement is performed on each semiconductor device formed on this semiconductor wafer, and
The step of obtaining a map showing the measurement result of the defect, and the map obtained in this step to an annular plate holding the semiconductor wafer by an adhesive seal attached so as to close the opening provided in the center. A step of writing in the electric circuit device provided, a step of carrying the annular plate holding the semiconductor wafer, a step of dicing the semiconductor wafer held by the annular plate carried by this step, and A step of reading the map from the provided electric circuit device and selecting a non-defective product of the semiconductor device of the semiconductor wafer diced according to the map.

(作用) 上記構成の本発明の検査方法では、半導体ウエハにプ
ロービングし、この半導体ウエハに形成された個々の半
導体デバイスについて試験測定を行い、これらの半導体
デバイスの良、不良の測定結果を示すマップを得る工程
と、 この工程で得られた前記マップを、中央に設けられた
開口部を閉塞する如く貼着された粘着性シールにより前
記半導体ウエハを保持する環状板に設けられた電気回路
装置に書き込む工程と、 前記半導体ウエハ保持した前記環状板を搬送する工程
と、 この工程によって搬送された前記環状板に保持された
前記半導体ウエハをダイシングするとともに、当該環状
板に設けられた前記電気回路装置から前記マップを読取
り、このマップに従ってダイシングされた前記半導体ウ
エハの前記半導体デバイスの良品を選別する工程と を具備している。
(Operation) In the inspection method of the present invention having the above configuration, a semiconductor wafer is probed, and test measurement is performed on individual semiconductor devices formed on this semiconductor wafer, and a map showing measurement results of good and defective of these semiconductor devices. And the map obtained in this step in an electric circuit device provided on an annular plate holding the semiconductor wafer by an adhesive seal attached so as to close the opening provided at the center. A writing step, a step of transferring the annular plate holding the semiconductor wafer, a step of dicing the semiconductor wafer held by the annular plate transferred in this step, and the electric circuit device provided on the annular plate Read the map from the above, and select non-defective semiconductor device of the semiconductor wafer diced according to this map. And a separate step.

したがって、例えば電気的あるいは光学的にこれらの
情報を読み取り、半導体ウエハを識別することができ、
プローブ装置によって作成された前述のマップと半導体
ウエハとの付き合せを行うことができ、マップに従って
処理を行うことができる。このため、インキングは不要
となる。
Therefore, for example, it is possible to read the information electrically or optically to identify the semiconductor wafer,
The above-mentioned map created by the probe device and the semiconductor wafer can be associated with each other, and the process can be performed according to the map. Therefore, inking becomes unnecessary.

(実施例) 以下本発明の検査方法を図面を参照して実施例につい
て説明する。
(Examples) Examples of the inspection method of the present invention will be described below with reference to the drawings.

ダイシング装置11は、中央に開口部12を有する環状板
からなり、裏面側からこの開口部12を塞ぐように粘着性
シール13を貼着し、開口部12部分に露出した粘着性シー
ル13に半導体ウエハ14を貼り付けることによって、ダイ
シング装置11に半導体ウエハ14を固定する。
The dicing device 11 is composed of an annular plate having an opening 12 in the center, and an adhesive seal 13 is attached from the back surface side so as to close the opening 12, and the adhesive seal 13 exposed at the opening 12 is a semiconductor. By sticking the wafer 14, the semiconductor wafer 14 is fixed to the dicing device 11.

また、例えばダイシング装置11の環状板上側部分に
は、規則正しく配列された複数の透孔15が形成されてい
る。これらの透孔15は、開口部12部分に貼り付けられた
半導体ウエハ14についての情報を表示するためのもの
で、開口部12と同様にこれらの透孔15を閉塞するよう粘
着性シール13を貼着し、例えばレーザ装置や機械的な針
状物等で所定の透孔15部位にのみ貫通孔を穿設すること
により、この貫通孔の有無および位置によって例えば半
導体ウエハ14のIDコード等を表す。
Further, for example, in the upper portion of the annular plate of the dicing device 11, a plurality of through holes 15 which are regularly arranged are formed. These through holes 15 are for displaying information about the semiconductor wafer 14 attached to the opening 12 portion, and like the opening 12, an adhesive seal 13 is provided so as to close these through holes 15. By sticking, for example, by forming a through hole only in a predetermined through hole 15 portion with a laser device or a mechanical needle-like object, an ID code or the like of the semiconductor wafer 14 is determined depending on the presence and position of this through hole. Represent

上記構成のこの実施例のウエハのダイシング装置11を
用いた場合、ダイシングソーにより、半導体ウエハ14に
形成された図示しないスクライブラインに沿って切断
し、これらの半導体デバイスの中から良品を選別して取
り出す際に、透孔15によって表示されるIDコードを、例
えばレーザ光、フォトダイオード等を用いた光学的な装
置によって読み取ることにより、半導体ウエハ14を識別
することができる。したがって、プローブ装置による半
導体デバイスの試験測定後、例えば他の工場に搬送して
ダイシングを行う場合等でも、プローブ装置による測定
によって得られたマップと半導体ウエハのIDコードとの
付き合せを行うことができ、測定結果のマップとIDコー
ドを良品選別工程に送ることにより、正確にマップに従
って良品の選別を行うことができる。このため、インキ
ングは不要となる。
When the wafer dicing apparatus 11 of this embodiment having the above-mentioned configuration is used, a dicing saw is used to cut along a scribe line (not shown) formed on the semiconductor wafer 14, and non-defective products are selected from these semiconductor devices. When taking out, the semiconductor wafer 14 can be identified by reading the ID code displayed by the through hole 15 with an optical device using, for example, a laser beam or a photodiode. Therefore, after the test measurement of the semiconductor device by the probe device, for example, even when carrying it to another factory for dicing, it is possible to associate the map obtained by the measurement with the probe device with the ID code of the semiconductor wafer. By sending the map of the measurement results and the ID code to the non-defective item selection step, the non-defective item can be accurately selected according to the map. Therefore, inking becomes unnecessary.

第2図は他の実施例のウエハのダイシング装置を示す
もので、この実施例では、半導体ウエハ14についての情
報を示す手段として透孔15に換えて、電気的に情報を記
憶する電気回路装置、例えば小型のICカード20が、例え
ばダイシング装置11の環状板上側部分固着されている。
FIG. 2 shows a wafer dicing apparatus according to another embodiment. In this embodiment, an electric circuit device for electrically storing information instead of the through hole 15 as means for indicating information about the semiconductor wafer 14 is shown. For example, a small IC card 20 is fixed to the upper part of the annular plate of the dicing device 11, for example.

上記構成のこの実施例のウエハのダイシング装置で
は、前述の実施例と同様な効果を得られるとともに、例
えばプローブ装置による測定によって得られたマップを
直接ICカード20に書き込んでおくことも可能となる。
With the wafer dicing apparatus of this embodiment having the above-described structure, the same effects as those of the above-described embodiment can be obtained, and it is also possible to directly write the map obtained by the measurement by the probe device to the IC card 20, for example. .

なお、これらの実施例では、半導体ウエハ14について
の情報を示す機構として透孔15を用いた例と、ICカード
20を用いた例について説明したが、本発明はかかる実施
例に限定されるものではなく、半導体ウエハ14について
の情報を示す機構としてはどのような機構を用いてもよ
いことはもちろんである。ただし、ウエハのダイシング
装置11は、繰返し使用することが多いので、半導体ウエ
ハ14についての情報は、簡単に書き換えられる必要があ
る。
In these examples, an example using the through hole 15 as a mechanism for indicating information about the semiconductor wafer 14 and an IC card
Although the example using 20 has been described, the present invention is not limited to such an example, and it goes without saying that any mechanism may be used as a mechanism for indicating information about the semiconductor wafer 14. However, since the wafer dicing apparatus 11 is often used repeatedly, the information about the semiconductor wafer 14 needs to be easily rewritten.

[発明の効果] 以上説明したように、本発明の検査方法によれば、イ
ンキングおよびインキングにともなうベーキング工程を
削除することができる。したがって、インクが飛散して
良品半導体デバイスに付着することがなく、また、工程
削減により生産性の向上を図ることができる。さらに、
リダンダンシー後の再測定も容易になり、面倒なインカ
ーの調整も不要となる。
[Effects of the Invention] As described above, according to the inspection method of the present invention, the inking process and the baking process associated with the inking process can be eliminated. Therefore, the ink does not scatter and adhere to the non-defective semiconductor device, and the productivity can be improved by reducing the steps. further,
Re-measurement after redundancy becomes easy, and troublesome adjustment of the inker is unnecessary.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例のウエハのダイシング装置を
示す正面図、第2図は他の実施例のウエハのダイシング
装置を示す正面図、第3図は従来のウエハのダイシング
装置を示す正面図である。 11……ダイシング装置、12……開口部、13……粘着性シ
ール、14……半導体ウエハ、15……透孔。
FIG. 1 is a front view showing a wafer dicing apparatus according to an embodiment of the present invention, FIG. 2 is a front view showing a wafer dicing apparatus according to another embodiment, and FIG. 3 is a conventional wafer dicing apparatus. It is a front view. 11 ... Dicing device, 12 ... Opening part, 13 ... Adhesive seal, 14 ... Semiconductor wafer, 15 ... Through hole.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】半導体ウエハにプロービングし、この半導
体ウエハに形成された個々の半導体デバイスについて試
験測定を行い、これらの半導体デバイスの良、不良の測
定結果を示すマップを得る工程と、 この工程で得られた前記マップを、中央に設けられた開
口部を閉塞する如く貼着された粘着性シールにより前記
半導体ウエハを保持する環状板に設けられた電気回路装
置に書き込む工程と、 前記半導体ウエハ保持した前記環状板を搬送する工程
と、 この工程によって搬送された前記環状板に保持された前
記半導体ウエハをダイシングするとともに、当該環状板
に設けられた前記電気回路装置から前記マップを読取
り、このマップに従ってダイシングされた前記半導体ウ
エハの前記半導体デバイスの良品を選別する工程と を具備したことを特徴とする検査方法。
1. A step of probing a semiconductor wafer, performing test measurement on individual semiconductor devices formed on this semiconductor wafer, and obtaining a map showing measurement results of good and defective of these semiconductor devices; Writing the obtained map in an electric circuit device provided on an annular plate holding the semiconductor wafer by an adhesive seal attached so as to close an opening provided in the center; The step of transporting the annular plate, the semiconductor wafer held by the annular plate transported by this step is diced, and the map is read from the electric circuit device provided on the annular plate. A step of selecting a good product of the semiconductor device of the semiconductor wafer diced according to Characterized inspection method.
JP28467387A 1987-11-11 1987-11-11 Inspection methods Expired - Lifetime JPH0831431B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28467387A JPH0831431B2 (en) 1987-11-11 1987-11-11 Inspection methods

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28467387A JPH0831431B2 (en) 1987-11-11 1987-11-11 Inspection methods

Publications (2)

Publication Number Publication Date
JPH01125949A JPH01125949A (en) 1989-05-18
JPH0831431B2 true JPH0831431B2 (en) 1996-03-27

Family

ID=17681499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28467387A Expired - Lifetime JPH0831431B2 (en) 1987-11-11 1987-11-11 Inspection methods

Country Status (1)

Country Link
JP (1) JPH0831431B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2850018B2 (en) * 1989-06-30 1999-01-27 富士通株式会社 Semiconductor substrate continuous processing system
JP4137471B2 (en) * 2002-03-04 2008-08-20 東京エレクトロン株式会社 Dicing method, integrated circuit chip inspection method, and substrate holding apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136236A (en) * 1983-12-23 1985-07-19 Toshiba Corp Wafer holding jig
JPS62123735A (en) * 1985-11-22 1987-06-05 Mitsubishi Electric Corp Wafer cassette
JPS62136809A (en) * 1985-12-11 1987-06-19 Hitachi Ltd IC card for process management

Also Published As

Publication number Publication date
JPH01125949A (en) 1989-05-18

Similar Documents

Publication Publication Date Title
JPS6341209B2 (en)
JPS6412094B2 (en)
JPH05315207A (en) Semiconductor device
JP2000228341A (en) Semiconductor integrated circuit
JPH0831431B2 (en) Inspection methods
CN109964277A (en) Method and apparatus for detecting and removing defective integrated circuit packages
JP2604556B2 (en) Semiconductor wafer and identification method thereof
JP2009246267A (en) Chip id marking method, chip id marking apparatus, and semiconductor chip
JP2952882B2 (en) IC wafer and IC pass / fail identification method
JPH0715927B2 (en) Probe device
JPS6399541A (en) Semiconductor wafer prober apparatus
JPH04352314A (en) How to identify semiconductor wafers
JPH10339943A (en) Method for manufacturing semiconductor device
JPS58169924A (en) Test device for ic wafer
KR100493990B1 (en) Identification equipment of semiconductor wafer and method
JPS62220839A (en) Inspection equipment
JPH01194331A (en) Die-bonding with marking
JPH01125945A (en) Inspection of semiconductor wafer
JP2002184819A (en) Wafer-testing device and method
JPS6031246A (en) Marking method and device therefor
JPH0312463B2 (en)
JPH05198465A (en) Manufacture of semiconductor wafer and semiconductor integrated circuit device
JPH0287540A (en) Inspection of semiconductor wafer
JPH04174529A (en) Wafer marking equipment
KR0136602B1 (en) Probe apparatus of semiconductor wafer