JPH08314566A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 レイアウト設計者が機能モジュールのセット
アップ時間と遅延時間との相関関係を容易に変更でき、
比較的短期間で動作周波数の向上が図れる機能モジュー
ルを備えた半導体集積回路を得る。 【構成】 機能モジュール１は、フリップフロップ２、
アドレスバッファ５、デコーダ６、フリップフロップ
３、センスアンプ７、フリップフロップ４及び出力バッ
ファ８の順で信号の授受が行われる。フリップフロップ
２〜４はそれぞれ制御信号Ｓａ〜Ｓｃとして、タイミン
グ信号ＳＴを受けるとタイミング信号ＳＴの応答して動
作し、“Ｈ”あるいは“Ｌ”の固定電圧を受けると、そ
の入出力がスルーされる。したがって、タイミング信号
を受けるフリップフロップとして、フリップフロップ２
〜４のうちの一を選択することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路に関
し、特にタイミング信号に応答して所定の出力信号を出
力する同期型の機能モジュールを含んだ半導体集積回路
に関するものである。

【０００２】

【従来の技術】システムのオンチップ化が進むにつれて
ＡＳＩＣ（Application Specific IC）設計における、
ＲＡＭ，ＲＯＭ等の一定の機能を有する機能モジュール
の搭載は益々増加してきている。さらに、この機能モジ
ュールはチップの周波数を決定する大きな要因となって
いる。このようなＡＳＩＣ設計の場合、機能モジュール
のタイミング特性は機能モジュールの周辺回路を配置，
配線して設計するレイアウト設計者（チップ設計者）に
大きな影響をもたらしている。

【０００３】以下に上記した機能モジュールがレイアウ
ト設計者に与えている影響について、従来の半導体集積
回路の図面を参照しながら説明する。図１０は機能モジ
ュールの１つである同期型ＲＡＭの構成を模式的に示し
た説明図である。

【０００４】図１０に示すように、機能モジュール２０
は、フリップフロップ（Ｆ／Ｆ）２、アドレスバッファ
５、デコーダ６、センスアンプ７及び出力バッファ８か
ら構成される。フリップフロップ２はタイミング信号Ｓ
Ｔを受け、タイミング信号ＳＴに応答して動作し、入力
信号Ｓ１０（アドレス信号）を取り込みアドレスバッフ
ァ５に伝達する。

【０００５】アドレスバッファ５は、フリップフロップ
２から得た信号をバッファリングしてデコーダ６に出力
する。デコーダ６はアドレスバッファ５の出力をデコー
ドしてワード線（図示せず）を選択的に活性状態する等
のデコード処理を行い、選択されたメモリセル内容をビ
ット線あるいはビット線対（共に図示せず）に読み出さ
せる。

【０００６】センスアンプ７はビット線に現れた電位あ
るいはビット線対に現れた電位差をセンスして増幅して
その出力を出力バッファ８に与える。出力バッファ８は
センスアンプ７の出力に基づき出力信号Ｓ２０を機能モ
ジュール２０外部に出力する。

【０００７】図１１は図１０で示したタイミング信号Ｓ
Ｔ、入力信号Ｓ１０及び出力信号Ｓ２０のタイミング図
である。なお、図１０で示したフリップフロップ２はタ
イミング信号ＳＴの立ち上がりエッジをトリガとしてい
る。

【０００８】図１１に示すように、タイミング信号ＳＴ
の立ち上がりタイミングｔ10と入力信号Ｓ１０の変化タ
イミングｔ01の差がセットアップ時間ＴＳとなる。すな
わち、セットアップ時間ＴＳは、タイミング信号ＳＴの
立ち上がり時刻以前に、入力信号Ｓ１０の値が確定して
いる時刻との時間差を意味する。そして、タイミング信
号ＳＴが立ち上がった時刻ｔ10から出力信号Ｓ２０が確
定する時刻ｔ12までの時間差ＴＤが、機能モジュール２
０の遅延時間となる。

【０００９】このように、従来、同期型の機能モジュー
ル２０は、その内部構成が固定されてているため、当然
の如く、セットアップ時間ＴＳ、遅延時間ＴＤは固定で
あった。

【００１０】図１２は図１０で示した構成の機能モジュ
ールとその他の回路ブロックを組み合わせて構成される
信号処理回路の１部を示す説明図である。

【００１１】同図に示すように、フリップフロップ１１
はタイミング信号ＳＴを受け、タイミング信号ＳＴに応
答して動作し信号Ｓ１１を回路ブロック１２に出力す
る。回路ブロック１２は信号Ｓ１１に基づき信号Ｓ１２
を機能モジュール２０に出力する。

【００１２】機能モジュール２０において、フリップフ
ロップ２はタイミング信号ＳＴに応答して信号Ｓ１２を
取り込み、アドレスバッファ５、デコーダ６、センスア
ンプ７及び出力バッファ８で信号処理を施した後、出力
信号Ｓ２０を回路ブロック１３に出力する。

【００１３】回路ブロック１３は、出力信号Ｓ２０に基
づく信号処理を施して信号Ｓ１３に出力する。フリップ
フロップ１４はタイミング信号ＳＴを受け、タイミング
信号ＳＴに応答して信号Ｓ１３を受ける。

【００１４】図１３は、図１２で示した信号処理回路の
一部の動作を示すタイミング図である。同図に示すよう
に、タイミング信号ＳＴの立ち上がりエッジ（立ち下が
りエッジ）から立ち上がりエッジ（立ち下がりエッジ）
までを期間が１周期となる。同図に示すように、時刻ｔ
00にタイミング信号ＳＴが“Ｈ”に立ち上がると、時刻
ｔ00から遅延時間ｄ１経過後の時刻ｔ01にフリップフロ
ップ１１から信号Ｓ１１が出力される。そして、時刻ｔ
01から遅延時間ｄ２経過後の時刻ｔ02に回路ブロック１
２から信号Ｓ１２が出力される。そして、時刻ｔ02から
セットアップ時間ＴＳ経過後の時刻ｔ10にタイミング信
号ＳＴが“Ｈ”に立ち上がる。

【００１５】時刻ｔ10にタイミング信号ＳＴが“Ｈ”に
立ち上がると、時刻ｔ10から遅延時間ＴＤ経過後の時刻
ｔ11に機能モジュール２０から出力信号Ｓ２０が出力さ
れる。そして、時刻ｔ11から遅延時間ｄ４経過後の時刻
ｔ12に回路ブロック１３から信号Ｓ１３が出力される。
そして、時刻ｔ12からフリップフロップ１４のセットア
ップ時間ｓ２経過後の時刻ｔ20にタイミング信号ＳＴが
“Ｈ”に立ち上がる。

【００１６】時刻ｔ00〜時刻ｔ10の期間を周期Ｔ１と
し、時刻ｔ10〜時刻ｔ20の期間を周期Ｔ２とした場合
の、周期Ｔ１及びＴ２の時間制約について考える。

【００１７】周期Ｔ１について、前述したように、フリ
ップフロップ１１の出力信号Ｓ１１は時刻ｔ00にタイミ
ング信号ＳＴが立ち上がってから遅延時間ｄ１経過後に
はじめて決定する。そして、信号１１を入力とする回路
ブロック１２の出力信号Ｓ１２は時刻ｔ01から回路ブロ
ック遅延時間ｄ２経過後にはじめて決定する。そして、
出力信号Ｓ１２は、次にタイミング信号ＳＴが立ち上が
る時刻ｔ10に対し、機能モジュール２０のフリップフロ
ップ２のセットアップ時間ＴＳ以前に決定する必要があ
る。

【００１８】すなわち、周期Ｔ１の最小値は、次の(I)
式で決定する。

【００１９】Ｔ１＝ｄ１＋ｄ２＋ＴＳ…(I) 一方、周期Ｔ２について、前述したように、機能モジュ
ール２０の出力信号Ｓ２０は、時刻ｔ10にタイミング信
号ＳＴが立ち上がってから機能モジュール２０の遅延時
間ＴＤ経過後の時刻ｔ11にはじめて決定する。ここで、
機能モジュール２０のフリップフロップ２の遅延時間も
遅延時間ＴＤに含まれる。出力信号Ｓ２０を入力とする
回路ブロック１３の出力信号Ｓ１３は時刻ｔ11から回路
ブロック１３の遅延時間ｄ４経過後にはじめて決定す
る。そして、出力信号Ｓ１３は、次にタイミング信号Ｓ
Ｔが立ち上がる時刻ｔ20に対し、フリップフロップ１４
のセットアップ時間ｓ２以前に決定する必要がある。

【００２０】すなわち、周期Ｔ２の最小値は、次の(II)
で決定する。

【００２１】Ｔ２＝ＴＤ＋ｄ４＋ｓ２…(II) このとき、タイミング信号ＳＴの実際の周期は、周期Ｔ
１と周期Ｔ２の大きい方で決定される。このとき、比較
的大きな回路構成である機能モジュール２０を含む周期
Ｔ１あるいはＴ２が、信号処理回路の動作周波数の律則
となるケースが多くレイアウト設計者による設計期間の
増大、１チップ化した場合のチップ性能の低下を招いて
いる。

【００２２】周期Ｔ１が律速となる、Ｔ１＞Ｔ２の場合 １．周期Ｔ１を全く短縮させることなく、周期Ｔ１を満
足する動作周波数に決定する。

【００２３】２．回路ブロック１２の回路改訂を行い回
路ブロック１２の遅延時間ｄ２の減少による周期Ｔ１の
短縮を図る。

【００２４】３．回路ブロック１２の回路の１部をフリ
ップフロップ１１の前段の回路に移し、回路ブロック遅
延時間ｄ２を減少による周期Ｔ１の短縮を図る。

【００２５】周期Ｔ２が律速となる、Ｔ１＜Ｔ２の場合 ４．周期Ｔ２を全く短縮させることなく、周期Ｔ２を満
足する動作周波数に決定する。

【００２６】５．回路ブロック１３の回路改訂を行い回
路ブロック１３の遅延時間ｄ４の減少による周期Ｔ２の
短縮を図る。

【００２７】６．回路ブロック１３の回路の１部をフリ
ップフロップ１４の後段の回路移し、回路ブロック遅延
時間ｄ４の減少による周期Ｔ２の短縮を図る。

【００２８】その他として、フリップフロップ２の遅延
時間ｄ１の削減、フリップフロップ１４のセットアップ
時間ｓ２の削減、機能モジュール２０のセットアップ時
間ＴＳの削減、遅延時間ＴＤの削減が考えられる。しか
し、フリップフロップ１１，１４は規模の小さいセルで
あり、遅延時間ｄ１、セットアップ時間ｓ２の値自体も
小さく改訂を行っても効果はない。一方、機能モジュー
ル２０は大規模セルであることが多く、セットアップ時
間ＴＳ、特に遅延時間ＴＤは大きな値を持つことから、
レイアウト設計者からみれば最も自由度の欲するところ
である。

【００２９】しかしながら、機能モジュール２０は１つ
のセルとして扱っており、機能モジュール２０内部の改
訂が困難なことが多く、レイアウト設計者による改訂は
非現実的である。たとえ機能モジュール自体の設計者で
あっても遅延時間ＴＤの改訂は困難である。

【００３０】以上のように、回路性能を低下させずに回
路開発を行う、予め定められたセルを利用して１チップ
ＩＣを開発するレイアウト設計者は、機能モジュールそ
のものを改訂することができず、一般的に前述した対策
２．，３．，５．，６．試行錯誤的にを何回も行ってお
り、そのためレイアウト設計期間が増大してしまうとい
う問題点があった。

【００３１】

【発明が解決しようとする課題】上記のように従来のレ
イアウト設計者では周期の律則となる機能モジュールを
改訂することができないため、機能ブロックの前後に接
続される比較的簡単な回路構成の周辺回路のみの改訂
で、回路の動作周波数を低下させないようにしていた。
そのためレイアウト設計期間が増大するという問題点が
あった。

【００３２】この発明は上記問題点を解決するためにな
されたもので、レイアウト設計者が機能モジュールのセ
ットアップ時間と遅延時間との相関関係を容易に変更で
き、比較的短期間で動作周波数の向上が図れる機能モジ
ュールを備えた半導体集積回路を得ることを目的とす
る。

【００３３】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、信号が順次伝達される複数
の信号処理部からなり、入力信号を受け、所定のタイミ
ング信号に応答して動作し、前記複数の信号処理部間で
信号の授受を行うことにより、前記入力信号に基づく出
力信号を出力する同期型の機能モジュールを有してお
り、前記複数の信号処理部は、制御入力を有し制御入力
に受ける信号に応答して信号処理を行う少なくとも一つ
のフリップフロップを含み、前記少なくとも一つのフリ
ップフロップのうち前記所定のタイミング信号を制御入
力に受けるフリップフロップの前記複数の信号処理部で
の信号伝達順次を可変設定する手段を設けている。

【００３４】また、請求項２記載の半導体集積回路のよ
うに、前記少なくとも一つのフリップフロップは、互い
に隣接することなく設けられる複数のフリップフロップ
を含み、前記複数のフリップフロップは、前記制御入力
に所定の固定電圧を受けると常に入出力をスルーさせる
信号処理を行うように構成してもよい。

【００３５】また、請求項３記載の半導体集積回路のよ
うに、前記複数のフリップフロップのうち、一のフリッ
プフロップの前記制御入力に前記所定のタイミング信号
を付与し、他のすべてのフリップフロップの前記制御入
力に前記所定の固定電圧を付与するように構成してもよ
い。

【００３６】また、請求項４記載の半導体集積回路のよ
うに、前記可変設定する手段は、選択信号を受け、前記
選択信号に基づき、前記複数のフリップフロップのう
ち、一のフリップフロップの前記制御入力に前記所定の
タイミング信号を与え、他のすべてのフリップフロップ
の前記制御入力に前記所定の固定電圧を与える選択回路
を備えてもよい。

【００３７】また、請求項５記載の半導体集積回路は、
前記少なくとも一つのフリップフロップは、互いに隣接
することなく設けられる複数のフリップフロップを含
み、前記複数のフリップフロップは、選択的に除去可能
であり、かつ除去されたフリップフロップの入出力間を
短絡することが可能である。

【００３８】また、請求項６記載の半導体集積回路のよ
うに、前記複数のフリップフロップのうち、一のフリッ
プフロップの前記制御入力に前記所定のタイミング信号
を付与し、他のすべてのフリップフロップを除去し、そ
の入出力間を短絡してもよい。

【００３９】

【作用】この発明における請求項１記載の半導体集積回
路は、所定のタイミング信号を制御入力に受けるフリッ
プフロップの複数の信号処理部での信号伝達順次を可変
設定する手段を設けたため、機能モジュールのセットア
ップ時間と遅延時間との相関関係を可変設定することが
できる。

【００４０】また、請求項２記載の半導体集積回路にお
ける複数のフリップフロップは、制御入力に所定の固定
電圧を受けると常に入出力をスルーさせる信号処理を行
うため、不要なフリップフロップの制御入力に対して所
定の固定電圧を与えることにより、不要なフリップフロ
ップを信号伝搬用の単なる配線として動作を行うことが
できる。

【００４１】また、請求項３記載の半導体集積回路のよ
うに、複数のフリップフロップのうち、一のフリップフ
ロップの制御入力に所定のタイミング信号を付与し、他
のすべてのフリップフロップの制御入力に所定の固定電
圧を付与するように構成して、所定のタイミング信号を
受けるフリップフロップの複数の信号処理部間の信号経
路上の位置により、機能モジュールのセットアップ時間
と遅延時間との相関関係を選択的に設定することができ
る。

【００４２】また、請求項４記載の半導体集積回路にお
ける可変設定する手段は、選択信号に基づき、複数のフ
リップフロップのうち、一のフリップフロップの制御入
力に所定のタイミング信号を与え、他のすべてのフリッ
プフロップの制御入力に所定の固定電圧を与える選択回
路を備えたため、選択信号により、所定のタイミング信
号を受けるフリップフロップの複数の信号処理部間の信
号経路上の位置を決定することができる。

【００４３】また、請求項５記載の半導体集積回路にお
ける複数のフリップフロップを選択的に除去し、除去さ
れたフリップフロップの入出力間を短絡することが可能
であるため、不要なフリップフロップを削除しその入出
力間を短絡することにより、機能ブロックの動作を損ね
ることなく不要なフリップフロップを物理的に削除する
ことができる。

【００４４】そして、請求項６記載の半導体集積回路
は、複数のフリップフロップのうち、一のフリップフロ
ップの制御入力に所定のタイミング信号を付与し、他の
すべてのフリップフロップを除去し、その入出力間を短
絡することにより、所定のタイミング信号を受けるフリ
ップフロップの複数の信号処理部間の信号経路上の位置
により、機能モジュールのセットアップ時間と遅延時間
との相関関係を選択的に設定することができる。

【００４５】

【実施例】

＜第１の実施例＞図１はこの発明の第１の実施例である
半導体集積回路の機能モジュール１の内部構成を模式的
に示した説明図である。

【００４６】図１に示すように、機能モジュール１は、
フリップフロップ（Ｆ／Ｆ）２〜４、アドレスバッファ
５、デコーダ６、センスアンプ７及び出力バッファ８か
ら構成される。そして、フリップフロップ２、アドレス
バッファ５、デコーダ６、フリップフロップ３、センス
アンプ７、フリップフロップ４、出力バッファ８の順で
機能モジュール１の入出力間の信号経路が確立されてい
る。

【００４７】フリップフロップ２は制御入力に制御信号
Ｓａを受け、制御信号Ｓａに応答して動作し、入力信号
を取り込みアドレスバッファ５に伝達する。

【００４８】アドレスバッファ５は、フリップフロップ
２から得た信号をバッファリングしてデコーダ６に出力
する。デコーダ６はアドレスバッファ５の出力をデコー
ドしてワード線（図示せず）を選択的に活性状態する等
のデコード処理を行い、選択されたメモリセル内容をビ
ット線あるいはビット線対（共に図示せず）に読み出さ
せる。

【００４９】フリップフロップ３は制御入力に制御信号
Ｓｂを受け、制御信号Ｓｂに応答して動作し、ビット線
あるいはビット線対に現れたメモリセル内容を取り込み
センスアンプ７に伝達する。

【００５０】センスアンプ７はフリップフロップ３を介
して得たビット線に現れた電位あるいはビット線対に現
れた電位差をセンスし増幅してその出力をフリップフロ
ップ４に与える。

【００５１】フリップフロップ４は制御入力に制御信号
Ｓｃを受け、制御信号Ｓｃに応答して動作し、センスア
ンプ７の出力を取り込み出力バッファ８に伝達する。出
力バッファ８はフリップフロップ４を介して得たセンス
アンプ７の出力に基づき出力信号を機能モジュール１外
部に出力する。

【００５２】フリップフロップ２〜４はそれぞれ制御信
号Ｓａ〜Ｓｃとして、タイミング信号ＳＴを受けるとタ
イミング信号ＳＴの応答して動作し、“Ｈ”あるいは
“Ｌ”の固定電圧を受けると、その入出力がスルーされ
る。

【００５３】図６はフリップフロップ２（３，４）の内
部構成の一例を示す回路図である。同図に示すように、
ＮＯＲゲート３１はデータ入力Ｄと制御信号Ｓａ（Ｓ
ｂ，Ｓｃ）とを受ける。

【００５４】ＮＯＲゲート３２は、ＮＯＲゲート３１の
出力と制御信号Ｓａとを受け、ＮＯＲゲート３３はＮＯ
Ｒゲート３１の出力とＮＯＲゲート３４の出力とを受
け、ＮＯＲゲート３４はＮＯＲゲート３２の出力とＮＯ
Ｒゲート３３の出力とを受ける。

【００５５】そして、ＮＯＲゲート３３の出力がデータ
出力Ｑとなり、ＮＯＲゲート３４の出力が反転データ出
力バーＱとなる。

【００５６】このような構成のフリップフロップ２は、
制御信号Ｓａをクロックとして受け、制御信号Ｓａの立
ち上がりエッジをトリガとしてデータ入力Ｄを内部に取
り込み、取り込んだデータをデータ出力Ｑ及び反転デー
タ出力バーＱとして次段の回路に出力する。

【００５７】このとき、制御信号Ｓａに“Ｌ”（接地レ
ベルＧＮＤ）の固定電圧を与えると、データ入力Ｄがそ
のままスルーしてデータ出力Ｑとして現れる。すなわ
ち、フリップフロップ２が単なる信号伝搬用の配線とし
て機能する。

【００５８】このような構成の機能モジュール１を有す
る第１の実施例の半導体集積回路を使用する際、レイア
ウト設計者がレイアウト時に機能モジュール１のセット
アップ時間、遅延時間を選択する方法について説明す
る。

【００５９】第１の実施例の機能モジュール１は、内部
の３箇所にフリップフロップを挿入した機能モジュール
であるから、選択は３通りとなる。

【００６０】第１の選択は、図２に示すように、機能モ
ジュール１のフリップフロップ２の制御信号Ｓａとして
タイミング信号ＳＴを与え、フリップフロップ３，４の
制御入力Ｓｂ，Ｓｃとして“Ｌ”（ＧＮＤ）を与えるこ
とである。

【００６１】第２の選択は、図３に示すように、機能モ
ジュール１のフリップフロップ３の制御信号Ｓｂとして
タイミング信号ＳＴを与え、フリップフロップ２，４の
制御入力Ｓａ，Ｓｃとして“Ｌ”（ＧＮＤ）を与えるこ
とである。

【００６２】第３の選択は、図４に示すように、機能モ
ジュール１のフリップフロップ４の制御信号Ｓｃとして
タイミング信号ＳＴを与え、フリップフロップ２，３の
制御入力Ｓａ，Ｓｂとして“Ｌ”（ＧＮＤ）を与えるこ
とである。

【００６３】ここで、さらにフリップフロップ２〜４そ
れぞれのセットアップ時間をｓ02，ｓ03，ｓ04、遅延時
間をｄ02，ｄ03，ｄ04とし、アドレスバッファ５、デコ
ーダ６、センスアンプ７及び出力バッファ８それぞれの
遅延時間をｄ05，ｄ06，ｄ07及びｄ08とすると、第１〜
第３の選択による機能モジュール１のセットアップ時間
ＴＳ１〜ＴＳ３と遅延時間ＴＤ１〜ＴＤ３とは以下のよ
うに決定する。

【００６４】・第１の選択 ＴＳ１＝ｓ02 ＴＤ１＝ｄ02＋ｄ05＋ｄ06＋ｄ03＋ｄ07＋ｄ04＋ｄ08 ・第２の選択 ＴＳ２＝ｄ02＋ｄ05＋ｄ06＋ｓ03 ＴＤ２＝ｄ03＋ｄ07＋ｄ04＋ｄ08 ・第３の選択 ＴＳ３＝ｄ02＋ｄ05＋ｄ06＋ｄ03＋ｄ07＋ｓ04 ＴＤ３＝ｄ04＋ｄ08 ここでフリップフロップ２〜４のセットアップ時間と遅
延時間とがそれぞれ等しい（ｓ02＝ｓ03＝ｓ04，ｄ02＝
ｄ03＝ｄ04）とすると以下の関係(III)〜(V)が成り立
つ。

【００６５】 ＴＳ１＜ＴＳ２＜ＴＳ３…（ＩＩＩ） ＴＤ１＞ＴＤ２＞ＴＤ３…（ＩＶ） ＴＳ１＋ＴＤ１＝ＴＳ２＋ＴＤ２＝ＴＳ３＋ＴＤ３…(V) このような構成の第１の実施例の機能モジュール１をレ
イアウト設計者に提供することにより、機能モジュール
を改訂できないレイアウト設計者でも、フリップフロッ
プ２〜４のうち一のフリップフロップのみにタイミング
信号ＳＴを与え、他のすべてのフリップフロップの制御
入力に接地レベルＧＮＤを与えることにより、タイミン
グ信号ＳＴを制御入力に受けるフリップフロップの機能
ブロック内の各信号処理部での信号伝達順次を可変設定
可能にしたため、機能モジュール１のセットアップ時間
ＴＳと遅延時間ＴＤとの相関関係を容易に変更すること
ができる。

【００６６】したがって、図１２で示した回路構成の機
能モジュール２０に置き換えて、機能モジュール１が挿
入された場合、図１３で示したタイミング図において、
機能モジュール１の前段の回路による遅延時間（ｄ１＋
ｄ２）が機能モジュール１の後の回路による遅延時間
（ｄ４＋ｓ２）よりかなり大きい場合は第１の選択を行
い、遅延時間（ｄ１＋ｄ２）より遅延時間（ｄ４＋ｓ
２）がかなり大きければ第３の選択を行い、遅延時間
（ｄ１＋ｄ２）と遅延時間（ｄ４＋ｓ２）との差がさほ
どなければ第２の選択を行うことにより、周期Ｔ１と周
期Ｔ２との時間差を最小限にすることができる。

【００６７】その結果、周期Ｔ１及び周期Ｔ２のうち、
大きな値をとる周期の期間を最小にして、第１の実施例
の半導体集積回路を含む回路の動作周波数を向上させる
ことができる。

【００６８】なお、第１の実施例では機能モジュールと
しては、同期型ＲＡＭ等の同期型機能モジュールであれ
ば限定されない。またこの第１の実施例ではフリップフ
ロップを機能モジュール１内に３箇所に挿入した場合を
説明したが、２箇所以上挿入すればよいことは容易に想
定できる。

【００６９】＜第２の実施例＞図５はこの発明の第２の
実施例である半導体集積回路の機能モジュール１５の内
部構成及びその周辺を模式的に示した説明図である。

【００７０】図５に示すように、機能モジュール１５
は、フリップフロップ（Ｆ／Ｆ）２′，３′、アドレス
バッファ５、デコーダ６、センスアンプ７及び出力バッ
ファ８から構成される。フリップフロップ２′は制御入
力に選択回路１６からの制御信号Ｓ１８を受け、制御信
号１８に応答して動作し、入力信号を取り込みアドレス
バッファ５に伝達する。

【００７１】アドレスバッファ５は、フリップフロップ
２′から得た信号をバッファリングしてデコーダ６に出
力する。デコーダ６はアドレスバッファ５の出力をデコ
ードしてワード線（図示せず）を選択的に活性状態する
等のデコード処理を行い、選択されたメモリセル内容を
ビット線あるいはビット線対（共に図示せず）に読み出
させる。

【００７２】フリップフロップ３′は制御入力に選択回
路１６からの制御信号Ｓ１９を受け、制御信号１９に応
答して動作し、ビット線あるいはビット線対に現れたメ
モリセル内容を取り込みセンスアンプ７に伝達する。な
お、フリップフロップ２′３′の内部構成は、図６で示
したフリップフロップ２の内部構成と同様である。

【００７３】センスアンプ７はフリップフロップ３′を
介して得たビット線に現れた電位あるいはビット線対に
現れた電位差をセンスし増幅してその出力を出力バッフ
ァ８に与える。出力バッファ８はセンスアンプ７の出力
に基づき出力信号を機能モジュール１５外部に出力す
る。

【００７４】フリップフロップ２′及び３′はそれぞれ
制御入力にタイミング信号ＳＴを受けるとタイミング信
号ＳＴの応答して動作し、“Ｈ”あるいは“Ｌ”の固定
電圧（図５の例では“Ｌ”）を受けるとその入出力がス
ルーされる。

【００７５】選択回路１６は、インバータ１７、ＡＮＤ
ゲート１８及びＡＮＤゲート１９から構成され、ＡＮＤ
ゲート１８はタイミング信号ＳＴ及び選択信号ＳＳがイ
ンバータ１７を介して得られる信号を受け、その出力を
制御信号Ｓ１８としてフリップフロップ２′の制御入力
に出力する。ＡＮＤゲート１９は選択信号ＳＳ及びタイ
ミング信号ＳＴを受け、その出力を制御信号Ｓ１９とし
てフリップフロップ３′の制御入力に出力する。

【００７６】フリップフロップ１１、回路ブロック１
２、回路ブロック１３及びフリップフロップ１４につい
ては、図１２で示した従来例と同様であるため、説明は
省略する。これらの構成部１１〜１４は機能モジュール
１５及び選択回路１６とともに１チップ化してもよい
し、しなくてもよい。第２の実施例の半導体集積回路と
して必要不可欠な構成は機能モジュール１５及び選択回
路１６である。

【００７７】このような構成の機能モジュール１５を有
する第２の実施例の半導体集積回路を使用する際、レイ
アウト設計者がレイアウト時に機能モジュール１５のセ
ットアップ時間、遅延時間を選択する方法について説明
する。

【００７８】第２の実施例の機能モジュール１５は、内
部の２箇所にフリップフロップを挿入した機能モジュー
ルであるから、選択は２通りとなる。

【００７９】第１の選択は、“Ｌ”の選択信号ＳＳを与
え、制御信号Ｓ１８としてタイミング信号ＳＴを与え、
制御信号Ｓ１９を“Ｌ”に固定することである。

【００８０】第２の選択は、“Ｈ”の選択信号ＳＳを与
え、制御信号Ｓ１９としてタイミング信号ＳＴを与え、
制御信号Ｓ１８を“Ｌ”に固定することである。

【００８１】ここで、フリップフロップ２′，３′それ
ぞれのセットアップ時間をｓ02′，ｓ03′遅延時間をｄ
02′，ｄ03′とすると、第１及び第２の選択による機能
モジュール１５のセットアップ時間ＴＳ１′及びＴＳ
２′と遅延時間ＴＤ１′及びＴＤ２′は以下のように決
定する。

【００８２】・第１の選択 ＴＳ１′＝ｓ02′ ＴＤ１′＝ｄ02′＋ｄ05＋ｄ06＋ｄ03′＋ｄ07＋ｄ08 ・第２の選択 ＴＳ２′＝ｄ02′＋ｄ05＋ｄ06＋ｓ03′ ＴＤ２′＝ｄ03′＋ｄ07＋ｄ08 ここでフリップフロップ２′及び３′のセットアップ時
間と遅延時間とがそれぞれ等しい（ｓ02′＝ｓ03′，ｄ
02′＝ｄ03′）とすると以下の関係(VI)〜(VIII)が成り
立つ。

【００８３】ＴＳ１′＜ＴＳ２′…(VI) ＴＤ１′＞ＴＤ２′…(VII) ＴＳ１′＋ＴＤ１′＝ＴＳ２′＋ＴＤ２′…(VIII) このような構成の第２の実施例の機能モジュール１５を
レイアウト設計者に提供することにより、機能モジュー
ルを改訂できないレイアウト設計者でも、選択信号ＳＳ
の“Ｈ”／“Ｌ”により、フリップフロップ２′及び
３′のうち一方のフリップフロップにタイミング信号Ｓ
Ｔを与え、他方のフリップフロップの制御入力に接地レ
ベルＧＮＤを与えることにより、タイミング信号ＳＴを
制御入力に受けるフリップフロップの機能ブロック内の
信号処理部での信号伝達順次を可変設定して、機能モジ
ュール１５のセットアップ時間ＴＳと遅延時間ＴＤとの
相関関係を容易に変更することができる。

【００８４】したがって、機能モジュール１５の前段の
回路による第１の遅延時間が機能モジュール１５の後の
回路による第２の遅延時間より大きい場合は第１の選択
を行い、第１の遅延時間より第２の遅延時間が大きい、
あるいは第１の遅延時間と第２の遅延時間との差がさほ
どなければ第２の選択を行うことにより、第１の遅延時
間と機能モジュール１５のタイミング信号ＳＴで決定す
る周期Ｔ１と第２の遅延時間と機能モジュール１５の遅
延時間ＴＤで決定する周期Ｔ２との時間差を最小限にす
ることができる。

【００８５】その結果、周期Ｔ１及び周期Ｔ２のうち、
大きな値をとる周期の期間を最小にして、第２の実施例
の半導体集積回路を含む回路の動作周波数を向上させる
ことができる。

【００８６】加えて、第２の実施例の半導体集積回路
は、選択信号ＳＳを与えることにより適宜、機能モジュ
ール１５のセットアップ時間ＴＳと遅延時間ＴＤとを変
更することができるため、周期Ｔ１と周期Ｔ２との大小
関係が実デバイス評価を行わないと明確にならない場
合、プロセスや動作条件で周期律則がかわる場合におい
ても有効である。

【００８７】なお、第２の実施例では機能モジュールと
しては、同期型ＲＡＭ等の同期型機能モジュールであれ
ば限定されない。またこの第２の実施例ではフリップフ
ロップを機能モジュール１５内に２箇所に挿入した場合
を説明したが、第１の実施例のように３箇所挿入する
等、２箇所以上挿入すればよいことは容易に想定でき
る。加えて、選択回路１６の回路構成もこれに限定され
ず、選択信号ＳＳを複数設定してもよいことは勿論であ
る。

【００８８】＜第３の実施例＞第１の実施例の機能モジ
ュール１ではフリップフロップの挿入箇所が多いほど実
際にはフリップフロップとして使用しない不要なフリッ
プフロップが増加し、機能モジュール１のセットアップ
時間、遅延時間、回路面積が増大する。

【００８９】そこで、機能ブロック内に挿入したフリッ
プフロップ選択的に除去し、除去されたフリップフロッ
プの入出力間を短絡することが可能な構成の機能モジュ
ール２１を含む半導体集積回路を第３の実施例として提
案する。なお、上記特徴以外はすべて図１で示した第１
の実施例の機能モジュール１と同様である。

【００９０】上記した特徴を有する機能モジュール２１
を含んだ第３の実施例の半導体集積回路を使用する際、
レイアウト設計者がレイアウト時に機能モジュール２１
のセットアップ時間、遅延時間を選択する方法について
説明する。

【００９１】第３の実施例の機能モジュール２１は、第
１の実施例同様、内部の３箇所にフリップフロップを挿
入した機能モジュールであるから、選択は３通りとな
る。

【００９２】第１の選択は、図７に示すように、機能モ
ジュール２１のフリップフロップ２の制御信号Ｓａとし
てタイミング信号ＳＴを与え、フリップフロップ３を除
去し、フリップフロップ３の入出力間を短絡線Ｌ２で配
線してデコーダ６，センスアンプ７間を電気的に接続す
るとともに、フリップフロップ４を除去し、フリップフ
ロップ４の入出力間に短絡線Ｌ３で配線してセンスアン
プ７，出力バッファ８間を電気的に接続する。

【００９３】第２の選択は、図８に示すように、機能モ
ジュール２１のフリップフロップ３の制御信号Ｓｂとし
てタイミング信号ＳＴを与え、フリップフロップ２を除
去し、フリップフロップ２の入出力間を短絡線Ｌ１で配
線して機能モジュール２１の前段の回路の出力とアドレ
スバッファ５とを電気的に接続するとともに、フリップ
フロップ４を除去し、フリップフロップ４の入出力間に
短絡線Ｌ３で配線してセンスアンプ７，出力バッファ８
間を電気的に接続する。

【００９４】第３の選択は、図９に示すように、機能モ
ジュール２１のフリップフロップ４の制御信号Ｓｃとし
てタイミング信号ＳＴを与え、フリップフロップ２を除
去し、フリップフロップ２の入出力間を短絡線Ｌ１で配
線して機能モジュール２１の前段の回路の出力とアドレ
スバッファ５とを電気的に接続するとともに、フリップ
フロップ３を除去し、フリップフロップ３の入出力間を
短絡線Ｌ２で配線してデコーダ６，センスアンプ７間を
電気的に接続する。

【００９５】このような構成の第３の実施例の機能モジ
ュール２１をレイアウト設計者に提供することにより、
機能モジュールを改訂できないレイアウト設計者でも、
フリップフロップ２〜４のうち一のフリップフロップの
みにタイミング信号ＳＴを与え、他のすべてのフリップ
フロップを除去し、除去したフリップフロップの前段と
後段とを短絡することにより、第１の実施例同様、機能
モジュール１のセットアップ時間ＴＳと遅延時間ＴＤと
の相関関係を容易に変更することができる。

【００９６】その結果、機能モジュール２１のタイミン
グ信号ＳＴが関与する周期Ｔ１と遅延時間ＴＤが関与す
る周期Ｔ２のうち、大きな値をとる方の周期の期間を最
小にして、第２の実施例の半導体集積回路を含む回路の
動作周波数を向上させることができる。

【００９７】加えて、不要なフリップフロップを物理的
に削除することができるため、不要なフリップフロップ
間を信号が伝搬する際に生じる無駄な遅延時間を省略す
ることがにより一層回路動作周波数を向上させることが
できる。機能モジュール２１中にフリップフロップを挿
入することによる回路規模の増大を最小限に抑えること
ができる。

【００９８】また、不要なフリップフロップは除去され
るため、“Ｈ”あるいは“Ｌ”の固定電圧を受けるとそ
の入出力がスルーされるようにフリップフロップ２〜４
を構成する必要はない。

【００９９】

【発明の効果】この発明における請求項１記載の半導体
集積回路は、所定のタイミング信号を制御入力に受ける
フリップフロップの複数の信号処理部での信号伝達順次
を可変設定する手段を設けたため、機能モジュールのセ
ットアップ時間と遅延時間との相関関係を可変設定する
ことができる。

【０１００】その結果、機能モジュールの入力側に接続
される入力側回路と機能モジュールの出力側に接続され
る出力側回路とが存在する場合、入力側回路と機能モジ
ュールとの信号授受に関する第１の時間制約と出力側回
路と機能モジュールとの信号授受に関する第２の時間制
約とがほぼ同条件になるように、機能モジュールのセッ
トアップ時間と遅延時間との相関関係を変更することに
より、入力側回路、機能ブロック及び出力側回路で構成
される回路の律速時間を最小にして動作周波数を向上さ
せることができる。

【０１０１】また、請求項２記載の半導体集積回路にお
ける複数のフリップフロップは、制御入力に所定の固定
電圧を受けると常に入出力をスルーさせる信号処理を行
うため、不要なフリップフロップの制御入力に対して所
定の固定電圧を与えることにより、不要なフリップフロ
ップを信号伝搬用の単なる配線として動作を行うことが
できる。

【０１０２】また、請求項３記載の半導体集積回路のよ
うに、複数のフリップフロップのうち、一のフリップフ
ロップの制御入力に所定のタイミング信号を付与し、他
のすべてのフリップフロップの制御入力に所定の固定電
圧を付与するように構成して、所定のタイミング信号を
受けるフリップフロップの複数の信号処理部間の信号経
路上の位置により、機能モジュールのセットアップ時間
と遅延時間との相関関係を選択的に設定することができ
る。

【０１０３】その結果、上記入力側回路と上記出力側回
路とが存在する場合、上記第１及び第２の時間制約を考
慮して、上記第１の時間制約と上記第２の時間制約とを
ほぼ同条件にして機能モジュールのセットアップ時間と
遅延時間との相関関係が最適になるように、複数のフリ
ップフロップのうち、一のフリップフロップに対し所定
のタイミング信号を付与し、他のすべてのフリップフロ
ップに固定電圧を付与することにより、入力側回路、機
能ブロック及び出力側回路で構成される回路の律速時間
を最小にしてその動作周波数を向上させることができ
る。

【０１０４】また、請求項４記載の半導体集積回路にお
ける可変設定する手段は、選択信号に基づき、複数のフ
リップフロップのうち、一のフリップフロップの制御入
力に所定のタイミング信号を与え、他のすべてのフリッ
プフロップの制御入力に所定の固定電圧を与える選択回
路を備えたため、選択信号により、所定のタイミング信
号を受けるフリップフロップの複数の信号処理部間の信
号経路上の位置を決定することができる。

【０１０５】その結果、上記入力側回路と上記出力側回
路とが存在する場合、適切な選択信号を与えることによ
り、上記第１及び第２の時間制約を考慮して機能モジュ
ールのセットアップ時間と遅延時間との相関関係が最適
になるように、複数のフリップフロップのうち、一のフ
リップフロップに対し所定のタイミング信号を付与し、
他のすべてのフリップフロップに固定電圧を付与するこ
とができ、入力側回路、機能ブロック及び出力側回路で
構成される回路の律速時間を最小にしてその動作周波数
を向上させる効果を奏する。

【０１０６】また、請求項５記載の半導体集積回路にお
ける複数のフリップフロップを選択的に除去し、除去さ
れたフリップフロップの入出力間を短絡することが可能
であるため、不要なフリップフロップを削除しその入出
力間を短絡することにより、機能ブロックの動作を損ね
ることなく不要なフリップフロップを物理的に削除する
ことができる。

【０１０７】そして、請求項６記載の半導体集積回路
は、複数のフリップフロップのうち、一のフリップフロ
ップの制御入力に所定のタイミング信号を付与し、他の
すべてのフリップフロップを除去し、その入出力間を短
絡することにより、所定のタイミング信号を受けるフリ
ップフロップの複数の信号処理部間の信号経路上の位置
により、機能モジュールのセットアップ時間と遅延時間
との相関関係を選択的に設定することができる。

【０１０８】その結果、上記入力側回路と上記出力側回
路とが存在する場合、上記第１及び第２の時間制約を考
慮して、上記第１の時間制約と上記第２の時間制約とを
ほぼ同条件にして機能モジュールのセットアップ時間と
遅延時間との相関関係が最適になるように、複数のフリ
ップフロップのうち、一のフリップフロップに対し所定
のタイミング信号を付与し、他のすべてのフリップフロ
ップを削除しその入出力間を短絡することにより、入力
側回路、機能ブロック及び出力側回路で構成される回路
の律速時間を最小にしてその動作周波数を向上させるこ
とができる。

【０１０９】この際、不要なフリップフロップは物理的
に削除されるため、不要なフリップフロップ間を信号が
伝搬する際に生じる無駄な遅延時間を省略することがで
き、より一層回路動作周波数を向上させることができ
る。

【図面の簡単な説明】

【図１】 この発明の第１の実施例である半導体集積回
路における機能モジュールの内部構成を示す説明図であ
る。

【図２】 第１の実施例の機能モジュールの使用例を示
す説明図である。

【図３】 第１の実施例の機能モジュールの使用例を示
す説明図である。

【図４】 第１の実施例の機能モジュールの使用例を示
す説明図である。

【図５】 この発明の第２の実施例である半導体集積回
路における機能モジュールの内部構成及びその周辺を示
す説明図である。

【図６】 フリップフロップの内部構成の一例を示す回
路図である。

【図７】 第３の実施例の機能モジュールの使用例を示
す説明図である。

【図８】 第３の実施例の機能モジュールの使用例を示
す説明図である。

【図９】 第３の実施例の機能モジュールの使用例を示
す説明図である。

【図１０】 従来の機能モジュールの内部構成を示す説
明図である。

【図１１】 機能モジュールの動作を示すタイミング図
である。

【図１２】 従来の機能モジュール及びその周辺部の回
路を示す説明図である。

【図１３】 図１２で示した回路の動作を示すタイミン
グ図である。

【符号の説明】

２〜４ フリップフロップ、５ アドレスバッファ、６
デコーダ、７ センスアンプ、８ 出力バッファ、１
６ 選択回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 信号が順次伝達される複数の信号処理部
   からなり、入力信号を受け、所定のタイミング信号に応
   答して動作し、前記複数の信号処理部間で信号の授受を
   行うことにより、前記入力信号に基づく出力信号を出力
   する同期型の機能モジュールを有する半導体集積回路で
   あって、 前記複数の信号処理部は、制御入力を有し制御入力に受
   ける信号に応答して信号処理を行う少なくとも一つのフ
   リップフロップを含み、前記少なくとも一つのフリップ
   フロップのうち前記所定のタイミング信号を制御入力に
   受けるフリップフロップの前記複数の信号処理部での信
   号伝達順次を可変設定する手段を設けたことを特徴とす
   る、半導体集積回路。
2. 【請求項２】 前記少なくとも一つのフリップフロップ
   は、互いに隣接することなく設けられる複数のフリップ
   フロップを含み、前記複数のフリップフロップは、前記
   制御入力に所定の固定電圧を受けると常に入出力をスル
   ーさせる信号処理を行うことを特徴とする、請求項１記
   載の半導体集積回路。
3. 【請求項３】 前記複数のフリップフロップのうち、一
   のフリップフロップの前記制御入力に前記所定のタイミ
   ング信号を付与し、他のすべてのフリップフロップの前
   記制御入力に前記所定の固定電圧を付与する、請求項２
   記載の半導体集積回路。
4. 【請求項４】 前記可変設定する手段は、選択信号を受
   け、前記選択信号に基づき、前記複数のフリップフロッ
   プのうち、一のフリップフロップの前記制御入力に前記
   所定のタイミング信号を与え、他のすべてのフリップフ
   ロップの前記制御入力に前記所定の固定電圧を与える選
   択回路を備える、請求項２記載の半導体集積回路。
5. 【請求項５】 前記少なくとも一つのフリップフロップ
   は、互いに隣接することなく設けられる複数のフリップ
   フロップを含み、前記複数のフリップフロップは、選択
   的に除去可能であり、かつ除去されたフリップフロップ
   の入出力間を短絡することが可能である、請求項１記載
   の半導体集積回路。
6. 【請求項６】 前記複数のフリップフロップのうち、一
   のフリップフロップの前記制御入力に前記所定のタイミ
   ング信号を付与し、他のすべてのフリップフロップを除
   去し、その入出力間を短絡した、請求項５記載の半導体
   集積回路。