JPH0831463B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0831463B2 JPH0831463B2 JP61192883A JP19288386A JPH0831463B2 JP H0831463 B2 JPH0831463 B2 JP H0831463B2 JP 61192883 A JP61192883 A JP 61192883A JP 19288386 A JP19288386 A JP 19288386A JP H0831463 B2 JPH0831463 B2 JP H0831463B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造に係り、特に従来構造のも
のに比較して、電流増幅率、しゃ断周波数等の電流依存
性が高電流条件下において優れ、高速動作特性の向上に
好適な半導体装置に関する。
のに比較して、電流増幅率、しゃ断周波数等の電流依存
性が高電流条件下において優れ、高速動作特性の向上に
好適な半導体装置に関する。
第２図は特開昭56−1556号公報に記述されている精神
によって構成されたベース側壁コンタクト構造の半導体
装置（以下、SICOSと呼ぶ）におけるエミッタとベース
領域の近辺を示す概略断面図である。
によって構成されたベース側壁コンタクト構造の半導体
装置（以下、SICOSと呼ぶ）におけるエミッタとベース
領域の近辺を示す概略断面図である。
図において、１はＰ型シリコン単結晶基板、２は該基
板１の表面部に拡散によって形成したＮ型高濃度埋込層
（N+埋込層）、３は埋込層２を形成した基板１上に成長
させたＮ型エピタキシャルシリコン層４のエミッタ・ベ
ース形成領域を角凸型に残してその周囲を埋込層２に達
するまでエッチング除去した後、熱酸化によって形成し
た酸化シリコン膜、５は角凸型のＮ型エピタキシャルシ
リコン層４の側面上部周囲のシリコン酸化膜３上に設け
た側壁ベース・コンタクト用のＰ型多結晶シリコン層、
６は多結晶シリコン層４を含む基板上に形成したSiO
2膜、７はこのSiO2膜６の角凸型エピタキシャル層４上
に設けたエミッタ用開孔、８はエミッタ開孔７を通して
形成したＰ型真性ベース層、９はエミッタ開孔７を通し
て真性ベース層８上に接して形成したエミッタ層、10は
ベース，エミッタ形成時の熱処理の際にＰ型多結晶シリ
コン層５からの不純物によってＮ型エピタキシャルシリ
コン層４中に形成された拡散層（以下、Graft Base層、
略してGB層と呼ぶ）である。
板１の表面部に拡散によって形成したＮ型高濃度埋込層
（N+埋込層）、３は埋込層２を形成した基板１上に成長
させたＮ型エピタキシャルシリコン層４のエミッタ・ベ
ース形成領域を角凸型に残してその周囲を埋込層２に達
するまでエッチング除去した後、熱酸化によって形成し
た酸化シリコン膜、５は角凸型のＮ型エピタキシャルシ
リコン層４の側面上部周囲のシリコン酸化膜３上に設け
た側壁ベース・コンタクト用のＰ型多結晶シリコン層、
６は多結晶シリコン層４を含む基板上に形成したSiO
2膜、７はこのSiO2膜６の角凸型エピタキシャル層４上
に設けたエミッタ用開孔、８はエミッタ開孔７を通して
形成したＰ型真性ベース層、９はエミッタ開孔７を通し
て真性ベース層８上に接して形成したエミッタ層、10は
ベース，エミッタ形成時の熱処理の際にＰ型多結晶シリ
コン層５からの不純物によってＮ型エピタキシャルシリ
コン層４中に形成された拡散層（以下、Graft Base層、
略してGB層と呼ぶ）である。
そして、図には示してないが、実際にはエミッタ開孔
７を通してエミッタ層９上にはエミッタ電極、角凸型の
Ｎ型シリコンエピタキシャル層４の側面から左方に延び
た多結晶シリコン層５上にSiO2膜にあけた孔を通してベ
ース電極、シリコンエピタキシャル層４の下から右方に
延びたN+埋込層２から多結晶シリコン層５を避けて上方
に延ばしたN+層上にSiO2膜にあけた孔を通してコレクタ
電極が設けられている。
７を通してエミッタ層９上にはエミッタ電極、角凸型の
Ｎ型シリコンエピタキシャル層４の側面から左方に延び
た多結晶シリコン層５上にSiO2膜にあけた孔を通してベ
ース電極、シリコンエピタキシャル層４の下から右方に
延びたN+埋込層２から多結晶シリコン層５を避けて上方
に延ばしたN+層上にSiO2膜にあけた孔を通してコレクタ
電極が設けられている。
このような従来構造の半導体装置の欠点は、GB層10が
エミッタ層８の下まで張り出し、電流増幅率hFEやしゃ
断周波数fTの特に高電流領域でのフォール・オフ（fall
off,低下）現象を誘発し、結果的にSICOS構造が本来有
しているべき特性を十分に生かすことができない点にあ
る。
エミッタ層８の下まで張り出し、電流増幅率hFEやしゃ
断周波数fTの特に高電流領域でのフォール・オフ（fall
off,低下）現象を誘発し、結果的にSICOS構造が本来有
しているべき特性を十分に生かすことができない点にあ
る。
さらに、第２図中にＢで示した部分のように、GB層10
の凸型エピタキシャル層４中への張り出し量によって、
ベース・エミッタ間電圧VBE値も変動しやすく、本デバ
イスを大規模集積回路に適用する上での障害となってい
た。
の凸型エピタキシャル層４中への張り出し量によって、
ベース・エミッタ間電圧VBE値も変動しやすく、本デバ
イスを大規模集積回路に適用する上での障害となってい
た。
そのほかに、第２図中にＡで示した部分のように、GB
層10の下端が高濃度埋込層２に接触しやすく、これによ
って、ベース・コンタクト間容量CTCの側面成分が非常
に大きくなる欠点がある。
層10の下端が高濃度埋込層２に接触しやすく、これによ
って、ベース・コンタクト間容量CTCの側面成分が非常
に大きくなる欠点がある。
上記したように、従来技術の問題点は、第２図に示し
たＡとＢ領域とから生じている。その基本はGB層10が深
い接合となっている点にあり、これの浅接合化を計るこ
とが必要であるが、これを実現するための製造工程の際
に必要とする熱処理温度の低温化は困難である。
たＡとＢ領域とから生じている。その基本はGB層10が深
い接合となっている点にあり、これの浅接合化を計るこ
とが必要であるが、これを実現するための製造工程の際
に必要とする熱処理温度の低温化は困難である。
本発明の目的は、例えば、SICOSのように、多結晶シ
リコン層を用いてベース・コンタクトをとる半導体装置
のGB層の浅接合化を計り、これによってhFE,fTの高電流
特性の向上を実現できる新たな構造の半導体装置を提供
することにある。
リコン層を用いてベース・コンタクトをとる半導体装置
のGB層の浅接合化を計り、これによってhFE,fTの高電流
特性の向上を実現できる新たな構造の半導体装置を提供
することにある。
また、本発明の他の目的は、CTCの側面部分の低減を
可能とする構造の半導体装置を提供することにある。
可能とする構造の半導体装置を提供することにある。
上記目的は、側壁ベース・コンタクト構造の半導体装
置において、側壁ベース・コンタクト用の多結晶シリコ
ン層中へ添加する不純物濃度を、該多結晶シリコン層の
ベース層側壁との接触点より半導体装置の外周方向に所
定距離を保った位置から、該接触点に近づくにつれて低
濃度となるように制御することによって達成される。
置において、側壁ベース・コンタクト用の多結晶シリコ
ン層中へ添加する不純物濃度を、該多結晶シリコン層の
ベース層側壁との接触点より半導体装置の外周方向に所
定距離を保った位置から、該接触点に近づくにつれて低
濃度となるように制御することによって達成される。
このように、多結晶シリコン層中に不純物の濃度勾配
を形成するには、該多結晶シリコン層中への不純物添加
を、前記接触点より所定距離を保ってた位置以遠に行な
った後、熱処理によって再分布させる手段を採用するこ
とが好適である。このような手段を以下においてはGB層
オフセット拡散と呼ぶことにする。
を形成するには、該多結晶シリコン層中への不純物添加
を、前記接触点より所定距離を保ってた位置以遠に行な
った後、熱処理によって再分布させる手段を採用するこ
とが好適である。このような手段を以下においてはGB層
オフセット拡散と呼ぶことにする。
このGB層オフセット拡散が有効であるのは、イオン打
込みした不純物原子の多結晶シリコン層中での拡散係数
が、単結晶シリコン基板中に比べて大きいということに
係わっている。第３図は上記の事実を示す実験データで
あり、図（ａ）が実験に用いた試料の断面図を、図
（ｂ）は実験結果を示す。図（ａ）において、101はＮ
導電型で10Ω−cmの単結晶シリコン基板、102はSiO
2膜、103はSiO2膜102に設けた窓、104は厚さ7000Åの多
結晶シリコン層である。この試料に対して、多結晶シリ
コン層104側から30keVでB+イオン打込みを行ない、アニ
ール温度950℃で処理時間を変えて熱処理した後に、シ
リコン基板101中に形成されたGB層に相当する領域105の
接合深さXjを測定した結果を図（ｂ）に示した。図
（ｂ）において、直線106はドーズ量１×1016cm-2、直
線107はドーズ量１×1015cm-2の条件で実験を行なった
結果である。図（ｂ）の結果について計算機解析を行な
うことにより、ホウ素の多結晶シリコン層中での拡散係
数は、単結晶シリコン層中でそれに対してドーズ量１×
1016cm-2の場合で300倍、ドーズ量１×1015cm-2の場合
で30倍となっていることが判明した。このように、拡散
係数が高ドーズ条件下で増大する現象はホウ素以外の他
の不純物についても起こることである。
込みした不純物原子の多結晶シリコン層中での拡散係数
が、単結晶シリコン基板中に比べて大きいということに
係わっている。第３図は上記の事実を示す実験データで
あり、図（ａ）が実験に用いた試料の断面図を、図
（ｂ）は実験結果を示す。図（ａ）において、101はＮ
導電型で10Ω−cmの単結晶シリコン基板、102はSiO
2膜、103はSiO2膜102に設けた窓、104は厚さ7000Åの多
結晶シリコン層である。この試料に対して、多結晶シリ
コン層104側から30keVでB+イオン打込みを行ない、アニ
ール温度950℃で処理時間を変えて熱処理した後に、シ
リコン基板101中に形成されたGB層に相当する領域105の
接合深さXjを測定した結果を図（ｂ）に示した。図
（ｂ）において、直線106はドーズ量１×1016cm-2、直
線107はドーズ量１×1015cm-2の条件で実験を行なった
結果である。図（ｂ）の結果について計算機解析を行な
うことにより、ホウ素の多結晶シリコン層中での拡散係
数は、単結晶シリコン層中でそれに対してドーズ量１×
1016cm-2の場合で300倍、ドーズ量１×1015cm-2の場合
で30倍となっていることが判明した。このように、拡散
係数が高ドーズ条件下で増大する現象はホウ素以外の他
の不純物についても起こることである。
上記のように、多結晶シリコン層中での不純物原子
が、高ドーズ条件下で、無限ではないが、かなり大きな
拡散係数を有することから、本発明によればオフセット
量の一次的効果と共にそれの多少のバラツキが緩和され
る二次的効果も生じる。なお、オフセット領域内の不純
物は外縁部のオフセットをかけていない領域に比べて、
活性領域形成面に近づくにつれて低濃度となることにつ
いては特別な説明は必要としないであろう。
が、高ドーズ条件下で、無限ではないが、かなり大きな
拡散係数を有することから、本発明によればオフセット
量の一次的効果と共にそれの多少のバラツキが緩和され
る二次的効果も生じる。なお、オフセット領域内の不純
物は外縁部のオフセットをかけていない領域に比べて、
活性領域形成面に近づくにつれて低濃度となることにつ
いては特別な説明は必要としないであろう。
しかし、ここで生じるオフセット拡散領域の濃度勾配
は一定ではなく、多結晶シリコン層中へのイオン打込み
ドーズ量や、製造工程中に行なわれる全熱処理量（温度
と時間）等のプロセス条件に依存して変動することは当
然である。
は一定ではなく、多結晶シリコン層中へのイオン打込み
ドーズ量や、製造工程中に行なわれる全熱処理量（温度
と時間）等のプロセス条件に依存して変動することは当
然である。
〔作用〕 GBオフセット拡散は、そのオフセット量の選択によ
り、多結晶シリコン層からこれと接続されたベース領域
を形成する単結晶シリコン層中への不純物の拡散によっ
て形成されるGB層の接合深さの制御を容易にすることが
でき、これによってGB層による半導体装置の特性の劣化
を防止することが可能となる。
り、多結晶シリコン層からこれと接続されたベース領域
を形成する単結晶シリコン層中への不純物の拡散によっ
て形成されるGB層の接合深さの制御を容易にすることが
でき、これによってGB層による半導体装置の特性の劣化
を防止することが可能となる。
なお、上記の第３図（ａ）の試料図面を参考にすれ
ば、オフセット拡散のオフセット量は、被着する多結晶
シリコン層104の厚みを変更することと等価である。
ば、オフセット拡散のオフセット量は、被着する多結晶
シリコン層104の厚みを変更することと等価である。
以下、本発明を実施例を参照して詳細に説明する。
実施例 1. 第１図は本発明の第１の実施例において第２図とほぼ
同様な部分を示す概略断面図である。
同様な部分を示す概略断面図である。
図において、１はＰ型シリコン基板、２はN+埋込層、
３は酸化シリコン膜、４は角凸形のＮ型エピタキシャル
シリコン層、５は高濃度多結晶シリコン層、５′は高濃
度多結晶シリコン層５からの不純物の拡散によって形成
されたオフセット拡散領域、６は多結晶シリコン層5,
5′の熱酸化により形成した酸化シリコン膜、７はエピ
タキシャルシリコン層４上の酸化シリコン膜６に設けた
エミッタ開孔、８は真性ベース層、９はエミッタ層、10
はオフセット拡散層５′からの不純物の拡散によって角
凸形のＮ型エピタキシャル層の側面に形成されたGB層で
ある。この場合、エミッタ開孔７は２×３μm2寸法の角
凸形のＮ型エピタキシャルシリコン層４上面周囲から0.
2μｍだけ内側に開孔周辺があるようにし、またオフセ
ット拡散領域５′を0.6μｍ幅で設けた。
３は酸化シリコン膜、４は角凸形のＮ型エピタキシャル
シリコン層、５は高濃度多結晶シリコン層、５′は高濃
度多結晶シリコン層５からの不純物の拡散によって形成
されたオフセット拡散領域、６は多結晶シリコン層5,
5′の熱酸化により形成した酸化シリコン膜、７はエピ
タキシャルシリコン層４上の酸化シリコン膜６に設けた
エミッタ開孔、８は真性ベース層、９はエミッタ層、10
はオフセット拡散層５′からの不純物の拡散によって角
凸形のＮ型エピタキシャル層の側面に形成されたGB層で
ある。この場合、エミッタ開孔７は２×３μm2寸法の角
凸形のＮ型エピタキシャルシリコン層４上面周囲から0.
2μｍだけ内側に開孔周辺があるようにし、またオフセ
ット拡散領域５′を0.6μｍ幅で設けた。
以上の本発明の実施例の半導体装置は第２図に示した
従来のものに比べて、GB層10はエミッタ層９の直下に到
達しないように構成されていることから、電流増幅率h
FEにおいても、しゃ断周波数fTにおいても、各々良好な
特性を得た。
従来のものに比べて、GB層10はエミッタ層９の直下に到
達しないように構成されていることから、電流増幅率h
FEにおいても、しゃ断周波数fTにおいても、各々良好な
特性を得た。
また、オフセット領域５′とエミッタ開孔７の寸法を
上記のようにしたことによって、多結晶シリコン・オフ
セット領域５′からのエピタキシャルシリコン層４中へ
のGB層10の張り出しは、従来は0.5μｍであったのを、
0.1μｍとすることができた。
上記のようにしたことによって、多結晶シリコン・オフ
セット領域５′からのエピタキシャルシリコン層４中へ
のGB層10の張り出しは、従来は0.5μｍであったのを、
0.1μｍとすることができた。
その結果、最大fT値は、従来の半導体装置では7.7GHz
であったのが、本発明のものでは10.3GHzに向上し、ま
た、ベース・コレクタ間容量CTCは、従来の数値で16fF
であったものが、本発明では11fFに改善された。これら
のことから、ECL（Emitter Coupled Logic）回路の１入
力、遅延時間tqdは、従来装置では平均87ps/ゲートであ
ったものが、本発明により78ps/ゲートに改善された。
であったのが、本発明のものでは10.3GHzに向上し、ま
た、ベース・コレクタ間容量CTCは、従来の数値で16fF
であったものが、本発明では11fFに改善された。これら
のことから、ECL（Emitter Coupled Logic）回路の１入
力、遅延時間tqdは、従来装置では平均87ps/ゲートであ
ったものが、本発明により78ps/ゲートに改善された。
第４図は前記実施例１の製造工程説明図である。
第４図（ａ）:P型Si単結晶基板21の所定領域に高濃度
Ｎ型埋込層22を拡散により形成し、ついで全面上にＮ型
エピタキシャルSi層23を形成し、その上にSiO2膜24,Si3
N4膜25を被着した後、エミッタ・ベース形成領域上のみ
にSi3N4膜25,SiO2膜24を残して残余をエッチング除去す
る。ついで、残されたSiO2膜24,Si3N4膜25をマスクとし
てエピタキシャルSi層23をドライエッチングして角凸形
のＮ型Si層23とした後、熱酸化とエッチングに角凸形の
Ｎ型Si層23の側面中間位からN+埋込層22、Ｐ型基板21上
に延びるSiO2膜26を形成し、全面上に多結晶Si層を被着
した後、パターンニングし、さらに、SiO2膜24,Si3N4膜
25上の多結晶Si層を除去し、角凸形のＮ型Si層23の側面
に接続する外部ベース領域となる多結晶Si層27を形成し
た。
Ｎ型埋込層22を拡散により形成し、ついで全面上にＮ型
エピタキシャルSi層23を形成し、その上にSiO2膜24,Si3
N4膜25を被着した後、エミッタ・ベース形成領域上のみ
にSi3N4膜25,SiO2膜24を残して残余をエッチング除去す
る。ついで、残されたSiO2膜24,Si3N4膜25をマスクとし
てエピタキシャルSi層23をドライエッチングして角凸形
のＮ型Si層23とした後、熱酸化とエッチングに角凸形の
Ｎ型Si層23の側面中間位からN+埋込層22、Ｐ型基板21上
に延びるSiO2膜26を形成し、全面上に多結晶Si層を被着
した後、パターンニングし、さらに、SiO2膜24,Si3N4膜
25上の多結晶Si層を除去し、角凸形のＮ型Si層23の側面
に接続する外部ベース領域となる多結晶Si層27を形成し
た。
第４図（ｂ）：結晶全面上にホトレジスト膜を形成
し、これを加工し、角凸形のＮ型Si層23上からその周囲
に距離d3だけはり出したレジスト膜28を残存させた。こ
の時、前記d3は0.6μｍとなるようにした。この0.6μｍ
がオフセット量となる。しかる後に、レジスト膜28をマ
スクとしてB+イオンを多結晶Si層27に打ち込んだ。29は
イオン打込み層である。打込み条件は30keV,1×1016cm
-2ドーズとした。なお、多結晶Si層27の厚みは、7000Å
である。
し、これを加工し、角凸形のＮ型Si層23上からその周囲
に距離d3だけはり出したレジスト膜28を残存させた。こ
の時、前記d3は0.6μｍとなるようにした。この0.6μｍ
がオフセット量となる。しかる後に、レジスト膜28をマ
スクとしてB+イオンを多結晶Si層27に打ち込んだ。29は
イオン打込み層である。打込み条件は30keV,1×1016cm
-2ドーズとした。なお、多結晶Si層27の厚みは、7000Å
である。
第４図（ｃ）：レジスト膜28を除去し、試料を熱酸化
して多結晶Si層27上に酸化Si膜30を形成した。この時の
熱処理によって、B+打込み層29中のボロンは多結晶Si層
27の下方と横方向に拡散し、高濃度不純物多結晶Si層2
7′と不純物濃度勾配をもったオフセット拡散領域（幅
0.6μｍ）27″が形成されると同時に角凸形のＮ型Si層2
3の側壁から内側に0.05μｍ深さのGB層31が形成され
た。しかる後、角凸形のＮ型Si層23表面上の薄いSiO2膜
24,Si3N4膜25を除去すると、角凸形のＮ型Si層23上にエ
ミッタ開孔32が開孔される。この時エミッタ開孔32の周
囲は角凸形のＮ型Si層23の表面外周から約0.2μｍ内側
に入り込んで形成される。
して多結晶Si層27上に酸化Si膜30を形成した。この時の
熱処理によって、B+打込み層29中のボロンは多結晶Si層
27の下方と横方向に拡散し、高濃度不純物多結晶Si層2
7′と不純物濃度勾配をもったオフセット拡散領域（幅
0.6μｍ）27″が形成されると同時に角凸形のＮ型Si層2
3の側壁から内側に0.05μｍ深さのGB層31が形成され
た。しかる後、角凸形のＮ型Si層23表面上の薄いSiO2膜
24,Si3N4膜25を除去すると、角凸形のＮ型Si層23上にエ
ミッタ開孔32が開孔される。この時エミッタ開孔32の周
囲は角凸形のＮ型Si層23の表面外周から約0.2μｍ内側
に入り込んで形成される。
これに続いて、第４図には示していないが、角凸形の
Ｎ型Si層23中に拡散により直性ベース層エミッタ層を第
１図に示すように形成すれば、トランジスタ構造を構成
することができる。これから先の工程等は公知の技術で
あるので説明は省略する。
Ｎ型Si層23中に拡散により直性ベース層エミッタ層を第
１図に示すように形成すれば、トランジスタ構造を構成
することができる。これから先の工程等は公知の技術で
あるので説明は省略する。
なお、以上のベース、エミッタ領域形成のためにGB層
31は横方向にさらに0.05μｍ増加して、0.1μｍとなっ
たが、本発明の効果が十分に発揮される条件下にある。
31は横方向にさらに0.05μｍ増加して、0.1μｍとなっ
たが、本発明の効果が十分に発揮される条件下にある。
第５図は、第１の実施例の他の製造工程例を示したも
のである。
のである。
第５図（ａ）：第３図（ａ）とほぼ同様に、Ｐ型Si単
結晶Si基板21上にN+埋込量22を、さらにその上にＮ型エ
ピタキシャルSi層23を形成し、エピタキシャルSi層23の
エミッタ・ベース形成領域上にSiO2膜24,Si3N4膜25から
なるマスクを形成し、このマスクを用いてエピタキシャ
ルSi層26をN+埋込層22に達するまでエッチングして角凸
形のＮ型エピタキシャルSi層23を形成した後、熱酸化と
エッチングにより、角凸形のＮ型エピタキシャルSi層23
の側面中間からN+埋込層22,P型Si基板21上に延びるSiO2
膜26形成する。ついで、マスクとしたSi3N4膜25上に厚
いSiO2膜33を形成する。
結晶Si基板21上にN+埋込量22を、さらにその上にＮ型エ
ピタキシャルSi層23を形成し、エピタキシャルSi層23の
エミッタ・ベース形成領域上にSiO2膜24,Si3N4膜25から
なるマスクを形成し、このマスクを用いてエピタキシャ
ルSi層26をN+埋込層22に達するまでエッチングして角凸
形のＮ型エピタキシャルSi層23を形成した後、熱酸化と
エッチングにより、角凸形のＮ型エピタキシャルSi層23
の側面中間からN+埋込層22,P型Si基板21上に延びるSiO2
膜26形成する。ついで、マスクとしたSi3N4膜25上に厚
いSiO2膜33を形成する。
第５図（ｂ）：不純物無添加の多結晶シリコン層34を
上面全面上に6000Åの厚さに形成し、続いて、全面上に
B+イオンを打ち込み、B+打込量35を形成した。
上面全面上に6000Åの厚さに形成し、続いて、全面上に
B+イオンを打ち込み、B+打込量35を形成した。
第５図（ｃ）：ついで、ホトレジストの溝内埋込み技
術とドライエッチング技術を用いて多結晶シリコン層35
の平坦化処理を行なうことにより、多結晶シリコン層34
の凸状部を除去し、角凸形のＮ型Si層23の側壁部に、不
純物無添加の多結晶Si層34′を6000Åの厚さで形成する
ことができた。
術とドライエッチング技術を用いて多結晶シリコン層35
の平坦化処理を行なうことにより、多結晶シリコン層34
の凸状部を除去し、角凸形のＮ型Si層23の側壁部に、不
純物無添加の多結晶Si層34′を6000Åの厚さで形成する
ことができた。
この場合には、第４図に示した製造工程例のように、
マスク合せの誤差の影響を受けることなく、角凸形のＮ
型エピタキシャルSi層23の側壁部から正確に6000Åの厚
さのオフセット距離をもった不純物無添加の多結晶Si層
34′を形成できる。
マスク合せの誤差の影響を受けることなく、角凸形のＮ
型エピタキシャルSi層23の側壁部から正確に6000Åの厚
さのオフセット距離をもった不純物無添加の多結晶Si層
34′を形成できる。
なお、以上の構成において、角凸形のＮ型Si層23を側
壁上部に接続された不純物無添加の多結晶Si層34の外側
に接続する高濃度ボロンイオン打込層35をもった不純物
無添加多結晶Si層34が形成されている。これは先に第４
図（ｂ）に示したものとほぼ類似の構造とすることがで
きる。この後も第４図で説明した方法で、第１図に示し
た構造の半導体装置を製造することができる。
壁上部に接続された不純物無添加の多結晶Si層34の外側
に接続する高濃度ボロンイオン打込層35をもった不純物
無添加多結晶Si層34が形成されている。これは先に第４
図（ｂ）に示したものとほぼ類似の構造とすることがで
きる。この後も第４図で説明した方法で、第１図に示し
た構造の半導体装置を製造することができる。
第６図は実施例１のさらに異なる製造工程例を示した
ものである。
ものである。
第６図（ａ）は第５図（ａ）の状態の結晶上に不純物
無添加の多結晶シリコン層34を第５図（ｂ）の6000Åの
半分の3000Åの厚さに形成した。
無添加の多結晶シリコン層34を第５図（ｂ）の6000Åの
半分の3000Åの厚さに形成した。
このような状態でB+打込みを行なった場合、オフセッ
ト量は3000Åとなる。しかし、3000Åのオフセットでは
不十分であることから、本製造工程においては試料全面
上にCVD法によるSiO2膜を厚さ3000Åに形成し、引き続
いてドライエッチング処理を行なって、第６図（ｂ）に
示したように、角凸形の不純物無添加の多結晶Si層の側
面に厚さ3000ÅのSiO2膜36を残存させることができた。
しかる後に、B+イオン打込みB+イオン打込み層35を多結
晶Si層34中に形成し、第５図（ｃ）の場合と同様にSiO2
膜36と凸形部の多結晶Si層34を除去すれば、34′で示す
オフセット量を6000Åとすることができる。
ト量は3000Åとなる。しかし、3000Åのオフセットでは
不十分であることから、本製造工程においては試料全面
上にCVD法によるSiO2膜を厚さ3000Åに形成し、引き続
いてドライエッチング処理を行なって、第６図（ｂ）に
示したように、角凸形の不純物無添加の多結晶Si層の側
面に厚さ3000ÅのSiO2膜36を残存させることができた。
しかる後に、B+イオン打込みB+イオン打込み層35を多結
晶Si層34中に形成し、第５図（ｃ）の場合と同様にSiO2
膜36と凸形部の多結晶Si層34を除去すれば、34′で示す
オフセット量を6000Åとすることができる。
実施例 2. 第７図は、本発明の第２の実施例を示す概略断面図で
ある。第７図において、41はＰ型シリコン単結晶基板、
42はN+埋込層、43と44はSiO2膜、45は角凸形としたＮ型
エピタキシャルSi層、46,47はそれぞれエミッタ開孔48
を有するSiO2膜,Si3N4膜、49′は高濃度多結晶Si層、4
9″はオフセット拡散領域、50はSiO2膜、51は真性ベー
ス領域、52はエミッタ領域、53はグラフト・ベース領域
である。
ある。第７図において、41はＰ型シリコン単結晶基板、
42はN+埋込層、43と44はSiO2膜、45は角凸形としたＮ型
エピタキシャルSi層、46,47はそれぞれエミッタ開孔48
を有するSiO2膜,Si3N4膜、49′は高濃度多結晶Si層、4
9″はオフセット拡散領域、50はSiO2膜、51は真性ベー
ス領域、52はエミッタ領域、53はグラフト・ベース領域
である。
このような構造のトランジスタは特開昭56−142667号
公報に記述されているが、この場合にはGB層53の浅接合
化は困難であった。
公報に記述されているが、この場合にはGB層53の浅接合
化は困難であった。
本実施例では、GB引出し用多結晶Si層49は49′で示す
領域でオフセット拡散を受ける。46,50のSiO2膜、47のS
i3N4膜によって、図示していないエミッタ電極とオフセ
ット用多結晶シリコン層49との絶縁を可能にしている。
領域でオフセット拡散を受ける。46,50のSiO2膜、47のS
i3N4膜によって、図示していないエミッタ電極とオフセ
ット用多結晶シリコン層49との絶縁を可能にしている。
このような構造によれば、オフセット領域49′によっ
てGB層53の浅接合化を計ることができる。すなわち、実
施例１のように、真性ベース領域からの多結晶シリコン
層のへの引き出しがエミッタ領域、ベース領域のある活
性領域の側面からであっても、本実施例のように、活性
領域の表面からであっても、本発明の精神は変更を受け
ることはない。
てGB層53の浅接合化を計ることができる。すなわち、実
施例１のように、真性ベース領域からの多結晶シリコン
層のへの引き出しがエミッタ領域、ベース領域のある活
性領域の側面からであっても、本実施例のように、活性
領域の表面からであっても、本発明の精神は変更を受け
ることはない。
本実施例２において、エミッタ・ベース間耐圧BVEBO
が従来4.0Vであったものが、7.0Vまで向上した。また、
hFEはコレクタ電流ICが1mAで40であったものが60にまで
改善された。
が従来4.0Vであったものが、7.0Vまで向上した。また、
hFEはコレクタ電流ICが1mAで40であったものが60にまで
改善された。
第８図は本実施例の第２の製造工程例である。
第８図は本実施例２の半導体装置の製造工程の一例の
概略説明図である。すなわち、Ｐ型シリコン基板41にN+
埋込層42を形成し、その上にＮ型エピタキシャルSi層を
形成した後、これを加工して凸形のＮ型Si層45とし、そ
の両側にSiO2膜43,44を形成する。その後、角凸形のＮ
形Si層45の中央部分の所定位置上にSiO2膜46とSi3N4膜4
7を形成し、試料全面上に多結晶Si層49を被着する。つ
いで、多結晶Si層49からSi3N4膜47上に通じるエミッタ
用開孔48を開孔した後、多結晶Si層49を熱酸化して、そ
の表面にSiO2膜50を形成する。
概略説明図である。すなわち、Ｐ型シリコン基板41にN+
埋込層42を形成し、その上にＮ型エピタキシャルSi層を
形成した後、これを加工して凸形のＮ型Si層45とし、そ
の両側にSiO2膜43,44を形成する。その後、角凸形のＮ
形Si層45の中央部分の所定位置上にSiO2膜46とSi3N4膜4
7を形成し、試料全面上に多結晶Si層49を被着する。つ
いで、多結晶Si層49からSi3N4膜47上に通じるエミッタ
用開孔48を開孔した後、多結晶Si層49を熱酸化して、そ
の表面にSiO2膜50を形成する。
その後、エミッタ開孔48内からSiO2膜50上に所定形状
のレジスト膜51を、オフセット量d3が0.6μｍとなるよ
うに形成し、続いて、B+イオン打込みを30keV,1×1016c
m-2の条件で行なった。52はイオン打込層である。これ
をアニール処理することによって第７図に示したGB層53
を形成した。
のレジスト膜51を、オフセット量d3が0.6μｍとなるよ
うに形成し、続いて、B+イオン打込みを30keV,1×1016c
m-2の条件で行なった。52はイオン打込層である。これ
をアニール処理することによって第７図に示したGB層53
を形成した。
もちろん、この場合、上記アニールは後に行なうベー
ス，エミッタ領域形成時の拡散熱処理と同時に行なうこ
ともできる。
ス，エミッタ領域形成時の拡散熱処理と同時に行なうこ
ともできる。
なお、上述した実施例の製造工程例において、オフセ
ット量を6000Åとしたが、これはプロセス条件によって
は、さらに大きく選択したり、小さく選択されるべき量
である。
ット量を6000Åとしたが、これはプロセス条件によって
は、さらに大きく選択したり、小さく選択されるべき量
である。
本発明によれば、ベース側壁コンタクト引出し用に多
結晶シリコン層を用い構造のトランジスタに形成される
GB層の浅接合化が容易となり、これに伴ない、電流増幅
率、耐圧、容量の改善が計られ、このようなデバイスを
搭載した回路遅延時間の低減、すなわち、高速動作が可
能となる効果がある。
結晶シリコン層を用い構造のトランジスタに形成される
GB層の浅接合化が容易となり、これに伴ない、電流増幅
率、耐圧、容量の改善が計られ、このようなデバイスを
搭載した回路遅延時間の低減、すなわち、高速動作が可
能となる効果がある。
さらにまた、従来法では、上記GB層の深接合のため
に、エミッタ幅の微細化が困難であったが、本発明によ
れば、GB層の浅接合化は自由に可能であり、上記のよう
な問題も生じない。
に、エミッタ幅の微細化が困難であったが、本発明によ
れば、GB層の浅接合化は自由に可能であり、上記のよう
な問題も生じない。
第２図は従来の半導体装置の概略断面図、第１図は本発
明の半導体装置の一実施例を示す概略断面図、第３図は
多結晶シリコン層中のホウ素の拡散係数を説明するため
の実験結果を説明する図、第４図〜第６図はそれぞれ第
１図に示した実施例の製造工程を説明する図、第７図は
本発明の他の実施例を示す概略説明図、第８図は第７図
に示した実施例の製造工程を説明するための図である。 図において、 1,21,41……Ｐ型シリコン単結晶基板 2,22,42……N+型シリコン層 3,26,43,44……SiO2膜 ５……高濃度多結晶シリコン層 ５′……オフセット拡散領域 ８……真性ベース領域 ９……エミッタ領域 10……GS層 27……多結晶シリコン層 27′……高濃度多結晶シリコン層 27″……オフセット拡散領域 28……レジスト膜 29,35……B+イオン打込層 31……GB層 36……SiO2層 46……SiO2膜 47……Si3N4膜 49……多結晶シリコン層 49′……高濃度多結晶シリコン層 49″……オフセット拡散領域 51……真性ベース領域 52……エミッタ領域 53……GB層
明の半導体装置の一実施例を示す概略断面図、第３図は
多結晶シリコン層中のホウ素の拡散係数を説明するため
の実験結果を説明する図、第４図〜第６図はそれぞれ第
１図に示した実施例の製造工程を説明する図、第７図は
本発明の他の実施例を示す概略説明図、第８図は第７図
に示した実施例の製造工程を説明するための図である。 図において、 1,21,41……Ｐ型シリコン単結晶基板 2,22,42……N+型シリコン層 3,26,43,44……SiO2膜 ５……高濃度多結晶シリコン層 ５′……オフセット拡散領域 ８……真性ベース領域 ９……エミッタ領域 10……GS層 27……多結晶シリコン層 27′……高濃度多結晶シリコン層 27″……オフセット拡散領域 28……レジスト膜 29,35……B+イオン打込層 31……GB層 36……SiO2層 46……SiO2膜 47……Si3N4膜 49……多結晶シリコン層 49′……高濃度多結晶シリコン層 49″……オフセット拡散領域 51……真性ベース領域 52……エミッタ領域 53……GB層
Claims (1)
- 【請求項１】半導体基板表面上に角凸形の第１導電型の
活性領域が形成されており、該活性領域内の該領域表面
側に形成された第１導電型領域と該第１導電型領域の直
下に隣接し、かつ該第１型導電型領域を取り囲むように
形成された第２導電型領域を有し、前記角凸形の活性領
域の側面又は上面に露出している前記第２導電型領域か
ら外側方向に所定距離だけ、前記基板上に形成した絶縁
膜を介して前記第２導電型の不純物をドーピングした多
結晶シリコン層を引き出し、該多結晶シリコン層上に前
記第２導電型領域引出し用電極が形成されている構造を
有する半導体装置において、前記多結晶シリコン層中の
前記第２導電型の不純物の濃度が前記第２導電型領域か
ら外側方向に所定距離だけ離れた位置に向うにつれて次
第に高濃度となるように制御されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192883A JPH0831463B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192883A JPH0831463B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350062A JPS6350062A (ja) | 1988-03-02 |
| JPH0831463B2 true JPH0831463B2 (ja) | 1996-03-27 |
Family
ID=16298562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192883A Expired - Lifetime JPH0831463B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831463B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2234191B (en) * | 1989-07-25 | 1993-06-02 | Toshiba Kk | Method of garbage disposal and garbage disposer therefor |
| JP4892128B2 (ja) * | 2000-09-25 | 2012-03-07 | ジーエルサイエンス株式会社 | 液体クロマトグラフィーの試料導入方法及び装置 |
-
1986
- 1986-08-20 JP JP61192883A patent/JPH0831463B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350062A (ja) | 1988-03-02 |
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