JPH0831470B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0831470B2 JPH0831470B2 JP62181356A JP18135687A JPH0831470B2 JP H0831470 B2 JPH0831470 B2 JP H0831470B2 JP 62181356 A JP62181356 A JP 62181356A JP 18135687 A JP18135687 A JP 18135687A JP H0831470 B2 JPH0831470 B2 JP H0831470B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、炭化シリコンを利用した半導体装置の製造
方法に関し、 炭化シリコン層（100、４）上に第１の絶縁膜（102、
６）及び第１の導電膜（104、７）を形成する工程と、 該第１の絶縁膜（102、６）及び第１の導電膜（104、
７）を選択的に除去し、該炭化シリコン層（100、４）
を一部露出する工程と、 前記の選択的に除去された、第１の絶縁膜（102、
６）及び第１の導電膜（104、７）の側壁部に第２の導
電膜（110、12）を形成し、該第１の導電膜と炭化シリ
コン層（100、４）との導通を形成する工程と、 酸化雰囲気中にさらし、前記第２の導電膜の表面に選
択的に酸化膜（112、13）を形成する工程と、 該酸化膜（112、13）上であって前記炭化シリコン層
（100、４）にコンタクトする第３の導電膜（114、15）
を形成する工程と を有することを特徴とし、 高速バイポーラトランジスタの製造プロセスを簡略化
することができる。
方法に関し、 炭化シリコン層（100、４）上に第１の絶縁膜（102、
６）及び第１の導電膜（104、７）を形成する工程と、 該第１の絶縁膜（102、６）及び第１の導電膜（104、
７）を選択的に除去し、該炭化シリコン層（100、４）
を一部露出する工程と、 前記の選択的に除去された、第１の絶縁膜（102、
６）及び第１の導電膜（104、７）の側壁部に第２の導
電膜（110、12）を形成し、該第１の導電膜と炭化シリ
コン層（100、４）との導通を形成する工程と、 酸化雰囲気中にさらし、前記第２の導電膜の表面に選
択的に酸化膜（112、13）を形成する工程と、 該酸化膜（112、13）上であって前記炭化シリコン層
（100、４）にコンタクトする第３の導電膜（114、15）
を形成する工程と を有することを特徴とし、 高速バイポーラトランジスタの製造プロセスを簡略化
することができる。
本発明は、半導体装置の製造方法の改良に関する。特
に、エミッタ・ベース・コレクタが垂直方向に重ねて形
成される立型構造のバイポーラトランジスタの１種であ
るSST（Supper Self Aligned Transistor）と呼ばれる
バイポーラトランジスタの製造方法（例えば特公昭57−
32511号）の改良に関する。
に、エミッタ・ベース・コレクタが垂直方向に重ねて形
成される立型構造のバイポーラトランジスタの１種であ
るSST（Supper Self Aligned Transistor）と呼ばれる
バイポーラトランジスタの製造方法（例えば特公昭57−
32511号）の改良に関する。
主要部の構造を第12図に示すSSTと呼ばれるバイポーラ
トランジスタが知られている。
トランジスタが知られている。
第12図参照 図において、３は例えばｎ型のシリコン層であり、
５、６は絶縁膜であり、５は例えば二酸化シリコンであ
り、６は例えば窒化シリコンであり、71はｐ型のベース
電極引き出し領域であり、13は絶縁膜であり、14は外部
ベースであり、16は内部ベースであり、17はエミッタで
あり、20はエミッタ電極である。
５、６は絶縁膜であり、５は例えば二酸化シリコンであ
り、６は例えば窒化シリコンであり、71はｐ型のベース
電極引き出し領域であり、13は絶縁膜であり、14は外部
ベースであり、16は内部ベースであり、17はエミッタで
あり、20はエミッタ電極である。
このSSTは、１つのマスクにより形成した窓を中心に
して外部ベース領域14、内部ベース領域16、エミッタ17
が、全てセルファラインで形成でき、そのためベース・
コレクタ間接合面積を極めて小さくでき、高速性にすぐ
れたバイポーラトランジスタであるが、その製造工程が
極めて複雑である。
して外部ベース領域14、内部ベース領域16、エミッタ17
が、全てセルファラインで形成でき、そのためベース・
コレクタ間接合面積を極めて小さくでき、高速性にすぐ
れたバイポーラトランジスタであるが、その製造工程が
極めて複雑である。
SSTは、超高速のバイポーラトランジスタとして極め
てすぐれているが、その製造方法が極めて複雑で工程数
が長いという欠点がある。
てすぐれているが、その製造方法が極めて複雑で工程数
が長いという欠点がある。
特に、ベース電極引き出し領域71と外部ベース14との
接続のためのポリシリコン膜710及び、ベース電極引き
出し領域71とエミッタ電極20とを電気的に分離する酸化
膜130の形成等は、内部ベース16に対応する窓をポリシ
リコン膜71に形成した後、窒化シリコン膜６の横方向オ
ーバーエッチングやそのエッチングされた空洞へのポリ
シリコン膜710の再成長等の工程が非常に複雑であり、S
STの実用化の障害になっている。
接続のためのポリシリコン膜710及び、ベース電極引き
出し領域71とエミッタ電極20とを電気的に分離する酸化
膜130の形成等は、内部ベース16に対応する窓をポリシ
リコン膜71に形成した後、窒化シリコン膜６の横方向オ
ーバーエッチングやそのエッチングされた空洞へのポリ
シリコン膜710の再成長等の工程が非常に複雑であり、S
STの実用化の障害になっている。
本発明の目的は、上記SSTの工程を簡略化し、しか
も、外部ベース領域の大きさがSSTよりさらに小さい高
速バイポーラトランジスタの製造方法を提供することに
ある。
も、外部ベース領域の大きさがSSTよりさらに小さい高
速バイポーラトランジスタの製造方法を提供することに
ある。
上記の目的を達成するために本発明が採った手段は、
第１図の（ａ）〜（ｅ）に示すプロセスである。
第１図の（ａ）〜（ｅ）に示すプロセスである。
半導体としての性質を有する炭化シリコン層100上
に、第１の絶縁膜としての二酸化シリコン膜102と、第
１の導電膜としてのポリシリコン膜104とを形成し、第
１（ａ）に示す如く、開口106を形成して炭化シリコン
膜100を一部露出する。
に、第１の絶縁膜としての二酸化シリコン膜102と、第
１の導電膜としてのポリシリコン膜104とを形成し、第
１（ａ）に示す如く、開口106を形成して炭化シリコン
膜100を一部露出する。
次に、第１図（ｂ）の如く、全面に第２の導電膜とな
るポリシリコン膜108を形成し、全面コントロールエッ
チングにより、第１図（ｃ）に示す様に、ポリシリコン
膜104の側壁部にポリシリコン膜104と炭化シリコン膜10
0とを導通する第２の導電膜110を形成する。
るポリシリコン膜108を形成し、全面コントロールエッ
チングにより、第１図（ｃ）に示す様に、ポリシリコン
膜104の側壁部にポリシリコン膜104と炭化シリコン膜10
0とを導通する第２の導電膜110を形成する。
その後、酸化雰囲気中にさらすことにより、第１、第
２の導電膜であるポリシリコン膜104、110上にのみ選択
的に酸化膜112を形成する。これは、炭化シリコン膜100
の酸化レートがシリコン膜104、110の酸化レートより10
分の１と十分低いため、第１図（ｃ）の状態で酸化雰囲
気中にさらせば、同図（ｄ）に示す如くポリシリコン膜
110、104上には厚く酸化膜が形成され、炭化シリコン層
10上にはほとんど形成されないからである。さらに、必
要なら、全面コントロールエッチングを施すことによ
り、炭化シリコン膜100上の薄い酸化膜を完全に除去す
ることができる。
２の導電膜であるポリシリコン膜104、110上にのみ選択
的に酸化膜112を形成する。これは、炭化シリコン膜100
の酸化レートがシリコン膜104、110の酸化レートより10
分の１と十分低いため、第１図（ｃ）の状態で酸化雰囲
気中にさらせば、同図（ｄ）に示す如くポリシリコン膜
110、104上には厚く酸化膜が形成され、炭化シリコン層
10上にはほとんど形成されないからである。さらに、必
要なら、全面コントロールエッチングを施すことによ
り、炭化シリコン膜100上の薄い酸化膜を完全に除去す
ることができる。
その後、第１図（ｅ）に示すとおり、二酸化シリコン
膜112の窓を介して不純物を導入して不純物領域116を形
成し、二酸化シリコン膜112上に第３の導電膜としてポ
リシリコン膜114をその電極として設ける。なお、例え
ばポリシリコン膜110に不純物をドープしておけば、外
部ベースとして118を形成しておくこともできる。
膜112の窓を介して不純物を導入して不純物領域116を形
成し、二酸化シリコン膜112上に第３の導電膜としてポ
リシリコン膜114をその電極として設ける。なお、例え
ばポリシリコン膜110に不純物をドープしておけば、外
部ベースとして118を形成しておくこともできる。
以上の様に、炭化シリコン層100はシリコンに比較し
て酸化レートが約10分の１と小さいため、その特性を利
用すれば引き出し電極の側壁にのみ酸化膜を形成するこ
とができる。よって、ｎ型領域116をエミッタ領域と
し、ポリシリコン膜114をエミッタ電極とし、また、118
を外部ベースとし、110、104をベース引き出し電極とす
れば、最初に形成した開口116を中心にしたセルファラ
インプロセスにより後の工程を行なうことができる。
て酸化レートが約10分の１と小さいため、その特性を利
用すれば引き出し電極の側壁にのみ酸化膜を形成するこ
とができる。よって、ｎ型領域116をエミッタ領域と
し、ポリシリコン膜114をエミッタ電極とし、また、118
を外部ベースとし、110、104をベース引き出し電極とす
れば、最初に形成した開口116を中心にしたセルファラ
インプロセスにより後の工程を行なうことができる。
以下、図面を参照しつゝ、本発明の一実施例に係る立
型バイポーラトランジスタの製造方法についてさらに説
明する。
型バイポーラトランジスタの製造方法についてさらに説
明する。
第２図参照 ｐ型シリコン基板１上にn+埋め込み層２を形成した
後、ｎ型シリコン層３を約1.5μｍ厚にエピタキシャル
成長し、さらに、単結晶の炭化シリコン層４を約2,000
Å厚にエピタキシャル成長する。
後、ｎ型シリコン層３を約1.5μｍ厚にエピタキシャル
成長し、さらに、単結晶の炭化シリコン層４を約2,000
Å厚にエピタキシャル成長する。
第３図参照 炭化シリコン層４とｎ型シリコン層３の上層とを、コ
レクタ電極引き出し領域とベース領域以外の領域で除去
し、コレクタ電極引き出し領域とベース領域とに残留さ
せる。
レクタ電極引き出し領域とベース領域以外の領域で除去
し、コレクタ電極引き出し領域とベース領域とに残留さ
せる。
第４図参照 コレクタ電極引き出し領域とベース領域とに残留した
炭化シリコン層４をマスクとして酸化して、フィールド
絶縁膜５を形成する。これは、炭化シリコン４の酸化レ
ートがシリコン３に比較して十分低いため、半導体であ
る炭化シリコン４をマスクとして酸化することができる
からである。
炭化シリコン層４をマスクとして酸化して、フィールド
絶縁膜５を形成する。これは、炭化シリコン４の酸化レ
ートがシリコン３に比較して十分低いため、半導体であ
る炭化シリコン４をマスクとして酸化することができる
からである。
第５図参照 次に、厚さ約2,000Åの二酸化シリコン層６をCVD法に
より形成し、このコレクタ電極引き出し領域の部分をエ
ッチングにより除去し、さらに、その部分の炭化シリコ
ン層４を除去する。なお、このコレクタ電極引き出し領
域の炭化シリコン層４の除去は、シリコンに比べて低抵
抗にならない炭化シリコンを除去して低抵抗化を図る上
で有効であるが、炭化シリコン層４の除去は必ずしもし
なくてもよい。次に、残留した二酸化シリコン層６をマ
スクとしてｎ型不純物をイオン注入してコレクタ電極コ
ンタクト領域31を形成する。次に、多結晶シリコン層７
を厚さ約2,000Åに形成する。
より形成し、このコレクタ電極引き出し領域の部分をエ
ッチングにより除去し、さらに、その部分の炭化シリコ
ン層４を除去する。なお、このコレクタ電極引き出し領
域の炭化シリコン層４の除去は、シリコンに比べて低抵
抗にならない炭化シリコンを除去して低抵抗化を図る上
で有効であるが、炭化シリコン層４の除去は必ずしもし
なくてもよい。次に、残留した二酸化シリコン層６をマ
スクとしてｎ型不純物をイオン注入してコレクタ電極コ
ンタクト領域31を形成する。次に、多結晶シリコン層７
を厚さ約2,000Åに形成する。
第６図参照 コレクタ電極コンタクト領域31とベース領域及びベー
ス電極引き出し領域との上に窒化シリコン膜８を形成
し、これをマスクとして選択的な酸化をして、厚いフィ
ールド絶縁膜９を形成する。
ス電極引き出し領域との上に窒化シリコン膜８を形成
し、これをマスクとして選択的な酸化をして、厚いフィ
ールド絶縁膜９を形成する。
第７図参照 ベース領域及びベース電極引き出し領域以外をレジス
トマスク10をもってカバーして、ｐ型不純物をイオン注
入して、カバーされていない領域において多結晶シリコ
ン層７をｐ型に転換してベース電極引き出し領域71を形
成する。
トマスク10をもってカバーして、ｐ型不純物をイオン注
入して、カバーされていない領域において多結晶シリコ
ン層７をｐ型に転換してベース電極引き出し領域71を形
成する。
上記と同様にして、コレクタ電極コンタクト領域にも
選択的にｎ型不純物をイオン注入して、コレクタ電極コ
ンタクト領域の多結晶シリコン層７をｎ型多結晶シリコ
ン層72に転換する。
選択的にｎ型不純物をイオン注入して、コレクタ電極コ
ンタクト領域の多結晶シリコン層７をｎ型多結晶シリコ
ン層72に転換する。
第８図参照 窒化シリコン膜８を除去する。ここで、全面にCVD法
により二酸化シリコン膜を形成してもよいが、本例で
は、以下、形成しない場合について説明する。ベース形
成領域において、ベース電極引き出し領域71と二酸化シ
リコン膜６とを選択的に除去して開口11を形成する。
により二酸化シリコン膜を形成してもよいが、本例で
は、以下、形成しない場合について説明する。ベース形
成領域において、ベース電極引き出し領域71と二酸化シ
リコン膜６とを選択的に除去して開口11を形成する。
第９図参照 多結晶シリコン層を3,000Å厚に形成した後、全面コ
ントロールエッチングとして、リアクティブイオンエッ
チング法を使用してこれを除去し、多結晶シリコン層12
を開口11の内側に残留する。
ントロールエッチングとして、リアクティブイオンエッ
チング法を使用してこれを除去し、多結晶シリコン層12
を開口11の内側に残留する。
多結晶シリコン層12は炭化シリコン層４上に形成され
ているから、上記のリアクティブイオンエッチング法に
おいて、炭化シリコン層４がストッパとして機能する。
ているから、上記のリアクティブイオンエッチング法に
おいて、炭化シリコン層４がストッパとして機能する。
第10図参照 全面酸化して多結晶シリコン層12の表層とベース電極
引き出し領域71の表層とを二酸化シリコン膜13に転換す
る。この工程において、ベース電極引き出し領域71のｐ
型不純物が、多結晶シリコン層12と炭化シリコン層４中
とに拡散して、炭化シリコン層４中に外部ベース14が形
成される。
引き出し領域71の表層とを二酸化シリコン膜13に転換す
る。この工程において、ベース電極引き出し領域71のｐ
型不純物が、多結晶シリコン層12と炭化シリコン層４中
とに拡散して、炭化シリコン層４中に外部ベース14が形
成される。
第11図参照 炭化シリコン層４上に僅かに形成される二酸化シリコン
膜をコントロールエッチングによって除去し、多結晶シ
リコン層15を2,000Å厚に形成し、ｐ型不純物をイオン
注入して内部ベース16を形成し、つゞいて、ｎ型不純物
をイオン注入してエミッタ17を形成する。多結晶シリコ
ン層15をパターニングし、コレクタコンタクト領域とベ
ースコンタクト領域とから二酸化シリコン膜13を除去
し、アルミニウム膜を形成してこれをパターニングして
コレクタ電極18、ベース電極19、エミッタ電極20を形成
する。
膜をコントロールエッチングによって除去し、多結晶シ
リコン層15を2,000Å厚に形成し、ｐ型不純物をイオン
注入して内部ベース16を形成し、つゞいて、ｎ型不純物
をイオン注入してエミッタ17を形成する。多結晶シリコ
ン層15をパターニングし、コレクタコンタクト領域とベ
ースコンタクト領域とから二酸化シリコン膜13を除去
し、アルミニウム膜を形成してこれをパターニングして
コレクタ電極18、ベース電極19、エミッタ電極20を形成
する。
以上説明せるとおり、本発明に係る超高速のバイポー
ラトランジスタの製造方法においては、ベース領域に炭
化シリコン層４を使用することにより、ベースの引き出
し電極12の側壁にのみ酸化膜13を形成することができる
ので、従来のSSTのプロセスに比較して工程が大幅に簡
略化できる。また、SSTのプロセスの如く、ベース引き
出し電極形成のための横方向のオーバーエッチング等を
必要としないので、ベース領域も小さく形成することが
できる。
ラトランジスタの製造方法においては、ベース領域に炭
化シリコン層４を使用することにより、ベースの引き出
し電極12の側壁にのみ酸化膜13を形成することができる
ので、従来のSSTのプロセスに比較して工程が大幅に簡
略化できる。また、SSTのプロセスの如く、ベース引き
出し電極形成のための横方向のオーバーエッチング等を
必要としないので、ベース領域も小さく形成することが
できる。
第１図は、本発明の基本的プロセスを示す断面図であ
る。 第２〜11図は、本発明の一実施例に係る半導体装置の製
造方法の工程図である。 第12図は、SSTと呼ばれるバイポーラトランジスタの断
面図である。 １……半導体基板、 ２……高濃度埋め込み領域、 ３……一導電型の半導体層、 ４、100……炭化シリコン層、 ５、６、９……絶縁膜、 ７、71……第１の導電膜、 11……開口、 12、110……第２の導電膜、 13、112……酸化膜、 14……外部ベース、 15、114……第３の導電膜、 16……内部ベース、 17……エミッタ。
る。 第２〜11図は、本発明の一実施例に係る半導体装置の製
造方法の工程図である。 第12図は、SSTと呼ばれるバイポーラトランジスタの断
面図である。 １……半導体基板、 ２……高濃度埋め込み領域、 ３……一導電型の半導体層、 ４、100……炭化シリコン層、 ５、６、９……絶縁膜、 ７、71……第１の導電膜、 11……開口、 12、110……第２の導電膜、 13、112……酸化膜、 14……外部ベース、 15、114……第３の導電膜、 16……内部ベース、 17……エミッタ。
Claims (1)
- 【請求項１】炭化シリコン層（100、４）上に第１の絶
縁膜（102、６）及び第１の導電膜（104、７）を形成す
る工程と、 該第１の絶縁膜（102、６）及び第１の導電膜（104、
７）を選択的に除去し、該炭化シリコン層（100、４）
を一部露出する工程と、 前記の選択的に除去された、第１の絶縁膜（102、６）
及び第１の導電膜（104、７）の側壁部に第２の導電膜
（110、12）を形成し、該第１の導電膜と炭化シリコン
層（100、４）との導通を形成する工程と、 酸化雰囲気中にさらし、前記第２の導電膜の表面に選択
的に酸化膜（112、13）を形成する工程と、 該酸化膜（112、13）上であって前記炭化シリコン層（1
00、４）にコンタクトする第３の導電膜（114、15）を
形成する工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181356A JPH0831470B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181356A JPH0831470B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424456A JPS6424456A (en) | 1989-01-26 |
| JPH0831470B2 true JPH0831470B2 (ja) | 1996-03-27 |
Family
ID=16099285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62181356A Expired - Lifetime JPH0831470B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831470B2 (ja) |
-
1987
- 1987-07-21 JP JP62181356A patent/JPH0831470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424456A (en) | 1989-01-26 |
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