JPH08316427A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】フューズ素子またはアンチフューズ素子を用い
た半導体メモリ。アンチフューズ素子に高電圧をかける
ことで電気的に破壊する回路の、半導体回路パターン上
で占める面積の増大を防止し、回路面積の縮小を図る。 【構成】１個のアンチフューズ破壊回路に複数のアンチ
フューズ素子と複数のアンチフューズ検出回路を接続し
回路を共用する。メモリセル１１０は比較的大きなトラ
ンジスタ長をもつ書き込みトランジスタ１０１とそれに
付属する複数個のアンチフューズ素子１０３、および複
数個の比較的小さなトランジスタ長をもつ読み出しトラ
ンジスタ１０２より構成される。複数個のアンチフュー
ズ素子１０３の端子はそれぞれ個別のプログラム線１０
４、および個別の読みだしトランジスタ１０２に接続さ
れているが、もう片方の端子はメモリセル１１０内の１
個の書き込みトランジスタ１０１に共通に接続されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関す
る。

【０００２】

【従来の技術】半導体集積回路中でフューズ、またはア
ンチフューズを記録手段として用いるような半導体メモ
リの場合、従来の回路は図３のような構成となってい
た。

【０００３】アンチフューズ素子３０１は回路の通常動
作電圧（１〜５Ｖ程度）よりも十分に高い電圧を負荷す
ることで絶縁状態が破壊されて導通状態になる。また、
アンチフューズとは逆に、電圧を負荷することで導通状
態が破壊されて絶縁状態になるようなフューズ素子を用
いてもよい。

【０００４】アンチフューズ素子３０１には、それぞれ
トランジスタ３０２が接続されている。メモリセル３０
５はアンチフューズ素子３０１とトランジスタ３０２で
構成されており、１個のメモリセルは１ビットの情報を
記憶することができる。トランジスタ３０２にはワード
デコード回路３０６で制御されるワード線３０３が接続
されている。また、メモリセル３０５にはビットデコー
ド回路３０７から出ているビット線３０４が接続されて
いる。

【０００５】図３の半導体メモリへの書き込みの動作は
次のような手順をとる。まず、ビットデコード回路３０
７で選択された１行のビット線３０４に回路の通常動作
電圧よりも十分に高い電圧をかける。次に、ワードデコ
ード回路３０６で選択された１列のワード線３０３に所
定の電圧をかけてトランジスタ３０２を低インピーダン
ス状態にする。これにより、選択された１個のアンチフ
ューズ素子３０１の両端には高い電圧がかかり絶縁状態
から導通状態になる。

【０００６】図３の半導体メモリの読みだし動作は次の
ような手順をとる。選択された１列のワード線３０３に
所定の電圧をかけてトランジスタ３０２を低インピーダ
ンス状態にする。書き込み動作を行った行のビット線３
０４に接続された列のアンチフューズ素子３０１は導通
状態なのでビット線３０４はトランジスタ３０２に電気
的に接続され、ビット線３０４は所定の電圧に保たれる
が、書き込み動作を行わなかった行のビット線はアンチ
フューズ素子が絶縁状態にあるため、電気的に浮遊した
状態となる。ビットデコード回路３０７において、この
電気的な状態の差を検出してメモリ情報である０と１に
変換する。

【０００７】図３に示したようなフューズ、またはアン
チフューズを記録手段として用いるような半導体メモリ
をＭＯＳを用いて実現する場合のメモリセル３０５のレ
イアウトを図４に示す。図４（ａ）は平面図、図４
（ｂ）は断面図である。

【０００８】ＭＯＳトランジスタ４０８のワードゲート
４０１はそれ自身がメモリのワード線の役割をはたす。
ビット線４０５はアンチフューズ素子４０６を通じてド
レイン４０３に接続される。ソース４０２には電源電
圧、または所定の電圧がコンタクト４０４を通して供給
される。

【０００９】アンチフューズ素子４０６は高電圧をかけ
ることで恒久的に絶縁が破壊される特性をもつ、たとえ
ばシリコン酸化膜、シリコン窒化膜のような物質で形成
される。

【００１０】

【発明が解決しようとする課題】図４に示すようなアン
チフューズ素子４０６に書き込みを行うためには、すな
わち絶縁を破壊するためには、素子の両端に高電圧をか
ける必要があると同時に、電流を大量に流す必要があ
る。そのためには、トランジスタ長４０７が十分に長い
必要があり、回路面積の増大を招くという問題があっ
た。

【００１１】

【課題を解決するための手段】本発明による半導体回路
装置は、 （１）電流を流すことで状態変化の生ずる素子と、前記
素子に状態変化を生じさせる電流を流す回路と、前記素
子の状態を検出する回路を有する半導体集積回路装置に
おいて、前記素子に状態変化を生じさせる電流を流す回
路１個に対し少なくとも２個以上の前記素子、及び少な
くとも２個以上の前記検出回路を有することを特徴とす
る。

【００１２】（２）状態変化の生ずる素子が、電流を流
すことで電気的な導通状態から絶縁状態となるフューズ
素子で構成さていることを特徴とする。

【００１３】（３）状態変化の生ずる素子が、電流を流
すことで電気的な絶縁状態から導通状態となるアンチフ
ューズ素子で構成さていることを特徴とする。

【００１４】

【作用】フューズ素子、あるいはアンチフューズ素子を
電気的に破壊する回路は、大電流を流す必要があり、半
導体回路パターン上では大きな面積を必要とする。２個
以上のフューズ素子、あるいはアンチフューズ素子の破
壊を１個の破壊回路で行うことで、回路の共用化ができ
るので回路面積を縮小することができる。

【００１５】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１６】図１に、本発明により構成された半導体集
積装置の構成を示す回路図を示す。また、図２に本発明
により構成された半導体集積装置のレイアウト図を示
す。

【００１７】メモリセル１１０は比較的大きなトランジ
スタ長をもつ書き込みトランジスタ１０１とそれに付属
する複数個のアンチフューズ素子１０３、および複数個
の比較的小さなトランジスタ長をもつ読み出しトランジ
スタ１０２より構成される。複数個のアンチフューズ素
子１０３の端子はそれぞれ個別のプログラム線１０４、
および個別の読みだしトランジスタ１０２に接続されて
いるが、もう片方の端子はメモリセル１１０内の１個の
書き込みトランジスタ１０１に共通に接続されている。
図１においては一例として１個のメモリセル１１０内に
３個のアンチフューズ素子１０３が存在する回路を示し
ている。

【００１８】書き込みトランジスタ１０１は列方向に走
る書き込みワード線１０６により制御されている。ま
た、読みだしトランジスタ１０２は同じく列方向に走る
読みだしワード線１０７で制御されている。読みだしト
ランジスタ１０２は行方向に走るビット線１０５に接続
されており、アンチフューズ素子１０３からの情報の読
みだしを行っている。

【００１９】図１に示す半導体メモリへの書き込み動作
は以下のような手順をとる。まず、ビットデコード回路
１０８で選択された１本のプログラム線１０４に回路の
通常動作電圧よりも十分に高い電圧をかける。次に、ワ
ードデコード回路１０９で選択された１列の書き込みワ
ード線１０６に所定の電圧をかけて書き込みトランジス
タ１０１を低インピーダンス状態にする。これにより、
選択された１個のアンチフューズ素子１０３の両端には
高い電圧がかかり絶縁状態から導通状態になる。 図１
の半導体メモリの読みだし動作は次のような手順をと
る。選択された１列の読みだしワード線１０７に所定の
電圧をかけて読みだしトランジスタ１０２を低インピー
ダンス状態にする。それと同時に、同一セルに所属する
書き込みワード線１０６にも所定の電圧をかけて、書き
込みトランジスタ１０１も低インピーダンス状態にす
る。書き込み動作が行われたアンチフューズ素子１０３
は導通状態なのでビット線１０５は書き込みトランジス
タ１０１と電気的に接続され、一定電圧に保たれるが、
書き込み動作を行わなかった行のビット線１０５はアン
チフューズ素子１０３が絶縁状態にあるため、電気的に
浮遊した状態となる。ビットデコード回路１０８におい
て、この電気的な状態の差を検出してメモリ情報である
０と１に変換する。

【００２０】図１に示したようなフューズ、またはアン
チフューズを記録手段として用いるような半導体メモリ
をＭＯＳを用いて実現する場合のメモリセル１１０のレ
イアウトを図２に示す。図２（ａ）は平面図、図２
（ｂ）は断面図である。

【００２１】書き込みトランジスタ２１５の書き込みワ
ードゲート２０１はそれ自身がメモリの書き込み用のワ
ード線の役割をはたす。また、読みだしトランジスタ２
１６の読みだしワードゲート２０２もそれ自身がメモリ
の読みだし用のワード線の役割を果たす。

【００２２】プログラム線２１２はアンチフューズ素子
２０９を通じて書き込みトランジスタドレイン２０４に
接続されている。また、書き込みトランジスタソース２
０３はメモリセルの任意の位置で電源コンタクト２０７
により電源、または所定の電圧に接続されている。

【００２３】読みだしトランジスタソース２０５は読み
だしトランジスタソースコンタクト２１０とプログラム
線２１２を通じてアンチフューズ素子２０９に接続され
ており、読みだしトランジスタドレイン２０６はビット
線２１３に接続されている。ビット線２１３はプログラ
ム線２１２と平行に図２（ｂ）の断面図に現れない位置
で行方向にセル間を接続している。

【００２４】１個の書き込みトランジスタ２１５に接続
される読みだしトランジスタ２１６の数は本発明の主旨
であるところの回路面積の縮小という目的からいえば、
少なくとも２個以上接続するのがよい。また、１個の書
き込みトランジスタ２１５に接続される読みだしトラン
ジスタ２１６の数は、多ければ多いほど回路面積の縮小
につながるので、可能な限り多い方がよい。

【００２５】書き込みトランジスタ２１５のトランジス
タ長２１４は、アンチフューズ素子に大電流を流す必要
があるため、ある程度の長さをもつ必要がある。一方、
読みだしトランジスタ２１６は、電気的に浮遊状態のビ
ット線２１３を駆動するだけの電流を流すだけでいいの
でトランジスタ長さ２１７は加工可能な最小限の長さで
十分である。但し、速度を重視するようなメモリに用い
る場合は、ある程度の速度で電流をビット線２１３に供
給する必要があるのでトランジスタ長さ２１７を長めに
とることも有り得る。

【００２６】アンチフューズ素子２０９は高電圧をかけ
ることで絶縁状態が破壊され、導通状態となる特性をも
つ、たとえばシリコン酸化膜、シリコン窒化膜のような
物質で形成される。

【００２７】高電圧をかけることで導通状態から絶縁状
態となるような特性をもつフューズ素子、たとえば溶断
可能なアルミニュウム金属配線などを用いても同様な回
路構成でメモリを作成することが可能である。

【００２８】

【発明の効果】以上説明したように、本発明による半導
体集積回路装置によれば、従来より少ない回路面積で半
導体メモリを作成することできるので、コストの削減が
可能となる。

【図面の簡単な説明】

【図１】本発明により構成された半導体メモリを示す回
路図。

【図２】本発明により構成された半導体メモリセルのパ
ターン図。

【図３】従来の半導体メモリを示す回路図。

【図４】従来の半導体メモリセルのパターン図。

【符号の説明】

１０１・・書き込みトランジスタ １０２・・読みだしトランジスタ １０３・・アンチフューズ素子 １０４・・プログラム線 １０５・・ビット線 １０６・・書き込みワード線 １０７・・読みだしワード線 １０８・・ビットデコード回路 １０９・・ワードデコード回路 １１０・・メモリセル ２０１・・書き込みワードゲート ２０２・・読みだしワードゲート ２０３・・書き込みトランジスタソース ２０４・・書き込みトランジスタドレイン ２０５・・読みだしトランジスタソース ２０６・・読みだしトランジスタドレイン ２０７・・電源コンタクト ２０８・・書き込みトランジスタドレインコンタクト ２０９・・アンチフューズ素子 ２１０・・読みだしトランジスタソースコンタクト ２１１・・読みだしトランジスタドレインコンタクト ２１２・・プログラム線 ２１３・・ビット線 ２１４・・書き込みトランジスタ長さ ２１５・・書き込みトランジスタ ２１６・・読みだしトランジスタ ２１７・・読みだしトランジスタ長さ ３０１・・アンチフューズ素子 ３０２・・トランジスタ ３０３・・ワード線 ３０４・・ビット線 ３０５・・メモリセル ３０６・・ワードデコード回路 ３０７・・ビットデコード回路 ４０１・・ワードゲート ４０２・・ソース ４０３・・ドレイン ４０４・・コンタクト ４０５・・ビット線 ４０６・・アンチフューズ素子 ４０７・・トランジスタ長さ ４０８・・ＭＯＳトランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】電流を流すことで状態変化を発生させデー
   タが書き込まれる記憶素子と、前記記憶素子に状態変化
   を生じさせる電流を流す電流供給回路と、前記記憶素子
   の状態を検出する検出回路を有する半導体集積回路装置
   において、 前記電流供給回路１個に対し少なくとも２個以上の前記
   記憶素子が接続され、かつ少なくとも２個以上の前記検
   出回路を有することを特徴とする半導体集積回路装置。
2. 【請求項２】前記記憶素子が、電流を流すことで電気的
   な導通状態から絶縁状態となるフューズ素子を有するこ
   とを特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】前記記憶素子が、電流を流すことで電気的
   な絶縁状態から導通状態となるアンチフューズ素子を有
   することを特徴とする請求項１記載の半導体集積回路装
   置。