JPH08316809A - 高電圧半導体スイッチ - Google Patents
高電圧半導体スイッチInfo
- Publication number
- JPH08316809A JPH08316809A JP7158264A JP15826495A JPH08316809A JP H08316809 A JPH08316809 A JP H08316809A JP 7158264 A JP7158264 A JP 7158264A JP 15826495 A JP15826495 A JP 15826495A JP H08316809 A JPH08316809 A JP H08316809A
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- switch
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Abstract
(57)【要約】
【目的】 本発明は、高電圧パルス発生器等に使用され
る直流高電圧スイッチの半導体化に関するものである。 【構成】 半導体スイッチ素子７を複数個直列接続し、
そのゲート回路にリングコア形パルストランス５、及び
整流・リセット回路６を同数個使用、かつ高絶縁を施し
た１次導体で上記トランス５を貫通した２組の高電圧半
導体装置を直列に接続し、その中間点に各組の１次導体
のスイッチング素子４とその駆動回路を設け、入力信号
に同期したクロックパルス電流を１次導体に流し、各パ
ルストランス５の２次電圧を整流・リセット回路６で元
の入力パルス幅信号に復調したゲート信号を、各スイッ
チ素子７のゲート端子に伝達し、全スイッチ素子７を同
時にスイッチング動作させた高電圧半導体スイッチ。
る直流高電圧スイッチの半導体化に関するものである。 【構成】 半導体スイッチ素子７を複数個直列接続し、
そのゲート回路にリングコア形パルストランス５、及び
整流・リセット回路６を同数個使用、かつ高絶縁を施し
た１次導体で上記トランス５を貫通した２組の高電圧半
導体装置を直列に接続し、その中間点に各組の１次導体
のスイッチング素子４とその駆動回路を設け、入力信号
に同期したクロックパルス電流を１次導体に流し、各パ
ルストランス５の２次電圧を整流・リセット回路６で元
の入力パルス幅信号に復調したゲート信号を、各スイッ
チ素子７のゲート端子に伝達し、全スイッチ素子７を同
時にスイッチング動作させた高電圧半導体スイッチ。
Description
【０００１】
【産業上の利用分野】本発明は、高電圧パルス発生器等
に使用される直流高電圧スイッチの半導体化に関するも
のである。
に使用される直流高電圧スイッチの半導体化に関するも
のである。
【０００２】
【従来の技術】従来、高電圧パルス発生器等に使用され
るスイッチは、使用電圧が５ｋＶ以上では一般に電子管
が使用されていたが、早くから高電圧スイッチの半導体
化が望まれていた。一般にその方式は多数の半導体スイ
ッチ素子を直列接続しコンパクトに構成し、そのスイッ
チ駆動方式は多数のパルストランス方式か光フアィバー
方式を採用し、各々の半導体スイッチ素子を同時にスイ
ッチング動作させていた。しかしながらパルストランス
方式の場合は、均一な周波数特性をもつパルストランス
の製作上の問題と小型化に難点があり、光フアィバー方
式では高圧側での光・電気変換用のフローテング電源の
設置の問題が生じ、小型化と経済性に難点があった。こ
れ等の問題を解決すべく一例として、本発明者による特
開平５−３０４４５１が示されている。
るスイッチは、使用電圧が５ｋＶ以上では一般に電子管
が使用されていたが、早くから高電圧スイッチの半導体
化が望まれていた。一般にその方式は多数の半導体スイ
ッチ素子を直列接続しコンパクトに構成し、そのスイッ
チ駆動方式は多数のパルストランス方式か光フアィバー
方式を採用し、各々の半導体スイッチ素子を同時にスイ
ッチング動作させていた。しかしながらパルストランス
方式の場合は、均一な周波数特性をもつパルストランス
の製作上の問題と小型化に難点があり、光フアィバー方
式では高圧側での光・電気変換用のフローテング電源の
設置の問題が生じ、小型化と経済性に難点があった。こ
れ等の問題を解決すべく一例として、本発明者による特
開平５−３０４４５１が示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記特
開平５−３０４４５１に記述した方式は、次のような問
題があることが明らかになった。
開平５−３０４４５１に記述した方式は、次のような問
題があることが明らかになった。
【０００４】この高電圧スイッチをフローテングで使用
する場合、その入力信号及びクロック回路の駆動回路と
正・負高圧端子との配置上での絶縁耐圧の問題が生じ
た。
する場合、その入力信号及びクロック回路の駆動回路と
正・負高圧端子との配置上での絶縁耐圧の問題が生じ
た。
【０００５】高電圧スイッチの動作立ち上がり時間は、
多数の半導体スイッチ素子を単に直列に接続したため長
くなった。
多数の半導体スイッチ素子を単に直列に接続したため長
くなった。
【０００６】直列接続された各半導体スイッチ素子のゲ
ート信号駆動として、リングコア形パルストランスを１
次導体で連結する場合、その回路電圧が高くなるとその
素子の直列数も多くなり１次直流電圧も高くなる、その
結果駆動用スイッチ素子の耐圧も高くなり問題となっ
た。
ート信号駆動として、リングコア形パルストランスを１
次導体で連結する場合、その回路電圧が高くなるとその
素子の直列数も多くなり１次直流電圧も高くなる、その
結果駆動用スイッチ素子の耐圧も高くなり問題となっ
た。
【０００７】
【課題を解決するための手段】本発明は上記のごとく半
導体スイッチ素子を多数直列接続してなる高電圧半導体
装置に於て、それを２分割し、その２組の高電圧半導体
装置を直列接続しその中間点に１次導体のスイッチ駆動
回路を設け、２組の高絶縁を施したケーブル等の１次導
体で貫通連結された多数のリングコア形パルストランス
を使用し、入力信号に同期しその信号幅をディジタル化
したクロックパルス電流を流し、各組のパルストランス
の２次側にパルス電圧を誘起させ整流・リセット回路を
介して元の入力信号パルス幅のゲート電圧を各スイッチ
素子に伝達し同時スイッチング動作させるものである。
導体スイッチ素子を多数直列接続してなる高電圧半導体
装置に於て、それを２分割し、その２組の高電圧半導体
装置を直列接続しその中間点に１次導体のスイッチ駆動
回路を設け、２組の高絶縁を施したケーブル等の１次導
体で貫通連結された多数のリングコア形パルストランス
を使用し、入力信号に同期しその信号幅をディジタル化
したクロックパルス電流を流し、各組のパルストランス
の２次側にパルス電圧を誘起させ整流・リセット回路を
介して元の入力信号パルス幅のゲート電圧を各スイッチ
素子に伝達し同時スイッチング動作させるものである。
【０００８】
【作用】本発明の如く多数の半導体スイッチ素子を２組
に分解した場合のほうが、しない場合に比較して、下記
のような利点がある。
に分解した場合のほうが、しない場合に比較して、下記
のような利点がある。
【０００９】パルス駆動回路を２組の高電圧半導体装置
の直列接続の中間点に設けることにより、この高電圧半
導体スイッチヲ正又は負の高電圧直流電源のスイッチに
使用する場合、いずれの場合でもパルス駆動回路の耐圧
は高電圧直流電源の半分となり、製作上容易である。
の直列接続の中間点に設けることにより、この高電圧半
導体スイッチヲ正又は負の高電圧直流電源のスイッチに
使用する場合、いずれの場合でもパルス駆動回路の耐圧
は高電圧直流電源の半分となり、製作上容易である。
【００１０】２組の高電圧半導体装置をできる限り接近
させ折り返す配置とすれば、回路のインダクタンスは小
さくなり、そのスイッチング動作の立ち上がり時間は速
くなり特性上好ましい。
させ折り返す配置とすれば、回路のインダクタンスは小
さくなり、そのスイッチング動作の立ち上がり時間は速
くなり特性上好ましい。
【００１１】貫通１次導体のクロックパルス電流用直流
電圧も、２組に分割することにより低くなり、その駆動
用半導体スイッチ素子の耐圧も低くてよい。
電圧も、２組に分割することにより低くなり、その駆動
用半導体スイッチ素子の耐圧も低くてよい。
【００１２】
【実施例】以下本発明による実施例を図１、各回路の出
力波形を示す図２、及び図３の使用例に基づき説明す
る。図１に於て図２に示す入力信号をゲート制御クロッ
クパルス発生回路１に伝達すると、そのクロックパルス
信号は二回路に別れた各々のＮＡＮＤ回路２及びインバ
ータ回路３に伝達し、駆動用半導体スイッチ素子（ＭＯ
Ｓ ＦＥＴ）４のゲートに伝達される。尚、そのスイッ
チ素子４のドレインは２組の各スイッチ素子（ＭＯＳ
ＦＥＴ）７の駆動用リングコア形パルストランス５の貫
通１次導体で直流電源１０．１１に接続されている。ゲ
ートに伝達されたクロックパルス信号により１次導体に
クロックパルス電流が流れ、各パルストランスの２次電
圧は図２の５に示す電圧波形となる。整流・リセット回
路を示す６により、その出力波形は図２の６のようなリ
ップル電圧を含んだ入力信号波形のパルス幅に相当した
ゲート電圧を発生する。尚、スイッチ素子７のゲート・
ソース間の入力容量により図２の６に示すゲート波形と
なる。以上の如く２組の直列に接続された各スイッチ素
子７に同時に入力信号を伝達することができ、高圧端子
＋・−間が導通状態となる。尚、図１に示す分圧コンデ
ンサ８及び分圧抵抗９は各スイッチ素子７の分圧電圧の
均一化の役目をする。
力波形を示す図２、及び図３の使用例に基づき説明す
る。図１に於て図２に示す入力信号をゲート制御クロッ
クパルス発生回路１に伝達すると、そのクロックパルス
信号は二回路に別れた各々のＮＡＮＤ回路２及びインバ
ータ回路３に伝達し、駆動用半導体スイッチ素子（ＭＯ
Ｓ ＦＥＴ）４のゲートに伝達される。尚、そのスイッ
チ素子４のドレインは２組の各スイッチ素子（ＭＯＳ
ＦＥＴ）７の駆動用リングコア形パルストランス５の貫
通１次導体で直流電源１０．１１に接続されている。ゲ
ートに伝達されたクロックパルス信号により１次導体に
クロックパルス電流が流れ、各パルストランスの２次電
圧は図２の５に示す電圧波形となる。整流・リセット回
路を示す６により、その出力波形は図２の６のようなリ
ップル電圧を含んだ入力信号波形のパルス幅に相当した
ゲート電圧を発生する。尚、スイッチ素子７のゲート・
ソース間の入力容量により図２の６に示すゲート波形と
なる。以上の如く２組の直列に接続された各スイッチ素
子７に同時に入力信号を伝達することができ、高圧端子
＋・−間が導通状態となる。尚、図１に示す分圧コンデ
ンサ８及び分圧抵抗９は各スイッチ素子７の分圧電圧の
均一化の役目をする。
【００１３】図３に本発明の高電圧半導体スイッチの使
用例を示す。即ち、同スイッチ１、高電圧直流電源２、
負荷抵抗３より構成された閉回路に於て、同スイッチ１
の入力にパルス信号を伝達すると、高圧端子＋・−間が
上記の動作により導通となり負荷抵抗３の両端に図に示
す高電圧直流電源２の出力パルス電圧を発生させること
ができる。この場合入力端子は高圧端子＋・−の中間に
位置し、耐圧的には高電圧直流電源２の電圧の半分でよ
いことになる。
用例を示す。即ち、同スイッチ１、高電圧直流電源２、
負荷抵抗３より構成された閉回路に於て、同スイッチ１
の入力にパルス信号を伝達すると、高圧端子＋・−間が
上記の動作により導通となり負荷抵抗３の両端に図に示
す高電圧直流電源２の出力パルス電圧を発生させること
ができる。この場合入力端子は高圧端子＋・−の中間に
位置し、耐圧的には高電圧直流電源２の電圧の半分でよ
いことになる。
【００１４】
【発明の効果】本発明は以上述べたように、構造上によ
る小型化、低インダクタンスによるスイッチング特性の
向上、及びスイツチ駆動電圧の低圧化等の効果を生じ、
その工業的ならびに実用的価値は高い。
る小型化、低インダクタンスによるスイッチング特性の
向上、及びスイツチ駆動電圧の低圧化等の効果を生じ、
その工業的ならびに実用的価値は高い。
【図面の簡単な説明】
【図１】本発明の高電圧半導体スイッチの回路図であ
る。
る。
【図２】上記回路図中の各点の動作波形である。
【図３】本発明の高電圧半導体スイッチの使用例の回路
図である。
図である。
【図１】１ ゲート制御クロックパルス発生回路 ２ ＮＡＮＤ回路 ３ インバータ回路 ４ 駆動用半導体スイッチ素子 ５ リングコア形パルストランス ６ 整流・リセット回路 ７ スイッチ素子 ８ 分圧コンデンサ ９ 分圧抵抗 １０，１１ 直流電源
【図２】入力 入力信号波形 ５ パルストランスの２次電圧波形 ６ ゲートパルス波形
【図３】入力 入力信号波形 出力 出力波形 １ 高電圧半導体スイッチ ２ 高電圧直流電源 ３ 負荷抵抗
Claims (1)
- 【請求項１】 １個又は２個以上並列に接続した半導体
スイッチ素子ユニットを２ユニット以上直列に接続した
２組の高電圧半導体装置に於て、各組の各々のユニット
のゲート回路にリングコア形パルストランスを使用し、
その１次導体を高絶縁を施したケーブル状のもので各パ
ルストランスを貫通連結し、各々の２次電圧を各ユニッ
トに供給して各ユニットを同時にスイッチング動作させ
る方式で、２組の高電圧半導体装置を直列に接続し、そ
の各組の片端を正及び負とし他端の直列接続中間点に、
各組の１次導体のスイッチング素子とその駆動回路を設
け、入力信号をゲート制御クロックパルス回路で、数１
００ｋＨｚ以上のクロック信号とし、その信号を入力信
号と同期させ、上記パルストランスの動作時間を短いパ
ルス幅に分解した変調パルス信号を、各リングコア形パ
ルストランスの１次導体のクロックパルス電流とし、各
々の２次電圧を整流回路及びリセット回路を介して、元
の入力信号のパルス幅に相当するゲート信号を各半導体
スイッチ素子のゲート端子に同時に伝達し、２組の高電
圧半導体装置をスイッチング動作させる高電圧半導体ス
イッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158264A JPH08316809A (ja) | 1995-05-22 | 1995-05-22 | 高電圧半導体スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158264A JPH08316809A (ja) | 1995-05-22 | 1995-05-22 | 高電圧半導体スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316809A true JPH08316809A (ja) | 1996-11-29 |
Family
ID=15667823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7158264A Pending JPH08316809A (ja) | 1995-05-22 | 1995-05-22 | 高電圧半導体スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003092148A1 (de) * | 2002-04-25 | 2003-11-06 | Abb Patent Gmbh | Schaltnetzteilanordnung |
| CN110018433A (zh) * | 2019-05-21 | 2019-07-16 | 国网山西省电力公司电力科学研究院 | 一种高压开关特性测试系统性能测试方法 |
-
1995
- 1995-05-22 JP JP7158264A patent/JPH08316809A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003092148A1 (de) * | 2002-04-25 | 2003-11-06 | Abb Patent Gmbh | Schaltnetzteilanordnung |
| US7009853B2 (en) | 2002-04-25 | 2006-03-07 | Abb Patent Gmbh | Switched-mode power supply arrangement |
| CN110018433A (zh) * | 2019-05-21 | 2019-07-16 | 国网山西省电力公司电力科学研究院 | 一种高压开关特性测试系统性能测试方法 |
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