JPH08316827A - クロック位相調整回路 - Google Patents

Abstract

(57)【要約】 【目的】クロックの位相引き込み完了後に再位相引き込
みが行われても、安定したリタイミングクロックを供給
する。 【構成】基準クロック１２の受渡しを行うクロック分配
バッファ１０１と、このバッファの出力に対して遅延調
整を行ってリタイミンクロック２１を出力する可変遅延
回路１３０と、基準クロック１２とリタイミングクロッ
ク２１の位相を比較する位相比較器１０２と、その位相
比較結果を基に位相一致信号２３を出力する位相一致検
出回路１１１と、可変遅延手段における遅延調整を制御
する制御部１２０とを有する。制御部１２０は、初期設
定時は、遅延調整を基準クロック１２の１周期のＮ分の
１時間から１周期時間の遅延量の範囲に渡って行わせ、
位相一致信号２３が出力されたときの遅延量を最適遅延
量とし、初期設定以後は、遅延調整を最適遅延量を基準
とする所定範囲の遅延量について行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力される基準クロッ
クと該基準クロックを分配して得られるリタイミングク
ロックとの位相を調整するクロック位相調整回路に関
し、特に、ＬＳＩ（大規模集積回路）等の内部に設けら
れ、入力されるデータをクロックでリタイミングする際
のリタイミングクロックの位相を調整するクロック位相
調整回路に関する。

【０００２】

【従来の技術】ＬＳＩの内部では、クロック源から入力
される基準クロックはクロック分配バッファを介してリ
タイミング・フリップフロップにリタイミングクロック
として入力される。クロック分配バッファの出力には、
クロック受渡しによる遅延が発生する。このクロック分
配バッファによる遅延は、リタイミング・フリップフロ
ップで入力データをリタイミングするときに、入力デー
タとリタイミングクロックとの位相規定（入力データを
読み込むときのリタイミングクロックの立上り時点の前
の一定時間（セットアップ時間）、立ち下がり時点の後
の一定時間（ホールド時間））、さらには、リタイミン
グ・フリップフロップでリタイミングされて出力された
リタイミングデータの位相規定（リタイミングデータを
出力するときのリタイミングクロックの立上り時点から
出力データが確定するまでの時間）に影響を与える。特
に、大規模なＬＳＩにおいて内部に多くのリタイミング
クロックを分配しなければならない場合には、クロック
分配バッファは多段のツリー構造となり、その遅延量は
大きなものとなる。また、このようにバッファが多段構
成となると、バッファの遅延量のばらつきも大きなもの
となる。これらの影響をなくすために、以下のような位
相調整回路を用いてリタイミングの位相調整が行われて
いる。

【０００３】図２は、ＬＳＩ内部に設けられた従来のク
ロック位相調整回路の概略構成を示すブロック図であ
る。図中、データ入力端子Ａおよびクロック入力端子Ｂ
はＬＳＩの入力端子であり、これら端子には外部からデ
ータおよび基準クロックが入力される。

【０００４】図２において、クロック位相調整回路は、
クロック分配バッファ２００、可変遅延回路２０１、お
よび位相比較器２０２より構成されており、クロック入
力端子Ｂに入力される基準クロックを基にリタイミング
クロックを出力する。このリタイミングクロックは、リ
タイミング・フリップフロップ２０３に入力データの読
み込みクロックとして入力される。以下、このクロック
位相調整回路を構成する各部について説明する。

【０００５】クロック分配バッファ２００は、基準クロ
ックを分配するクロック受渡し部であり、クロック入力
端子Ｂに入力された基準クロックを入力とし、バッファ
遅延クロックを出力する。このクロック分配バッファ２
００から出力されたバッファ遅延クロックには、クロッ
ク受渡しによる遅延が発生する。

【０００６】可変遅延回路２０１は、クロック分配バッ
ファ２００から出力されたバッファ遅延クロックを入力
とし、リタイミングクロックを出力する。この可変遅延
回路２０１では、後述の位相比較器２０２からの位相比
較結果が基準クロックとリタイミングクロックとの位相
が一致することを示すまでは、バッファ遅延クロックに
対して遅延調整が行われる。例えば、基準クロックの１
周期のＮ（自然数）分の１の時間を単位遅延量として１
周期時間のＮ分の１時間から１周期時間の遅延量の範囲
で選択的に遅延調整が行われる。この可変遅延回路２０
１から出力されたリタイミングクロックは、リタイミン
グ・フリップフロップ２０３にＣＬＫ端子に入力される
とともに、位相比較器２０２の一方の入力となってい
る。

【０００７】位相比較器２０２は、可変遅延回路２０１
から出力されたリタイミングクロックを一方の入力と
し、クロック入力端子Ｂに入力された基準クロックを他
方の入力とし、これらクロックの位相を比較し、その位
相比較結果を可変遅延回路２０１へ出力する。

【０００８】上述のクロック位相調整回路では、電源投
入またはリセットが行われると、この時点では基準クロ
ックとリタイミングクロックとの位相は一致していない
ため、位相比較器２０２におけるこれらクロックの位相
比較結果は位相不一致を示すこととなる。そのため、可
変遅延回路２０１によりクロック分配バッファ２００か
ら出力されたバッファ遅延クロックに対する以下のよう
な位相引き込みが行われる。

【０００９】まず、基準クロックの１周期時間のＮ（自
然数）分の１の時間を単位遅延量として１周期時間のＮ
分の１時間の遅延量で遅延調整が行われる。基準クロッ
クとリタイミングクロックとの位相が一致なければ、さ
らに１周期時間のＮ分の２時間，Ｎ分の３時間・・・と
順次遅延量を変えて遅延調整が行われる（位相引き込
み）。このように基準クロックの１周期のＮ分の１の時
間から１周期時間の遅延量について順次遅延調整が行わ
れ、位相比較器２０２の位相比較結果が位相一致を示し
たときの遅延量に可変遅延回路２０１が設定される（位
相引き込み完了）。

【００１０】位相引き込みが完了すると、フリップフロ
ップ２３ではそのリタイミングクロックを基にデータ入
力端子Ａに入力されたデータがリタイミングされ、リタ
イミングデータが出力される。

【００１１】ここで、外乱等により基準クロックとリタ
イミングクロックとの位相にずれが生じると、位相比較
器２０２からは位相不一致を示す位相比較結果が出力さ
れることとなる。すると、可変遅延回路２０１では、再
び基準クロックの１周期のＮ分の１の時間から１周期時
間の遅延量の範囲に渡って行われ（再位相引き込み）、
位相比較器２０２の位相比較結果が位相一致を示したと
きの遅延量に可変遅延回路２０１が再設定される（再位
相引き込み完了）。

【００１２】

【発明が解決しようとする課題】従来のクロック位相調
整回路では、基準クロックとリタイミングクロックとの
位相合わせを行うにあたり、常に基準クロックの１周期
のＮ分の１の時間から１周期時間の遅延量の範囲に渡っ
て位相比較が行われる。そのため、クロックの位相引き
込み完了後にノイズや基準クロックの瞬断等の発生し、
再びクロックの位相引き込みが行われる場合にも、基準
クロックの１周期時間のＮ分の１の時間から１周期時間
の遅延量の範囲に渡って遅延調整が行われる。したがっ
て、位相引き込み完了後に再位相引き込みが行われる
と、その再位相引き込みの間はリタイミングクロックの
位相が安定せず、リタイミングデータに誤りが発生する
こととなる。このように従来のクロック位相調整回路に
は、位相引き込み完了後に再位相引き込みが行われると
リタイミングデータに誤りが発生するという問題があ
る。

【００１３】本発明の目的は、上記問題を解決し、クロ
ックの位相引き込み完了後に再位相引き込みが行われて
も、安定したリタイミングクロックを供給でき、リタイ
ミングデータに誤りが発生することのないクロック位相
調整回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明のクロック位相調
整回路は、入力される基準クロックと該基準クロックを
分配して得られるリタイミングクロックとの位相を調整
するクロック位相調整回路であって、前記基準クロック
の受渡しを行うクロック分配バッファと、前記クロック
分配バッファの出力に対して、前記基準クロックの１周
期のＮ（自然数）分の１の時間を単位遅延量として１周
期のＮ分の１時間から１周期時間の遅延量の範囲で選択
的に遅延調整を行い、これを前記リタイミンクロックと
して出力する可変遅延手段と、前記基準クロックを一方
の入力とし、前記可変遅延手段から出力されたリタイミ
ングクロックを他方の入力とし、これらの位相を比較し
た位相比較結果を出力する位相比較器と、前記位相比較
器から出力された位相比較結果より前記基準クロックと
前記リタイミングクロックとの位相が一致したことを検
出すると位相一致信号を出力する位相一致検出回路と、
前記位相一致検出回路の出力を入力とし、前記可変遅延
手段における遅延調整の際の遅延量の選択を制御する制
御手段と、を有し、前記制御手段は、初期設定時は、前
記可変遅延手段における遅延調整を前記１周期のＮ分の
１時間から１周期時間の遅延量の範囲に渡って行わせ、
前記位相一致検出回路から位相一致信号が出力されたと
きの遅延量を最適遅延量とし、初期設定以後は、前記可
変遅延手段における遅延調整を該最適遅延量を基準とす
る所定範囲の遅延量について行わせることを特徴とす
る。

【００１５】上記のクロック位相調整回路において、制
御手段を、基準クロックの１周期のＮ（自然数）分の１
時間から１周期時間の各遅延量に対応した遅延量選択信
号を出力する遅延選択信号発生回路と、前記遅延選択信
号発生回路および位相一致検出回路の出力を入力とし、
前記位相一致検出回路から位相一致信号が出力されたと
きの前記遅延選択信号発生回路の出力を保持する保持手
段と、前記遅延選択信号発生回路から出力される遅延量
選択信号の範囲を制限する遅延量選択信号制限回路とに
より構成し、可変遅延手段を、基準クロックの１周期の
Ｎ（自然数）分の１の時間を単位遅延量として１周期の
Ｎ分の１時間から１周期時間の遅延量の範囲で選択的に
遅延調整が可能な複数の遅延回路と、前記遅延選択信号
発生回路から出力された遅延量選択信号に応じて前記複
数の遅延回路のうちから１つまたは複数の遅延回路を選
択する選択回路とにより構成して、初期設定時は、前記
遅延選択信号発生回路が基準クロックの１周期時間のＮ
分の１時間から１周期時間の遅延量に対応する遅延量選
択信号を順次出力し、前記保持手段が前記位相一致検出
回路から位相一致信号が出力されたときの遅延量選択信
号を保持し、初期設定以後は、該前記保持手段により保
持した遅延量選択信号を基に前記遅延量選択信号制限回
が前記遅延選択信号発生回路から出力される遅延量選択
信号の範囲を制限するようにしてもよい。

【００１６】

【作用】本来、クロックの位相調整の際の遅延量は、周
囲の条件で値が変動することはほとんどないと考えられ
ることから、ほぼ一定値できまる。このことから、初期
設定時の位相引き込み完了後にノイズや基準クロックの
瞬断等が発生した場合に行われる再位相引き込みにより
設定される遅延量は、初期設定時の位相引き込みにより
設定された遅延量（最適遅延量）とほぼ近い値のもにな
ると考えられる。

【００１７】本発明のクロック位相調整回路では、初期
設定時は、基準クロックの１周期のＮ（自然数）分の１
の時間を単位遅延量として１周期時間のＮ分の１時間か
ら１周期時間の遅延量の範囲について順次遅延調整を行
って最適遅延量を得、初期設定以後は、その最適遅延量
を基に１周期時間のＮ分の１時間から１周期時間の遅延
量の所定範囲について遅延調整が行われるので、再位相
引き込みよりリタイミングクロックの位相が大きくふら
つくことはない。したがって、再位相引き込みの間リタ
イミングデータに誤りが発生することはない。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１９】図１は、ＬＳＩ内部に設けられた本発明の
一実施例のクロック位相調整回路の概略構成を示すブロ
ック図である。図中、データ入力端子Ａおよびクロック
入力端子ＢはＬＳＩの入力端子であり、これら端子には
外部からデータおよび基準クロックが入力される。

【００２０】図１において、リタイミング・フリップフ
ロップ１００は、データ入力端子Ａからの入力データ１
０を入力とし、リタイミングクロック２１を基にリタイ
ミングデータ１１を出力する。本実施例のクロック位相
調整回路は、リタイミング・フリップフロップ１００に
入力されるリタイミングクロック２１を生成するもので
あって、クロック配分バッファ１０１、位相比較器１０
２、位相一致検出回路１１１、制御部１２０、および可
変遅延回路１３０より構成されている。以下、各部につ
いて詳しく説明する。

【００２１】クロック配分バッファ１０１は、クロック
入力端子Ｂに入力された基準クロックを入力とし、バッ
ファ遅延クロック１３を出力する。このクロック分配バ
ッファ１０１は入力される基準クロックを分配するクロ
ック受渡し部であり、出力されるバッファ遅延クロック
は基準クロックの位相に対してクロック受渡しによる遅
延が含まれたものとなっている。

【００２２】可変遅延回路１３０は、クロック分配バッ
ファ１０１から出力されたバッファ遅延クロック１３を
入力とし、入力されたバッファ遅延クロック１３に対し
て遅延調整を行ってリタイミングクロック２１を出力す
るものである。本実施例では、可変遅延回路１３０は、
基準クロック１２の１周期時間の１６分の１の時間単位
で遅延調整が行われるよう１対の遅延回路と選択回路が
４つ設けられ、最大で基準クロック１２の１周期時間ま
での遅延量の調節を行うことができる構成となってい
る。すなわち、この可変遅延回路１３０は、遅延回路１
０３〜１０６と、これら遅延回路毎に設けられた選択回
路１０７〜１１０と、これら選択回路における選択を制
御するための遅延選択デコード回路１１３とからなり、
各部は以下のような構成となっている。

【００２３】遅延回路１０３はクロック分配バッファ１
０１から出力されたバッファ遅延クロック１３を入力と
し、バッファ遅延クロック１３に対して基準クロック１
２の１周期の１６分の１時間の遅延調整を行って遅延ク
ロック１４を出力する。選択回路１０７は、遅延回路１
０３から出力された遅延クロック１４を一方の入力（入
力端子Ｄ側）とし、クロック分配バッファ１０１から出
力されたバッファ遅延クロック１３を他方の入力（入力
端子Ｃ側）とし、遅延量選択信号２６に基づいていずれ
かのクロックを選択し、これを遅延クロック１５として
出力する。

【００２４】遅延回路１０４は、上記選択回路１０７か
ら出力された遅延クロック１５を入力とし、その遅延ク
ロック１５に対して基準クロック１２の１周期の８分の
１時間の遅延調整を行って遅延クロック１６を出力す
る。選択回路１０８は、遅延回路１０４から出力された
遅延クロック１６を一方の入力（入力端子Ｆ側）とし、
選択回路１０７から出力されたバッファ遅延クロック１
５を他方の入力（入力端子Ｅ側）とし、遅延量選択信号
２６に基づいていずれかのクロックを選択し、これを遅
延クロック１７として出力する。

【００２５】遅延回路１０５は、上記選択回路１０８か
ら出力された遅延クロック１７を入力とし、その遅延ク
ロック１７に対して基準クロック１２の１周期の４分の
１時間の遅延調整を行って遅延クロック１８を出力す
る。選択回路１０９は、遅延回路１０５から出力された
遅延クロック１８を一方の入力（入力端子Ｈ側）とし、
上記選択回路１０８から出力されたバッファ遅延クロッ
ク１７を他方の入力（入力端子Ｇ側）とし、遅延量選択
信号２６に基づいていずれかのクロックを選択し、これ
を遅延クロック１９として出力する。

【００２６】遅延回路１０６は、上記選択回路１０９か
ら出力された遅延クロック１９を入力とし、その遅延ク
ロック１９に対して基準クロック１２の１周期の２分の
１時間の遅延調整を行って遅延クロック２０を出力す
る。選択回路１１０は、遅延回路１０６から出力された
遅延クロック２０を一方の入力（入力端子Ｊ側）とし、
上記選択回路１０９から出力されたバッファ遅延クロッ
ク１１９を他方の入力（入力端子Ｇ側）とし、遅延量選
択信号２６に基づいていずれかのクロックを選択し、こ
れをリタイミングクロック２１として出力する。

【００２７】遅延量選択デコード回路１１３は、後述す
る遅延量選択信号発生回路１１２から出力される遅延量
選択信号２４に基づいて上述の各選択回路１０７〜１１
０における出力の選択を制御するもので、各選択回路１
０７〜１１０へそれぞれ遅延量選択信号２６〜２７を出
力する。本実施例では、遅延量選択信号２４として
「０」から「１５」までの値が順次出力されるため、こ
の遅延量選択デコード回路１１３では、「０」から「１
５」の値に対して「基準クロック１２の１周期の１６分
の１時間」から「基準クロック１２の１周期時間（１６
分の１６）」の遅延量の調整が行われる。

【００２８】なお、上述した可変遅延回路１３０は、基
準クロック１２の１周期時間の１６分の１の時間単位で
遅延調整が行われるよう遅延回路および選択回路がそれ
ぞれ４つ設けられた構成となっているが、遅延調整時間
の単位はこれに限定されるものではなく、上述の遅延回
路および選択回路の構成もこれに限定されるものではな
い。

【００２９】位相比較器１０２は、上述した可変遅延回
路１３０から出力されたリタイミングクロック２１を一
方の入力とし、クロック入力端子Ｂに入力された基準ク
ロック１２を他方の入力とし、これらクロックの位相を
比較した結果（位相比較結果２２）を出力する。

【００３０】位相一致検出回路１１１は、位相比較器１
０２から出力された位相比較結果２２を入力とし、入力
される位相比較結果２２から基準クロック１２とリタイ
ミングクロック２１の位相が一致（位相差がない）した
ことを検出すると位相一致信号２３を出力する。

【００３１】制御部１２０は、上述の遅延量選択デコー
ド回路１１３における各選択回路１０７〜１１０の出力
の選択を制御するもので、遅延量選択信号発生回路１１
２、中心遅延量レジスタ１１４、および遅延量選択信号
制限回路１１５で構成されている。以下、各部について
説明する。

【００３２】遅延量選択信号発生回路１１２は、上述の
遅延量選択デコード回路１１３に各選択回路１０７〜１
１０における出力の選択を制御させるための遅延量選択
信号２４を発生するものである。本実施例では、各選択
回路１０７〜１１０における出力の選択は基準クロック
１２の１周期の１６分の１の時間を単位遅延量として行
うので、この遅延量選択信号発生回路１１２からは遅延
量選択信号２４として「０」から「１５」までの値が順
次出力される。なお、この遅延量選択信号発生回路１１
２は、位相一致検出回路１１１の出力信号を一方の入力
としており、位相一致検出回路１１１から位相が一致し
た旨を示す信号（位相一致信号２３）が出力されると、
遅延量選択信号２４の値がその位相が一致したときの値
に固定され、この遅延量選択信号２４の値の固定は位相
が一致しなくなるまで行われる。中心遅延量レジスタ１
１４は、位相一致検出回路１１１の出力を一方の入力と
し、上記遅延量選択信号発生回路１１２から出力された
遅延量選択信号２４を他方の入力とし、位相一致検出回
路１１１から位相一致信号２３が出力されたときの遅延
量選択信号２４の値を保持し、これを中心遅延量２５と
して遅延量選択信号発生回路１１２へ出力する。

【００３３】遅延量選択信号制限回路１１５は、遅延量
選択信号発生回路１１２において一度固定された遅延量
選択信号２４の値が位相の不一致により再度固定を行わ
なければならなくなった場合に、遅延量選択信号発生回
路１１２における遅延量選択信号２４の遅延量調整範囲
を制限するものである。この遅延量選択信号制限回路１
１５では、中心遅延量レジスタ１１４から遅延量選択信
号発生回路１１２に入力される中心遅延量２５を基に、
遅延量選択信号２４の遅延量調整範囲が制限される。

【００３４】この制御部１２０では、一度固定された遅
延量選択信号２４の値が位相の不一致により再度固定を
行わなければならなくなった場合は、中心遅延量レジス
タ１１４から出力される中心遅延量２５を基に遅延量選
択信号制限回路１１５により遅延量選択信号２４の遅延
量調整範囲が制限され、制限された範囲内で遅延量選択
信号２４が出力される。

【００３５】次に、このクロック位相調整回路の動作に
ついて説明する。ここでは、電源投入時およびリセット
時など初期設定時における位相調整と、初期設定以後に
おける位相調整とに分けて説明する。

【００３６】（１）初期設定時 電源投入またはリセットが行われると、遅延量選択信号
発生回路１１２からは、遅延量選択信号２４として遅延
量調整範囲の「０」〜「１５」の値が順次出力される。
この時点では基準クロック１２とリタイミングクロック
２１との位相は一致していないため、位相比較器１０２
におけるこれらクロックの位相比較結果は位相不一致を
示し、位相一致検出回路１１１からは位相一致信号２１
は出力されてない。

【００３７】遅延量選択信号発生回路１１２から遅延量
選択信号２４として「０」〜「１５」の値が順次出力さ
れると、遅延量選択デコード回路１１３では「０」〜
「１５」の値に応じて「基準クロック１２の１周期の１
６分の１時間」から「基準クロック１２の１周期時間」
の遅延量の選択が行われる。例えば、遅延量選択信号２
４として「０」が入力された場合には、遅延量選択デコ
ード回路１１３により、選択回路１０７に対しては遅延
回路１０３の出力を選択せ、その他の選択回路１０８〜
１１０に対しては遅延回路１０４〜１０６の出力を選択
させないように制御される。これにより基準クロック１
２の１周期の１６分の１時間の遅延調整が可変手段１３
０において行われることとなる。

【００３８】上記のようにして遅延量選択信号２４の
「０」〜「１５」の値に応じて「基準クロック１２の１
周期の１６分の１時間」から「基準クロック１２の１周
期時間」の遅延量が順次選択されて遅延調整が行われる
と、遅延量選択信号２４の「０」〜「１５」のいずれか
の値で基準クロック１２とリタイミングクロック２１と
の位相が一致することとなる。以下、説明を簡単にする
ため、遅延量選択信号２４が「７」の値のときに基準ク
ロック１２とリタイミングクロック２１との位相が一致
したものとして説明する。

【００３９】基準クロック１２とリタイミングクロック
２１の位相が一致すると、位相比較器１０２からの位相
比較結果を基に位相一致検出回路１１１によりその位相
一致が検出されて位相一致信号２３が出力される。

【００４０】位相一致検出回路１１１から位相一致信号
２３が出力されると、遅延量選択信号発生回路１１２で
は、遅延量選択信号２４の値がその位相が一致した
「７」の値に固定され、これ以後は、ノイズ等による位
相のずれが生じて位相比較器１０２における位相比較結
果が位相不一致を示し、位相一致検出回路１１１から位
相一致信号２３が出力されなくなるまで「７」の値に固
定された状態が維持される。他方、中心遅延量レジスタ
１１４では、位相一致信号２３が出力された時点の遅延
量選択信号発生回路１１２の出力値、すなわち上記位相
一致により固定された遅延量選択信号２４の「７」値が
保持される。

【００４１】以上のように、本実施例のクロック位相調
整回路では、初期設定時の位相調整の際には、可変遅延
回路１３０において遅延量選択信号２４の「０」〜「１
５」の値に応じた「基準クロック１２の１周期の１６分
の１時間」から「基準クロック１２の１周期時間」の遅
延時間が順次選択され、クロック配分バッファ１０１か
ら出力されたバッファ遅延クロック１３に対してその選
択された遅延時間分の遅延調整が行われ、基準クロック
１２とリタイミングクロック２１との位相が一致する状
態に維持される。

【００４２】（２）初期設定以後 本来、基準クロック１２とリタイミングクロック２１と
の位相の同期は、初期設定時に可変遅延回路１３０にお
いて固定された遅延時間でほぼ一定に決るものであるこ
とから、ここでは、上述の初期設定時に遅延量選択信号
発生回路１１２において固定された遅延量選択信号２４
の値、すなわち中心遅延量レジスタ１１４に保持された
遅延量選択信号２４の値を基準として位相調整範囲が制
限される。以下の説明では、説明を簡単化するため、遅
延量選択信号２４が「７」の値のときに基準クロック１
２とリタイミングクロック２１との位相が一致し、遅延
量選択信号発生回路１１２から出力される遅延量選択信
号２４の値が「７」の値に固定され、中心遅延量レジス
タ１１４により遅延量選択信号２４の「７」値が保持さ
れているものとして説明する。

【００４３】いま、ノイズおよび瞬断により基準クロッ
ク１２とリタイミングクロック２１との位相にずれが生
じると、位相比較器１０２におけるこれらクロックの位
相比較結果は位相不一致を示すこととなり、位相一致検
出回路１１１からは位相一致信号２１が出力されなく
る。

【００４４】位相一致検出回路１１１から位相一致信号
２１が出力されなくると、それまで固定されていた遅延
量選択信号発生回路１１２の出力、すなわち「７」の値
に固定された遅延量選択信号２４の固定が解除される。

【００４５】遅延量選択信号発生回路１１２の出力の固
定が解除されると、制御部１２０による以下のような制
御が行われる。

【００４６】中心遅延量レジスタ１１４から初期設定時
に保持された遅延量選択信号２４の「７」の値が中心遅
延量として出力される。すると、遅延量選択信号制限回
路１１５により、遅延量調整範囲がその出力された中心
遅延量（「７」の値）を中心とする所定の範囲、例えば
「７」の値の前後２つの値を含む「５」〜「９」の値の
範囲に制限され、遅延量選択信号発生回路１１２からは
遅延量選択信号２４として「５」〜「９」の値が順次出
力される。

【００４７】遅延量選択信号発生回路１１２から遅延量
選択信号２４として「５」〜「９」の値が順次出力され
ると、遅延量選択デコード回路１１３では、「５」〜
「９」の値に応じて「基準クロック１２の１周期の１６
分の６時間」から「基準クロック１２の１周期の１６分
の１０時間」の遅延量が順次選択され、可変遅延回路１
３０ではこれら選択された遅延量についての遅延調整が
行われる。

【００４８】上述のようにして「基準クロック１２の１
周期の１６分の６時間」から「基準クロック１２の１周
期の１６分の１０時間」の遅延量で遅延調整が行われ、
いずれかの遅延量の調整で基準クロック１２とリタイミ
ングクロック２１との位相が一致すると、位相比較器１
０２にからの位相比較結果が位相一致を示すこととな
り、位相一致検出回路１１１によりその位相一致が検出
されて位相一致信号２３が出力される。

【００４９】位相一致検出回路１１１から位相一致信号
２３が出力されると、前述した初期設定時の場合と同様
にして、遅延量選択信号発生回路１１２の出力値の固
定、および中心遅延量レジスタ１１４における遅延量選
択信号発生回路１１２の出力値の保持が行われる。例え
ば「６」の値で基準クロック１２とリタイミングクロッ
ク２１との位相が一致した場合には、遅延量選択信号発
生回路１１２から出力される遅延量選択信号２４は
「６」の値に固定され、中心遅延量レジスタ１１４には
その「６」の値が保持される。

【００５０】以上のように、上記のような遅延量選択信
号発生回路１１２の出力値の固定、および中心遅延量レ
ジスタ１１４における遅延量選択信号発生回路１１２の
出力値の保持が、外乱による位相ずれが生じる度に行わ
れる。

【００５１】なお、以上説明した本実施例のクロック位
相調整回路では、図１に示す御部１２０は、その都度中
心遅延量レジスタ１１４に保持された値を基に遅延量調
整範囲が制限さるよう構成されているが、構成はこれに
限定されるものではなく、例えば初期設定時において全
遅延範囲に渡って遅延調整を行って得られた遅延量を最
適遅延量として保持し、初期設定以後はその保持した最
適遅延量を基に所定の遅延範囲について遅延調整を行う
ことができるような構成としてもよい。この場合は、初
期設定時において、基準クロックの１周期時間のＮ（自
然数）分の１の時間を単位遅延量として１周期時間のＮ
分の１時間から１周期時間の遅延量の範囲について順次
遅延調整を行って、基準クロックとリタイミングクロッ
クとの位相が一致する遅延量を最適遅延量とし、初期設
定以後は、得られた最適遅延量を基に基準クロックの１
周期時間のＮ分の１時間から１周期時間の遅延量の所定
範囲について遅延調整を行うこととなる。

【００５２】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００５３】請求項１に記載のものにおいては、初期設
定以後は、遅延量の調整範囲が初期設定時に得られた最
適遅延量を基準とする所定範囲に制限されるので、ノイ
ズや基準クロック瞬断等の外乱が発生した場合において
再位相引き込みの際のリタイミングクロックの位相が大
きくふらつきことがなくなる。よって、再位相引き込み
の間にリタイミングデータに誤りが発生することを防止
することができ、信頼性が向上するという効果がある。

【００５４】請求項２に記載のものにおいては、その都
度保持手段に保持された値を基に遅延量調整範囲が制限
さるよう構成されているので、例えば環境温度の変化に
より遅延量がゆっくりと変化した場合には、保持手段に
保持される値はその変化に応じたものとなる。よって、
上記効果に加えて、温度変化などによるゆっくりとした
遅延量の変化に追従して遅延量調整範囲が制限できると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のクロック位相調整回路の概
略構成を示すブロック図である。

【図２】従来のクロック位相調整回路の概略構成を示す
ブロック図である。

【符号の説明】

１００ リタイミング・フリップフロップ １０１ クロック分配バッファ １０２ 位相比較器 １０３〜１０６ 遅延回路 １０７〜１１０ 選択回路 １１１ 位相一致検出回路 １１２ 遅延量選択信号発生回路 １１３ 遅延量選択デコード回路 １１４ 中心遅延量レジスタ １１５ 遅延量選択信号制限回路 １２０ 制御部 １３０ 可変遅延回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力される基準クロックと該基準クロッ
   クを分配して得られるリタイミングクロックとの位相を
   調整するクロック位相調整回路であって、 前記基準クロックの受渡しを行うクロック分配バッファ
   と、 前記クロック分配バッファの出力に対して、前記基準ク
   ロックの１周期のＮ（自然数）分の１の時間を単位遅延
   量として１周期のＮ分の１時間から１周期時間の遅延量
   の範囲で選択的に遅延調整を行い、これを前記リタイミ
   ンクロックとして出力する可変遅延手段と、 前記基準クロックを一方の入力とし、前記可変遅延手段
   から出力されたリタイミングクロックを他方の入力と
   し、これらの位相を比較した位相比較結果を出力する位
   相比較器と、 前記位相比較器から出力された位相比較結果より前記基
   準クロックと前記リタイミングクロックとの位相が一致
   したことを検出すると位相一致信号を出力する位相一致
   検出回路と、 前記位相一致検出回路の出力を入力とし、前記可変遅延
   手段における遅延調整の際の遅延量の選択を制御する制
   御手段と、を有し、 前記制御手段は、初期設定時は、前記可変遅延手段にお
   ける遅延調整を前記１周期のＮ分の１時間から１周期時
   間の遅延量の範囲に渡って行わせ、前記位相一致検出回
   路から位相一致信号が出力されたときの遅延量を最適遅
   延量とし、初期設定以後は、前記可変遅延手段における
   遅延調整を該最適遅延量を基準とする所定範囲の遅延量
   について行わせることを特徴とするクロック位相調整回
   路。
2. 【請求項２】 請求項１に記載のクロック位相調整回路
   において、 制御手段は、基準クロックの１周期のＮ（自然数）分の
   １時間から１周期時間の各遅延量に対応した遅延量選択
   信号を出力する遅延選択信号発生回路と、前記遅延選択
   信号発生回路および位相一致検出回路の出力を入力と
   し、前記位相一致検出回路から位相一致信号が出力され
   たときの前記遅延選択信号発生回路の出力を保持する保
   持手段と、前記遅延選択信号発生回路から出力される遅
   延量選択信号の範囲を制限する遅延量選択信号制限回路
   とからなり、 可変遅延手段は、基準クロックの１周期のＮ（自然数）
   分の１の時間を単位遅延量として１周期のＮ分の１時間
   から１周期時間の遅延量の範囲で選択的に遅延調整が可
   能な複数の遅延回路と、前記遅延選択信号発生回路から
   出力された遅延量選択信号に応じて前記複数の遅延回路
   のうちから１つまたは複数の遅延回路を選択する選択回
   路とからなり、 初期設定時は、前記遅延選択信号発生回路が基準クロッ
   クの１周期時間のＮ分の１時間から１周期時間の遅延量
   に対応する遅延量選択信号を順次出力し、前記保持手段
   が前記位相一致検出回路から位相一致信号が出力された
   ときの遅延量選択信号を保持し、初期設定以後は、該前
   記保持手段により保持した遅延量選択信号を基に前記遅
   延量選択信号制限回が前記遅延選択信号発生回路から出
   力される遅延量選択信号の範囲を制限することを特徴と
   するクロック位相調整回路。