JPH08316943A - 位相吸収機能付スイッチ回路 - Google Patents
位相吸収機能付スイッチ回路Info
- Publication number
- JPH08316943A JPH08316943A JP7116008A JP11600895A JPH08316943A JP H08316943 A JPH08316943 A JP H08316943A JP 7116008 A JP7116008 A JP 7116008A JP 11600895 A JP11600895 A JP 11600895A JP H08316943 A JPH08316943 A JP H08316943A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- switch circuit
- input
- input signal
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 スイッチ回路の出力信号の位相と入力信号の
位相を一致させ、かつスイッチ回路の出力と入力を直接
接続可能にする。 【構成】 出力信号ｃ１〜ｃｍを互いに同期させるため
のシステムクロックｅはクロック逓倍回路４０で８逓倍
され、８逓倍クロックｆとなる。入力信号ａに同期した
フレームパルスｄと８逓倍クロックｆはタイミング生成
回路３０に入力され、入力信号ａの変化点から８逓倍ク
ロックｆで４ビット分遅れたタイミングパルスｇ、タイ
ミングパルスｇから８逓倍クロックｆで１ビット分遅延
したタイミングパルスｈそしてフレームパルスｄに同期
したタイミングパルスｉが生成される。サンプリング回
路１０は入力信号ａをタイミングパルスｇでサンプリン
グし、入力信号ｂを出力する。入力信号ｂはタイミング
パルスｈでメモリ回路２０に書き込まれ、タイミングパ
ルスｉでメモリ回路２０から読み出される。
位相を一致させ、かつスイッチ回路の出力と入力を直接
接続可能にする。 【構成】 出力信号ｃ１〜ｃｍを互いに同期させるため
のシステムクロックｅはクロック逓倍回路４０で８逓倍
され、８逓倍クロックｆとなる。入力信号ａに同期した
フレームパルスｄと８逓倍クロックｆはタイミング生成
回路３０に入力され、入力信号ａの変化点から８逓倍ク
ロックｆで４ビット分遅れたタイミングパルスｇ、タイ
ミングパルスｇから８逓倍クロックｆで１ビット分遅延
したタイミングパルスｈそしてフレームパルスｄに同期
したタイミングパルスｉが生成される。サンプリング回
路１０は入力信号ａをタイミングパルスｇでサンプリン
グし、入力信号ｂを出力する。入力信号ｂはタイミング
パルスｈでメモリ回路２０に書き込まれ、タイミングパ
ルスｉでメモリ回路２０から読み出される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ回路を用いて入
力信号を多重または分配して出力するスイッチ回路に関
する。
力信号を多重または分配して出力するスイッチ回路に関
する。
【０００２】
【従来の技術】従来、この種のスイッチ回路は、メモリ
回路への書き込み及びメモリ回路からの読みだしは入出
力信号と同じ周波数のクロックによって行われ、メモリ
回路への書き込みとメモリ回路からの読みだしが同時に
行われて読みだし誤りを起こすことを防ぐために、書き
込みと読みだしは同一クロックを用いて数ビットの位相
差をつけていた。
回路への書き込み及びメモリ回路からの読みだしは入出
力信号と同じ周波数のクロックによって行われ、メモリ
回路への書き込みとメモリ回路からの読みだしが同時に
行われて読みだし誤りを起こすことを防ぐために、書き
込みと読みだしは同一クロックを用いて数ビットの位相
差をつけていた。
【０００３】そのため、スイッチ回路の出力をスイッチ
回路の入力につなぐためには上記のタイミング差と伝送
遅延による位相誤差を吸収して他の入力信号と同じ位相
に揃えるためにエラスティック回路を用いて位相差を吸
収していた（特開平２−９０８２９号）。
回路の入力につなぐためには上記のタイミング差と伝送
遅延による位相誤差を吸収して他の入力信号と同じ位相
に揃えるためにエラスティック回路を用いて位相差を吸
収していた（特開平２−９０８２９号）。
【０００４】図４は従来のスイッチ回路のメモリ回路を
示す図である。このメモリ回路は、入力信号ｂ１、ｂ２
をそれぞれ記憶するＲＡＭ５１、５２と、ＲＡＭ５１、
５２の出力を選択し、１本の出力信号ｃに多重するセレ
クタ５３で構成されている。なお、セレクタを複数使用
すれば、分配も行える。従来のスイッチ回路は内部のメ
モリ回路を用いて同一の周波数のクロックでメモリ（Ｒ
ＡＭ５１、５２）への書き込みと読みだしを行ってい
る。ここで、メモリへの書き込みとメモリからの読みだ
しが同じアドレスに対して同時に行われると読みだしエ
ラーを起こすので、同時期にメモリに対する書き込みと
読みだしは異なる位相で行われる。そのため、従来のス
イッチ回路への入力信号とスイッチ回路からの出力信号
は位相が異なり、出力信号を入力に戻すためには、出力
と入力の間に位相差を吸収するためのエラスティック回
路が必要になる。
示す図である。このメモリ回路は、入力信号ｂ１、ｂ２
をそれぞれ記憶するＲＡＭ５１、５２と、ＲＡＭ５１、
５２の出力を選択し、１本の出力信号ｃに多重するセレ
クタ５３で構成されている。なお、セレクタを複数使用
すれば、分配も行える。従来のスイッチ回路は内部のメ
モリ回路を用いて同一の周波数のクロックでメモリ（Ｒ
ＡＭ５１、５２）への書き込みと読みだしを行ってい
る。ここで、メモリへの書き込みとメモリからの読みだ
しが同じアドレスに対して同時に行われると読みだしエ
ラーを起こすので、同時期にメモリに対する書き込みと
読みだしは異なる位相で行われる。そのため、従来のス
イッチ回路への入力信号とスイッチ回路からの出力信号
は位相が異なり、出力信号を入力に戻すためには、出力
と入力の間に位相差を吸収するためのエラスティック回
路が必要になる。
【０００５】
【発明が解決しようとする課題】上記のようにエラステ
ィック回路を用いて入力信号の位相を吸収して他の入力
信号と位相を揃える場合、図５のように、異なるスイッ
チ回路同士を接続するごとにエラスティック回路が必要
になり、多数のスイッチ回路を接続しあう大規模なスイ
ッチ回路を構成する場合に大量のエラスティック回路に
よって回路規模が非常に大きくなるという問題があっ
た。
ィック回路を用いて入力信号の位相を吸収して他の入力
信号と位相を揃える場合、図５のように、異なるスイッ
チ回路同士を接続するごとにエラスティック回路が必要
になり、多数のスイッチ回路を接続しあう大規模なスイ
ッチ回路を構成する場合に大量のエラスティック回路に
よって回路規模が非常に大きくなるという問題があっ
た。
【０００６】本発明の目的は、スイッチ回路の出力信号
の位相とスイッチ回路の入力信号の位相が一致し、スイ
ッチ回路の出力と入力を直接接続可能なスイッチ回路を
提供することにある。
の位相とスイッチ回路の入力信号の位相が一致し、スイ
ッチ回路の出力と入力を直接接続可能なスイッチ回路を
提供することにある。
【０００７】
【課題を解決するための手段】本発明のスイッチ回路
は、入出力信号と同周波数のクロックの周波数を逓倍に
して高速の逓倍クロックを生成する手段と、前記逓倍ク
ロックから生成され、入力信号の位相誤差を考慮したサ
ンプリングクロックで入力信号をサンプリングして前記
逓倍クロックに同期させる手段と、前記サンプリングク
ロックと異なる逓倍クロック位相で書き込みタイミング
クロックを生成する手段と、前記書き込みタイミングと
さらに異なる逓倍クロック位相で、かつ出力信号の先頭
位置を考慮した読みだしタイミングクロックを生成する
手段と、前記タイミングクロックを用いて書き込み及び
読みだしが行われ、複数の入力信号を多重または分配し
た信号を出力するメモリ回路を有する。
は、入出力信号と同周波数のクロックの周波数を逓倍に
して高速の逓倍クロックを生成する手段と、前記逓倍ク
ロックから生成され、入力信号の位相誤差を考慮したサ
ンプリングクロックで入力信号をサンプリングして前記
逓倍クロックに同期させる手段と、前記サンプリングク
ロックと異なる逓倍クロック位相で書き込みタイミング
クロックを生成する手段と、前記書き込みタイミングと
さらに異なる逓倍クロック位相で、かつ出力信号の先頭
位置を考慮した読みだしタイミングクロックを生成する
手段と、前記タイミングクロックを用いて書き込み及び
読みだしが行われ、複数の入力信号を多重または分配し
た信号を出力するメモリ回路を有する。
【０００８】
【作用】本発明では、スイッチ回路からの出力信号を同
期させるためのクロックを逓倍回路で逓倍して、この逓
倍クロックで入力信号を高速サンプリングして同期さ
せ、以降は逓倍クロックから生成したタイミングクロッ
クで入力信号の位相揃えやメモリ回路への書き込み、メ
モリ回路からの読みだしを行うことで、従来信号数ビッ
ト分あった出力遅延を無くし、なおかつ逓倍クロックか
らのタイミング信号で入力信号の伝送遅延を吸収するこ
とにより、スイッチ回路の出力と入力を直接接続するこ
とを可能にして膨大なエラスティック回路を削除できる
ようにしたものである。
期させるためのクロックを逓倍回路で逓倍して、この逓
倍クロックで入力信号を高速サンプリングして同期さ
せ、以降は逓倍クロックから生成したタイミングクロッ
クで入力信号の位相揃えやメモリ回路への書き込み、メ
モリ回路からの読みだしを行うことで、従来信号数ビッ
ト分あった出力遅延を無くし、なおかつ逓倍クロックか
らのタイミング信号で入力信号の伝送遅延を吸収するこ
とにより、スイッチ回路の出力と入力を直接接続するこ
とを可能にして膨大なエラスティック回路を削除できる
ようにしたものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例のスイッチ回路の
ブロック図、図２はそのタイミングチャートである。
ブロック図、図２はそのタイミングチャートである。
【００１１】本実施例のスイッチ回路は、出力信号互い
にｃ１、ｃ２、・・・、ｃｍを同期させる（位相をそろ
える）ためのシステムクロックｅを入力し、システムク
ロックｅを８逓倍するクロック逓倍回路４０と、フレー
ムパルスｄと８逓倍クロックｆを入力し、フレームパル
スｄの立上りから８逓倍クロックｆで４ビット分遅れた
位相のタイミングパルスｇ、タイミングパルスｇから８
逓倍クロックｆで１ビット分遅れたタイミングクロック
ｈ、そしてフレームパルスｄに同期したタイミングパル
スｉを発生するタイミング生成回路３０と、入力信号ａ
（ａ１、ａ２、・・・ａｎ）をタイミングパルスｇによ
りサンプリングし、入力信号ｂ（ｂ１、ｂ２、・・・ｂ
ｎ）として出力するサンプリング回路１０と、入力信号
ｂがタイミングパルスｈにより書き込まれ、タイミング
パルスｉにより読み出されるメモリ回路２０で構成され
ている。ここで、入力信号ａ１〜ａｎは同時に入力さ
れ、出力信号ｂ１〜ｂｎ、ｃ１〜ｃｍは同時に出力され
る。
にｃ１、ｃ２、・・・、ｃｍを同期させる（位相をそろ
える）ためのシステムクロックｅを入力し、システムク
ロックｅを８逓倍するクロック逓倍回路４０と、フレー
ムパルスｄと８逓倍クロックｆを入力し、フレームパル
スｄの立上りから８逓倍クロックｆで４ビット分遅れた
位相のタイミングパルスｇ、タイミングパルスｇから８
逓倍クロックｆで１ビット分遅れたタイミングクロック
ｈ、そしてフレームパルスｄに同期したタイミングパル
スｉを発生するタイミング生成回路３０と、入力信号ａ
（ａ１、ａ２、・・・ａｎ）をタイミングパルスｇによ
りサンプリングし、入力信号ｂ（ｂ１、ｂ２、・・・ｂ
ｎ）として出力するサンプリング回路１０と、入力信号
ｂがタイミングパルスｈにより書き込まれ、タイミング
パルスｉにより読み出されるメモリ回路２０で構成され
ている。ここで、入力信号ａ１〜ａｎは同時に入力さ
れ、出力信号ｂ１〜ｂｎ、ｃ１〜ｃｍは同時に出力され
る。
【００１２】次に、本実施例の動作を図２のタイミング
チャートも参照して説明する。
チャートも参照して説明する。
【００１３】出力信号ｃ１〜ｃｎを互いに同期させるた
めのシステムクロックｅはクロック逓倍回路４０に入力
され、８逓倍される。入力信号に同期したフレームパル
スｄはタイミング生成回路３０に入力され、データ（入
力信号ａ）の位相を、フレームパルスｄの立上がりエッ
ジを検出することで検出する。この検出した位相と逓倍
回路４０で８逓倍された８逓倍クロックｆからタイミン
グ生成回路３０で、例えば８逓倍クロックｆを入力した
カウンタをフレームパルスのエッジでリセットしてカウ
ンタ出力をデコートすることにより各種タイミングパル
スｇ，ｈ，ｉが生成される。まず、入力信号ａはフレー
ムパルスｄと同期しているが、伝達遅延などにより若干
の位相誤差が生じる可能性があるため、データの変化点
を避けて確実に読み取るために、データの変化点から８
逓倍クロックｆで４ビット分遅れた位相のタイミングパ
ルスｇをサンプリング回路１０に入力して入力信号ａを
サンプリングし、８逓倍クロックｆと同期させる。さら
に上記のタイミングパルスｇから８逓倍クロックｆで１
ビット分遅延したタイミングパルスｈでメモリ回路２０
に入力信号ｂを書き込む。ここで、メモリ回路２０への
書き込みとメモリ回路２０からの読み出しが同時におこ
なわれず、なおかつ出力信号ｃがフレームパルスｄに同
期するようなタイミングパルスｉでメモリ回路２０から
読み出される。メモリ回路２０への書き込みパルスｈと
メモリ回路２０からの読み出しパルスｉは８逓倍クロッ
クｆで５ビット分の位相差があり、同時動作による読み
違いは起こらず、また出力信号ｃがフレームパルスｄに
同期しているので出力信号ｃを別のスイッチ回路に入力
する際にエラスティック回路を使う必要もない。
めのシステムクロックｅはクロック逓倍回路４０に入力
され、８逓倍される。入力信号に同期したフレームパル
スｄはタイミング生成回路３０に入力され、データ（入
力信号ａ）の位相を、フレームパルスｄの立上がりエッ
ジを検出することで検出する。この検出した位相と逓倍
回路４０で８逓倍された８逓倍クロックｆからタイミン
グ生成回路３０で、例えば８逓倍クロックｆを入力した
カウンタをフレームパルスのエッジでリセットしてカウ
ンタ出力をデコートすることにより各種タイミングパル
スｇ，ｈ，ｉが生成される。まず、入力信号ａはフレー
ムパルスｄと同期しているが、伝達遅延などにより若干
の位相誤差が生じる可能性があるため、データの変化点
を避けて確実に読み取るために、データの変化点から８
逓倍クロックｆで４ビット分遅れた位相のタイミングパ
ルスｇをサンプリング回路１０に入力して入力信号ａを
サンプリングし、８逓倍クロックｆと同期させる。さら
に上記のタイミングパルスｇから８逓倍クロックｆで１
ビット分遅延したタイミングパルスｈでメモリ回路２０
に入力信号ｂを書き込む。ここで、メモリ回路２０への
書き込みとメモリ回路２０からの読み出しが同時におこ
なわれず、なおかつ出力信号ｃがフレームパルスｄに同
期するようなタイミングパルスｉでメモリ回路２０から
読み出される。メモリ回路２０への書き込みパルスｈと
メモリ回路２０からの読み出しパルスｉは８逓倍クロッ
クｆで５ビット分の位相差があり、同時動作による読み
違いは起こらず、また出力信号ｃがフレームパルスｄに
同期しているので出力信号ｃを別のスイッチ回路に入力
する際にエラスティック回路を使う必要もない。
【００１４】この回路を用いれば、図３のように大規模
なスイッチ回路を組んでも出力と入力を直接接続できる
ので、図５に示す従来のエラスティック回路を用いた大
規模スイッチ回路のように入力信号の本数に応じてエラ
スティック回路が増加することもなく小規模な回路が実
現できる。
なスイッチ回路を組んでも出力と入力を直接接続できる
ので、図５に示す従来のエラスティック回路を用いた大
規模スイッチ回路のように入力信号の本数に応じてエラ
スティック回路が増加することもなく小規模な回路が実
現できる。
【００１５】
【発明の効果】以上説明したように本発明は、スイッチ
回路の出力と入力を直接接続でき、大規模なスイッチ回
路を小さな回路規模で実現できる効果がある。
回路の出力と入力を直接接続でき、大規模なスイッチ回
路を小さな回路規模で実現できる効果がある。
【図１】本発明の一実施例の位相吸収機能付スイッチ回
路の構成図である。
路の構成図である。
【図２】図１のスイッチ回路のタイミング図である。
【図３】図１の位相吸収機能付スイッチ回路を用いた大
規模スイッチ回路の例を示す構成図である。
規模スイッチ回路の例を示す構成図である。
【図４】従来のスイッチ回路のメモリ回路を示す図であ
る。
る。
【図５】従来のスイッチ回路とエラスティック回路を用
いた大規模スイッチ回路の一例を示す構成図である。
いた大規模スイッチ回路の一例を示す構成図である。
１０ サンプリング回路 ２０ メモリ回路 ３０ タイミング生成回路 ４０ クロック逓倍回路 ａ１〜ａｎ 入力信号 ｂ１〜ｂｎ 逓倍クロックでサンプリングした入力信
号 ｃ１〜ｃｍ 出力信号 ｄ フレームパルス ｅ システムクロック ｆ ８逓倍クロック ｇ 入力信号サンプリング用タイミングパルス ｈ メモリ書き込み用タイミングパルス ｉ メモリ読みだし用タイミングパルス ＳＴ 先頭ビット（フレームパルスに同期） Ｍ１〜Ｍｎ スイッチ回路内メモリ
号 ｃ１〜ｃｍ 出力信号 ｄ フレームパルス ｅ システムクロック ｆ ８逓倍クロック ｇ 入力信号サンプリング用タイミングパルス ｈ メモリ書き込み用タイミングパルス ｉ メモリ読みだし用タイミングパルス ＳＴ 先頭ビット（フレームパルスに同期） Ｍ１〜Ｍｎ スイッチ回路内メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 三郎 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 ▲吉▼田 千津子 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 熱田 裕美 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (2)
- 【請求項１】 入出力信号と同周波数のクロックの周波
数を逓倍して高速の逓倍クロックを生成する手段と、 前記逓倍クロックから生成され、入力信号の位相誤差を
考慮したサンプリングクロックで入力信号をサンプリン
グして前記逓倍クロックに同期させる手段と、 前記サンプリングクロックと異なる逓倍クロック位相で
書き込みタイミングクロックを生成する手段と、 前記書き込みタイミングとさらに異なる逓倍クロック位
相で、かつ出力信号の先頭位置を考慮した読みだしタイ
ミングクロックを生成する手段と、 前記タイミングクロックを用いて書き込み及び読みだし
が行われ、複数の入力信号を多重または分配した信号を
出力するメモリ回路を有する位相吸収機能付スイッチ回
路。 - 【請求項２】 前記メモリ回路は、各入力信号を記憶す
る複数のメモリと、これらのメモリの出力を選択する１
または複数のセレクタからなる、請求項１記載のスイッ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116008A JP2970468B2 (ja) | 1995-05-15 | 1995-05-15 | 位相吸収機能付スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116008A JP2970468B2 (ja) | 1995-05-15 | 1995-05-15 | 位相吸収機能付スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316943A true JPH08316943A (ja) | 1996-11-29 |
| JP2970468B2 JP2970468B2 (ja) | 1999-11-02 |
Family
ID=14676552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7116008A Expired - Fee Related JP2970468B2 (ja) | 1995-05-15 | 1995-05-15 | 位相吸収機能付スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970468B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03201842A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | バッファ装置 |
-
1995
- 1995-05-15 JP JP7116008A patent/JP2970468B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03201842A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | バッファ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970468B2 (ja) | 1999-11-02 |
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Legal Events
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