JPH09139731A - 伝送装置 - Google Patents
伝送装置Info
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- JPH09139731A JPH09139731A JP7296547A JP29654795A JPH09139731A JP H09139731 A JPH09139731 A JP H09139731A JP 7296547 A JP7296547 A JP 7296547A JP 29654795 A JP29654795 A JP 29654795A JP H09139731 A JPH09139731 A JP H09139731A
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- clock signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 データ伝送装置間の伝送路遅延を簡易な回路
を用いて補正する。 【解決手段】 第１の装置Ａ１内にクロック生成部３お
よび位相制御部４を備え、第２の装置Ｂ２に供給するク
ロックＣＬＫ２の位相を伝送路などの遅延量に応じて進
ませるよう制御し、第２の装置Ｂ２から第１の装置Ａ１
へ供給されるデータＤＡＴ３の位相を、第１の装置Ａ１
内の内部クロックＣＬＫ１の位相と合わせる。
を用いて補正する。 【解決手段】 第１の装置Ａ１内にクロック生成部３お
よび位相制御部４を備え、第２の装置Ｂ２に供給するク
ロックＣＬＫ２の位相を伝送路などの遅延量に応じて進
ませるよう制御し、第２の装置Ｂ２から第１の装置Ａ１
へ供給されるデータＤＡＴ３の位相を、第１の装置Ａ１
内の内部クロックＣＬＫ１の位相と合わせる。
Description
【０００１】
【発明が属する技術分野】本発明は、例えばデータ伝送
システム中での装置間または装置内のＬＳＩ間における
データ伝送に関する。
システム中での装置間または装置内のＬＳＩ間における
データ伝送に関する。
【０００２】
【従来の技術】図１４および図１５を用いて、従来のデ
ータ伝送装置について説明する。図１４は従来の伝送装
置の構成図であり、図１５はこの伝送装置の動作状態を
説明する動作タイミングチャートである。図１４に示さ
れる伝送装置は、第１の装置Ａ１と、第２の装置Ｂ２と
が伝送路７で接続されて構成される。第１の装置Ａ１
は、クロック信号を第２の装置Ｂ２に供給し、第２の装
置Ｂ２からこのクロック信号に同期したデータ信号の提
供を受けて内部回路でデータの処理を行う。
ータ伝送装置について説明する。図１４は従来の伝送装
置の構成図であり、図１５はこの伝送装置の動作状態を
説明する動作タイミングチャートである。図１４に示さ
れる伝送装置は、第１の装置Ａ１と、第２の装置Ｂ２と
が伝送路７で接続されて構成される。第１の装置Ａ１
は、クロック信号を第２の装置Ｂ２に供給し、第２の装
置Ｂ２からこのクロック信号に同期したデータ信号の提
供を受けて内部回路でデータの処理を行う。
【０００３】第１の装置Ａ１は、クロック生成部３と、
フリップフロップ５と、内部回路６と、遅延付加回路１
０と、クロック置換部１１とを有している。第２の装置
Ｂ２は、フリップフロップ８、内部回路９を有してい
る。クロック信号は、第１の装置Ａ１中のクロック生成
部３から基準クロック信号ＣＬＫ１を出力し、第１の装
置Ａ１の内部回路６、遅延付加回路１０およびクロック
置換部１１に供給されるとともに、伝送路７を通して第
２の装置Ｂ２に供給される。図１５に示すように第２の
装置Ｂ２には、基準クロック信号ＣＬＫ１に対して伝送
路７長に相当する時間だけ遅延したクロック信号ＣＬＫ
３が入力され、内部回路９およびデータ出力用のフリッ
プフロップ８に供給される。
フリップフロップ５と、内部回路６と、遅延付加回路１
０と、クロック置換部１１とを有している。第２の装置
Ｂ２は、フリップフロップ８、内部回路９を有してい
る。クロック信号は、第１の装置Ａ１中のクロック生成
部３から基準クロック信号ＣＬＫ１を出力し、第１の装
置Ａ１の内部回路６、遅延付加回路１０およびクロック
置換部１１に供給されるとともに、伝送路７を通して第
２の装置Ｂ２に供給される。図１５に示すように第２の
装置Ｂ２には、基準クロック信号ＣＬＫ１に対して伝送
路７長に相当する時間だけ遅延したクロック信号ＣＬＫ
３が入力され、内部回路９およびデータ出力用のフリッ
プフロップ８に供給される。
【０００４】データ信号は、第２の装置Ｂ２の内部回路
９でデータＤＡＴ１として生成され、出力用のフリップ
フロップ８において入力クロック信号ＣＬＫ３に同期し
たデータ信号ＤＡＴ２として、伝送路７を通して第１の
装置Ａ１に供給される。第２の装置Ｂ２から第１の装置
Ａ１へ供給されるデータ信号ＤＡＴ２は、クロック信号
と同様に伝送路７での遅延が付加され、入力データ信号
ＤＡＴ３として第１の装置Ａ１に取り込まれる。この
際、第１の装置Ａ１内のデータ取り込み用フリップフロ
ップ５で用いるクロック信号ＣＬＫ２は、入力データ信
号ＤＡＴ３を取り込むために往復の伝送路７での遅延と
第２の装置Ｂ２の内部遅延を加算した遅延量を遅延付加
回路１０で基準クロックＣＬＫ１に付加する必要があ
る。遅延したクロック信号ＣＬＫ２でフリップフロップ
３にラッチされて第１の装置Ａ１内に取り込まれたデー
タ信号ＤＡＴ４は、クロック置換部１１で基準クロック
信号ＣＬＫ１によってリタイミングされ、基準クロック
信号ＣＬＫ１に同期したデータ信号ＤＡＴ５として内部
回路６に入力される。
９でデータＤＡＴ１として生成され、出力用のフリップ
フロップ８において入力クロック信号ＣＬＫ３に同期し
たデータ信号ＤＡＴ２として、伝送路７を通して第１の
装置Ａ１に供給される。第２の装置Ｂ２から第１の装置
Ａ１へ供給されるデータ信号ＤＡＴ２は、クロック信号
と同様に伝送路７での遅延が付加され、入力データ信号
ＤＡＴ３として第１の装置Ａ１に取り込まれる。この
際、第１の装置Ａ１内のデータ取り込み用フリップフロ
ップ５で用いるクロック信号ＣＬＫ２は、入力データ信
号ＤＡＴ３を取り込むために往復の伝送路７での遅延と
第２の装置Ｂ２の内部遅延を加算した遅延量を遅延付加
回路１０で基準クロックＣＬＫ１に付加する必要があ
る。遅延したクロック信号ＣＬＫ２でフリップフロップ
３にラッチされて第１の装置Ａ１内に取り込まれたデー
タ信号ＤＡＴ４は、クロック置換部１１で基準クロック
信号ＣＬＫ１によってリタイミングされ、基準クロック
信号ＣＬＫ１に同期したデータ信号ＤＡＴ５として内部
回路６に入力される。
【０００５】
【発明が解決しようとする課題】従来のデータ伝送装置
では、データを受信する伝送装置Ａ１側でデータを取り
込むクロックを生成する構成が代表的であるが、この場
合には、取り込んだデータを再度内部回路と同じクロッ
クでリタイミングしなければならない。リタイミングす
るためのクロック置換部１１にはＥＳ(Elastic Store)
を用いる場合があるが、回路規模が大きくなってしまう
という欠点がある。また、クロック置換部１１をフリッ
プフロップを用いて簡易的に構成することも可能である
が、受信データおよび取り込みクロックならびに内部ク
ロックそれぞれの位相管理が難しく、汎用性がなくなる
という欠点がある。さらに、従来構成では回路規模が大
きいことから、装置全体の消費電力や回路面積等も必然
的に大きくなってしまう問題があった。
では、データを受信する伝送装置Ａ１側でデータを取り
込むクロックを生成する構成が代表的であるが、この場
合には、取り込んだデータを再度内部回路と同じクロッ
クでリタイミングしなければならない。リタイミングす
るためのクロック置換部１１にはＥＳ(Elastic Store)
を用いる場合があるが、回路規模が大きくなってしまう
という欠点がある。また、クロック置換部１１をフリッ
プフロップを用いて簡易的に構成することも可能である
が、受信データおよび取り込みクロックならびに内部ク
ロックそれぞれの位相管理が難しく、汎用性がなくなる
という欠点がある。さらに、従来構成では回路規模が大
きいことから、装置全体の消費電力や回路面積等も必然
的に大きくなってしまう問題があった。
【０００６】そこで、本発明は、簡易な構成の回路を用
いて伝送路上に生じる遅延を補正することによって、伝
送装置における構成回路の削減および低消費電力化を実
現するとともに、伝送装置に汎用性を持たせることを目
的とする。
いて伝送路上に生じる遅延を補正することによって、伝
送装置における構成回路の削減および低消費電力化を実
現するとともに、伝送装置に汎用性を持たせることを目
的とする。
【０００７】さらに、本発明は、伝送路上の遅延に応じ
てデータ送信側伝送装置に供給するクロックの位相を進
めることができるクロック位相制御回路を提供すること
を目的とする。また、本発明は、データ送信側伝送装置
に供給するクロックより高速なクロックを用いて、供給
するクロックの位相を変えることができるクロック位相
制御回路を提供することを目的とする。
てデータ送信側伝送装置に供給するクロックの位相を進
めることができるクロック位相制御回路を提供すること
を目的とする。また、本発明は、データ送信側伝送装置
に供給するクロックより高速なクロックを用いて、供給
するクロックの位相を変えることができるクロック位相
制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、データ信号およびクロック信号またはクロック信号
を伝送する装置と、前記クロック信号に依ってデータ信
号を伝送する装置の２つの装置間でデータの伝送を行う
伝送装置において、クロック送信側装置に伝送路上に生
じるデータ信号の遅延を補正する遅延補正手段を備え
た。
に、データ信号およびクロック信号またはクロック信号
を伝送する装置と、前記クロック信号に依ってデータ信
号を伝送する装置の２つの装置間でデータの伝送を行う
伝送装置において、クロック送信側装置に伝送路上に生
じるデータ信号の遅延を補正する遅延補正手段を備え
た。
【０００９】前記データ信号の遅延補正手段として、ク
ロック信号の位相を変える手段である位相変更手段を具
備し、送信側のクロック信号の位相をこれらの伝送遅延
量分進めることによってデータ信号の遅延を補正する位
相制御手段とした。
ロック信号の位相を変える手段である位相変更手段を具
備し、送信側のクロック信号の位相をこれらの伝送遅延
量分進めることによってデータ信号の遅延を補正する位
相制御手段とした。
【００１０】前記クロック信号の位相を変える位相変更
手段を、伝送するクロック信号より周波数の高い高速ク
ロックおよびフリップフロップからなり位相の異なる複
数の伝送するクロック信号を生成するクロック生成手段
と、それら複数のクロック信号から伝送遅延に応じた位
相のクロック信号を選択する選択手段とから構成した。
手段を、伝送するクロック信号より周波数の高い高速ク
ロックおよびフリップフロップからなり位相の異なる複
数の伝送するクロック信号を生成するクロック生成手段
と、それら複数のクロック信号から伝送遅延に応じた位
相のクロック信号を選択する選択手段とから構成した。
【００１１】前記クロック信号を選択する手段として、
データ信号と基準とするクロック信号との位相差を検出
する手段を備え、この位相差に基づいて伝送するクロッ
ク信号の位相を切り替えるようにした。
データ信号と基準とするクロック信号との位相差を検出
する手段を備え、この位相差に基づいて伝送するクロッ
ク信号の位相を切り替えるようにした。
【００１２】
【作用】データ送信側伝送装置に供給するクロックの位
相を変えることができるクロック位相制御回路により、
データ受信側装置内のクロック置換部が不要となるの
で、伝送装置の回路規模を小さくでき、消費電力、回路
面積等も小さくすることができる。また、データ送信側
伝送装置に供給するクロックより高速なクロックを用い
ることにより、クロック位相制御回路の遅延ばらつきに
よらず、常に同じ量の位相を変えることができる。
相を変えることができるクロック位相制御回路により、
データ受信側装置内のクロック置換部が不要となるの
で、伝送装置の回路規模を小さくでき、消費電力、回路
面積等も小さくすることができる。また、データ送信側
伝送装置に供給するクロックより高速なクロックを用い
ることにより、クロック位相制御回路の遅延ばらつきに
よらず、常に同じ量の位相を変えることができる。
【００１３】
【発明の実施の形態】以下、本発明にかかる伝送装置に
ついて図面を用いて説明する。図１は、本発明にかかる
データ伝送装置の一実施例を示す。第１の装置Ａ１は第
２の装置Ｂ２に対しクロックを供給し、第２の装置Ｂ２
はそのクロックをもとにデータを第１の装置Ａ１に供給
する。また、第１の装置Ａ１と第２の装置Ｂ２の間は伝
送路７により接続されている。第１の装置Ａ１は、クロ
ック生成回路３と、位相制御部４と、フリップフロップ
５と内部回路６とを有している。第２の装置Ｂ２は、フ
リップフロップ８と内部回路９とを有しており、従来の
装置と同様の構成を有している。
ついて図面を用いて説明する。図１は、本発明にかかる
データ伝送装置の一実施例を示す。第１の装置Ａ１は第
２の装置Ｂ２に対しクロックを供給し、第２の装置Ｂ２
はそのクロックをもとにデータを第１の装置Ａ１に供給
する。また、第１の装置Ａ１と第２の装置Ｂ２の間は伝
送路７により接続されている。第１の装置Ａ１は、クロ
ック生成回路３と、位相制御部４と、フリップフロップ
５と内部回路６とを有している。第２の装置Ｂ２は、フ
リップフロップ８と内部回路９とを有しており、従来の
装置と同様の構成を有している。
【００１４】第１の装置Ａ１では、クロック生成部３で
基準クロック信号ＣＬＫ１が生成され、第１の装置Ａ１
内の内部回路６と位相制御部４とフリップフロップ５に
供給されている。図２に示すように、この基準クロック
信号ＣＬＫ１を所定量進ませた出力クロック信号ＣＬＫ
２を位相制御部４で生成する。出力クロック信号ＣＬＫ
２は、第２の装置Ｂ２に到達するまでに伝送路７で遅延
した入力クロック信号ＣＬＫ３となる。第２の装置Ｂ２
では、入力クロック信号ＣＬＫ３が内部回路９に供給さ
れ、第１の装置Ａ１に送信するデータＤＡＴ１が生成さ
れる。データＤＡＴ１は、フリップフロップ８によって
入力クロック信号ＣＬＫ３によってリタイミングされ、
出力データＤＡＴ２として第２の装置Ｂ２から出力され
る。
基準クロック信号ＣＬＫ１が生成され、第１の装置Ａ１
内の内部回路６と位相制御部４とフリップフロップ５に
供給されている。図２に示すように、この基準クロック
信号ＣＬＫ１を所定量進ませた出力クロック信号ＣＬＫ
２を位相制御部４で生成する。出力クロック信号ＣＬＫ
２は、第２の装置Ｂ２に到達するまでに伝送路７で遅延
した入力クロック信号ＣＬＫ３となる。第２の装置Ｂ２
では、入力クロック信号ＣＬＫ３が内部回路９に供給さ
れ、第１の装置Ａ１に送信するデータＤＡＴ１が生成さ
れる。データＤＡＴ１は、フリップフロップ８によって
入力クロック信号ＣＬＫ３によってリタイミングされ、
出力データＤＡＴ２として第２の装置Ｂ２から出力され
る。
【００１５】出力データＤＡＴ２は、伝送路７を通して
第１の装置Ａ１に取り込まれるが、クロック同様伝送路
７での伝播遅延が付加され、入力データＤＡＴ３として
第１の装置Ａ１に入力する。第１の装置Ａ１内では入力
データＤＡＴ３を内部回路６と同じ基準クロック信号Ｃ
ＬＫ１でフリップフロップ５に取り込まれてリタイミン
グされ、データＤＡＴ４として内部回路６に入力され
る。第１の装置Ａ１内の基準クロック信号ＣＬＫ１で入
力データＤＡＴ３を取り込むことから、位相制御部４
は、出力クロックＣＬＫ２の位相を早めて伝送路遅延お
よび第２の装置Ｂ２の内部遅延を吸収する働きがある。
第１の装置Ａ１に取り込まれるが、クロック同様伝送路
７での伝播遅延が付加され、入力データＤＡＴ３として
第１の装置Ａ１に入力する。第１の装置Ａ１内では入力
データＤＡＴ３を内部回路６と同じ基準クロック信号Ｃ
ＬＫ１でフリップフロップ５に取り込まれてリタイミン
グされ、データＤＡＴ４として内部回路６に入力され
る。第１の装置Ａ１内の基準クロック信号ＣＬＫ１で入
力データＤＡＴ３を取り込むことから、位相制御部４
は、出力クロックＣＬＫ２の位相を早めて伝送路遅延お
よび第２の装置Ｂ２の内部遅延を吸収する働きがある。
【００１６】本動作を図２のタイミングチャートを用い
て説明する。第１の装置Ａ１で生成した基準クロック信
号ＣＬＫ１を位相制御することによって位相を早め、出
力クロック信号ＣＬＫ２として出力する。出力クロック
信号ＣＬＫ２は伝送路において伝播遅延が付加され、入
力クロック信号ＣＬＫ３として第２の装置Ｂ２に供給さ
れる。この入力クロック信号ＣＬＫ３によって生成した
生成データＤＡＴ１を入力クロック信号ＣＬＫ３でラッ
チ（リタイミング）し、出力データＤＡＴ２として第２
の装置Ｂ２より出力する。出力データＤＡＴ２はクロッ
クと同様にして伝送路において伝播遅延が付加され、入
力データＤＡＴ３として第１の装置Ａ１に取り込まれ
る。
て説明する。第１の装置Ａ１で生成した基準クロック信
号ＣＬＫ１を位相制御することによって位相を早め、出
力クロック信号ＣＬＫ２として出力する。出力クロック
信号ＣＬＫ２は伝送路において伝播遅延が付加され、入
力クロック信号ＣＬＫ３として第２の装置Ｂ２に供給さ
れる。この入力クロック信号ＣＬＫ３によって生成した
生成データＤＡＴ１を入力クロック信号ＣＬＫ３でラッ
チ（リタイミング）し、出力データＤＡＴ２として第２
の装置Ｂ２より出力する。出力データＤＡＴ２はクロッ
クと同様にして伝送路において伝播遅延が付加され、入
力データＤＡＴ３として第１の装置Ａ１に取り込まれ
る。
【００１７】この時、予め伝送路遅延および第２の装置
Ｂ２の内部遅延を見込んで位相を早めた出力クロック信
号ＣＬＫ２を用いていていたので、第１の装置Ａ１内の
フリップフロップ５では、内部クロックである基準クロ
ック信号ＣＬＫ１でラッチする（取り込む）ことができ
る。図２中では、Ｄ２というデータ（網かけ部）を用い
て以上の流れを示してある。
Ｂ２の内部遅延を見込んで位相を早めた出力クロック信
号ＣＬＫ２を用いていていたので、第１の装置Ａ１内の
フリップフロップ５では、内部クロックである基準クロ
ック信号ＣＬＫ１でラッチする（取り込む）ことができ
る。図２中では、Ｄ２というデータ（網かけ部）を用い
て以上の流れを示してある。
【００１８】
【実施例】図１に示した第１の装置Ａ１中の、クロック
生成部３および位相制御部４について、図３〜図５を用
いてその具体例を説明する。図３では、クロック生成部
３と位相制御部４とは、一つの回路として示されてい
る。クロック生成部３は、クロック源５０とカウンタ・
シフトレジスタ５１とから構成される。位相制御部４
は、カウンタ・シフトレジスタ５１の複数の出力から一
つを選択して出力するセレクタ５２から構成される。
生成部３および位相制御部４について、図３〜図５を用
いてその具体例を説明する。図３では、クロック生成部
３と位相制御部４とは、一つの回路として示されてい
る。クロック生成部３は、クロック源５０とカウンタ・
シフトレジスタ５１とから構成される。位相制御部４
は、カウンタ・シフトレジスタ５１の複数の出力から一
つを選択して出力するセレクタ５２から構成される。
【００１９】クロック源５０から、クロック信号ＣＬＫ
１，ＣＬＫ２より周波数の高い高速クロック信号ＨＣＬ
Ｋをカウンタ・シフトレジスタ５１に供給する。カウン
タ・シフトレジスタ５１は、高速クロックを分周する働
きがあり、所望とする周波数のクロック信号を複数生成
することができる。カウンタ・シフトレジスタ５１から
は、高速クロック信号ＨＣＬＫを分周した基準クロック
ＣＬＫ１と同じ周波数で基準クロック信号ＣＬＫ１の位
相を基準とするとそれぞれ位相がずれた複数のクロック
信号がセレクタ５２へ出力される。セレクタ５２は、複
数のクロック信号入力から位相選択（Phase Select）信
号に基づいて最適な位相のクロック信号を選び出力クロ
ック信号ＣＬＫ２として出力する。
１，ＣＬＫ２より周波数の高い高速クロック信号ＨＣＬ
Ｋをカウンタ・シフトレジスタ５１に供給する。カウン
タ・シフトレジスタ５１は、高速クロックを分周する働
きがあり、所望とする周波数のクロック信号を複数生成
することができる。カウンタ・シフトレジスタ５１から
は、高速クロック信号ＨＣＬＫを分周した基準クロック
ＣＬＫ１と同じ周波数で基準クロック信号ＣＬＫ１の位
相を基準とするとそれぞれ位相がずれた複数のクロック
信号がセレクタ５２へ出力される。セレクタ５２は、複
数のクロック信号入力から位相選択（Phase Select）信
号に基づいて最適な位相のクロック信号を選び出力クロ
ック信号ＣＬＫ２として出力する。
【００２０】図３の回路のより詳細な例を図４を用いて
説明する。この例は、カウンタ・シフトレジスタを用い
て８相の異なる位相を持つクロック信号を生成する回路
の１例であり、図５にそのタイミングチャートを示す。
説明する。この例は、カウンタ・シフトレジスタを用い
て８相の異なる位相を持つクロック信号を生成する回路
の１例であり、図５にそのタイミングチャートを示す。
【００２１】カウンタ・シフトレジスタ５１は、それぞ
れデータ入力端子Ｄ，データ正相出力端子Ｑ，データ逆
相出力端子ＱＢ，リセット端子ＣＬＲを持つ４個のフリ
ップフロップ８１から構成される。それぞれのフリップ
フロップ８１のＱ出力とその次段のＤ入力は接続されて
いて、最後の出力のＱＢ端子は最初のフリップフロップ
８１のＤ入力にもどされるように接続される。この循環
型のカウンタ・シフトレジスタ５１は、動作開始の初期
値が不定であると、正しい出力が得られないので、動作
開始時にリセット信号（ＲＳＴ）をフリップフロップ８
１のリセット端子（ＣＬＲ）に入力し、Ｑ出力を"Ｌ"レ
ベル、ＱＢ出力を"Ｈ"レベルとする。
れデータ入力端子Ｄ，データ正相出力端子Ｑ，データ逆
相出力端子ＱＢ，リセット端子ＣＬＲを持つ４個のフリ
ップフロップ８１から構成される。それぞれのフリップ
フロップ８１のＱ出力とその次段のＤ入力は接続されて
いて、最後の出力のＱＢ端子は最初のフリップフロップ
８１のＤ入力にもどされるように接続される。この循環
型のカウンタ・シフトレジスタ５１は、動作開始の初期
値が不定であると、正しい出力が得られないので、動作
開始時にリセット信号（ＲＳＴ）をフリップフロップ８
１のリセット端子（ＣＬＲ）に入力し、Ｑ出力を"Ｌ"レ
ベル、ＱＢ出力を"Ｈ"レベルとする。
【００２２】図５のタイミングチャートでは、斜線で示
された部分がデータ不定状態を表している。動作開始時
にＲＳＴ信号を入力することによって、フリップフロッ
プ８１のＱ出力であるＤ４〜Ｄ７を"Ｌ"レベルに、ＱＢ
出力であるＤ０〜Ｄ３を"Ｈ"レベルに確定する。
された部分がデータ不定状態を表している。動作開始時
にＲＳＴ信号を入力することによって、フリップフロッ
プ８１のＱ出力であるＤ４〜Ｄ７を"Ｌ"レベルに、ＱＢ
出力であるＤ０〜Ｄ３を"Ｈ"レベルに確定する。
【００２３】このカウンタ・シフトレジスタ５１の動作
は、入力クロックである高速クロック信号ＨＣＬＫを８
分周した出力を得ることができ、それぞれのフリップフ
ロップ８１のＱ出力およびＱＢ出力は、異なった位相の
クロック信号となる。この時、図４のカウンタ・シフト
レジスタ５１中にある最終段（一番下）のフリップフロ
ップ８１−４のＱＢ出力を基準とし、次段のセレクタ５
２に入るところの信号をＤ０としたとき、各フリップフ
ロップ８１のＱ出力およびＱＢ出力を図４の通りＤ１〜
Ｄ７とすると、位相関係は図５の様になる。すなわち、
各出力の位相は、Ｄ０を基準として高速クロック信号Ｈ
ＣＫＬの１周期づつ早くなっている。この異なった８相
のクロック（ＨＣＬＫを８分周した出力）をセレクタ５
２によって選択して出力することで、基準クロックＣＬ
Ｋ１より早い位相のクロックを得ることができる。
は、入力クロックである高速クロック信号ＨＣＬＫを８
分周した出力を得ることができ、それぞれのフリップフ
ロップ８１のＱ出力およびＱＢ出力は、異なった位相の
クロック信号となる。この時、図４のカウンタ・シフト
レジスタ５１中にある最終段（一番下）のフリップフロ
ップ８１−４のＱＢ出力を基準とし、次段のセレクタ５
２に入るところの信号をＤ０としたとき、各フリップフ
ロップ８１のＱ出力およびＱＢ出力を図４の通りＤ１〜
Ｄ７とすると、位相関係は図５の様になる。すなわち、
各出力の位相は、Ｄ０を基準として高速クロック信号Ｈ
ＣＫＬの１周期づつ早くなっている。この異なった８相
のクロック（ＨＣＬＫを８分周した出力）をセレクタ５
２によって選択して出力することで、基準クロックＣＬ
Ｋ１より早い位相のクロックを得ることができる。
【００２４】図６には、カウンタ・シフトレジスタを用
いた別の回路構成の１例を示し、図７にそのタイミング
チャートを示す。クロック生成部３は、分周カウンタ９
２とシフトレジスタ６２から成っている。８相の出力ク
ロックを生成するために、分周カウンタ９２は８分周の
カウンタから、シフトレジスタ６２は８個のフリップフ
ロップ９１から構成される。また、位相制御部４は前述
の実施例の構成と同様に、セレクタ５２によって構成さ
れる。シフトレジスタ６２を構成するフリップフロップ
９１は、初段のフリップフロップ９１のＱ出力が次段の
フリップフロップ９１のデータ端子Ｄに接続される。以
下、順次Ｑ出力が次段のデータ端子Ｄに接続される。
いた別の回路構成の１例を示し、図７にそのタイミング
チャートを示す。クロック生成部３は、分周カウンタ９
２とシフトレジスタ６２から成っている。８相の出力ク
ロックを生成するために、分周カウンタ９２は８分周の
カウンタから、シフトレジスタ６２は８個のフリップフ
ロップ９１から構成される。また、位相制御部４は前述
の実施例の構成と同様に、セレクタ５２によって構成さ
れる。シフトレジスタ６２を構成するフリップフロップ
９１は、初段のフリップフロップ９１のＱ出力が次段の
フリップフロップ９１のデータ端子Ｄに接続される。以
下、順次Ｑ出力が次段のデータ端子Ｄに接続される。
【００２５】クロック生成部３の動作は、クロック源５
０で生成された高速クロック信号ＨＣＬＫを８分周カウ
ンタで８分周し、分周クロック信号ＳＣＬＫとしてカウ
ンタ・シフトレジスタ５１の初段のフリップフロップ９
１のデータ端子Ｄに供給される。カウンタ・シフトレジ
スタ５１では、フリップフロップ９１により分周クロッ
ク信号ＳＣＬＫを高速クロック信号ＨＣＬＫに同期させ
ながら順次シフトさせる。その時の各フリップフロップ
の出力をＤ０〜Ｄ７とし、シフトレジスタの最終出力を
Ｄ０、その前の出力をＤ１とすると、シフトレジスタの
最初の出力はＤ７となる。これら出力は、図７に示す通
り、最終段の出力Ｄ０の位相を基準とすると、高速クロ
ック信号ＨＣＬＫの１周期分づつ位相が早くなってい
る。
０で生成された高速クロック信号ＨＣＬＫを８分周カウ
ンタで８分周し、分周クロック信号ＳＣＬＫとしてカウ
ンタ・シフトレジスタ５１の初段のフリップフロップ９
１のデータ端子Ｄに供給される。カウンタ・シフトレジ
スタ５１では、フリップフロップ９１により分周クロッ
ク信号ＳＣＬＫを高速クロック信号ＨＣＬＫに同期させ
ながら順次シフトさせる。その時の各フリップフロップ
の出力をＤ０〜Ｄ７とし、シフトレジスタの最終出力を
Ｄ０、その前の出力をＤ１とすると、シフトレジスタの
最初の出力はＤ７となる。これら出力は、図７に示す通
り、最終段の出力Ｄ０の位相を基準とすると、高速クロ
ック信号ＨＣＬＫの１周期分づつ位相が早くなってい
る。
【００２６】この異なった８相のクロック（ＨＣＬＫを
８分周した出力）を位相制御部４であるセレクタ５２に
よって選択して出力ることで、基準クロックＣＬＫ１よ
り早い位相のクロックを得ることができる。
８分周した出力）を位相制御部４であるセレクタ５２に
よって選択して出力ることで、基準クロックＣＬＫ１よ
り早い位相のクロックを得ることができる。
【００２７】図８に、クロック生成部３の構成を遅延回
路６１を用いて実現した例を示す。クロック源５０から
クロック信号ＳＣＬＫを発生させ、遅延回路６１に供給
する。この遅延回路６１を直列に数段接続することによ
って、それぞれの出力から位相の異なるクロック信号出
力を得ることができる。これらの出力を位相制御部４を
構成するセレクタ５２によよって最適な位相のクロック
信号を選び、基準クロック信号ＣＬＫ１と同相かそれよ
り位相の進んだクロック信号ＣＬＫ２として出力する。
路６１を用いて実現した例を示す。クロック源５０から
クロック信号ＳＣＬＫを発生させ、遅延回路６１に供給
する。この遅延回路６１を直列に数段接続することによ
って、それぞれの出力から位相の異なるクロック信号出
力を得ることができる。これらの出力を位相制御部４を
構成するセレクタ５２によよって最適な位相のクロック
信号を選び、基準クロック信号ＣＬＫ１と同相かそれよ
り位相の進んだクロック信号ＣＬＫ２として出力する。
【００２８】図９に遅延回路を用いて８相の異なる位相
を持つクロック信号を生成する回路の１例を示し、図１
０にそのタイミングチャートを示す。クロック生成部３
は、直列に接続された７個の遅延回路６１から構成され
る。また、それぞれの遅延回路６１の出力は、位相制御
部４を構成するセレクタ５２と接続される。クロック源
５０から出力されたクロック信号ＳＣＬＫは、遅延回路
６１を通り、遅延（ｄ）が付加される。この遅延回路
は、バッファゲート等で容易に構成することが可能であ
る。直列に接続された遅延回路の最終出力をＤ０とし、
その位相を基準とすると、各遅延回路出力の位相は図１
０に示すように遅延分づつ早くなっている。これら８相
のクロックを位相制御部４を構成するセレクタ５２によ
って選択して出力することで、基準クロック信号ＣＬＫ
１より早い位相のクロックを得ることができる。
を持つクロック信号を生成する回路の１例を示し、図１
０にそのタイミングチャートを示す。クロック生成部３
は、直列に接続された７個の遅延回路６１から構成され
る。また、それぞれの遅延回路６１の出力は、位相制御
部４を構成するセレクタ５２と接続される。クロック源
５０から出力されたクロック信号ＳＣＬＫは、遅延回路
６１を通り、遅延（ｄ）が付加される。この遅延回路
は、バッファゲート等で容易に構成することが可能であ
る。直列に接続された遅延回路の最終出力をＤ０とし、
その位相を基準とすると、各遅延回路出力の位相は図１
０に示すように遅延分づつ早くなっている。これら８相
のクロックを位相制御部４を構成するセレクタ５２によ
って選択して出力することで、基準クロック信号ＣＬＫ
１より早い位相のクロックを得ることができる。
【００２９】図１１に、自動的に最適な位相を選択する
ことのできるクロック生成部３と位相制御部４の１例を
示す。クロックを生成する手段として、ＰＬＬ（Phase
Locked Loop）回路７１を用い、位相を制御する手段と
してタイミング抽出回路７２を用いる。タイミング抽出
回路７２は、第２の装置Ｂからの入力データＤＡＴ３か
らデータの位相を抽出する働きを備えている。ここで抽
出された位相と、クロック源５０の出力クロックＨＣＬ
Ｋの位相をＰＬＬ回路７１で比較し、適切な位相のクロ
ック信号を位相進みクロック信号ＣＬＫ２として出力す
る。
ことのできるクロック生成部３と位相制御部４の１例を
示す。クロックを生成する手段として、ＰＬＬ（Phase
Locked Loop）回路７１を用い、位相を制御する手段と
してタイミング抽出回路７２を用いる。タイミング抽出
回路７２は、第２の装置Ｂからの入力データＤＡＴ３か
らデータの位相を抽出する働きを備えている。ここで抽
出された位相と、クロック源５０の出力クロックＨＣＬ
Ｋの位相をＰＬＬ回路７１で比較し、適切な位相のクロ
ック信号を位相進みクロック信号ＣＬＫ２として出力す
る。
【００３０】図１２に、クロック生成部３および位相制
御部４をＰＬＬ回路７１とタイミング抽出回路７２で構
成した例を示し、図１３にその動作タイミングチャート
を示す。ＰＬＬ回路７１は、進み／遅れ判定回路９３
と、積分回路９４と、電圧制御型発信器９５とから構成
される。第１の装置Ａ１における入力データは、伝送路
７や第２の装置Ｂ２内の遅延によって第１の装置Ａ１の
クロックである基準クロック信号ＣＬＫ１に対して位相
が変わってしまっている。そこで、タイミング抽出部７
２で、受信した入力データＤＡＴ３からデータの変化点
を抽出し、ＰＬＬ回路７１で位相を補正する。
御部４をＰＬＬ回路７１とタイミング抽出回路７２で構
成した例を示し、図１３にその動作タイミングチャート
を示す。ＰＬＬ回路７１は、進み／遅れ判定回路９３
と、積分回路９４と、電圧制御型発信器９５とから構成
される。第１の装置Ａ１における入力データは、伝送路
７や第２の装置Ｂ２内の遅延によって第１の装置Ａ１の
クロックである基準クロック信号ＣＬＫ１に対して位相
が変わってしまっている。そこで、タイミング抽出部７
２で、受信した入力データＤＡＴ３からデータの変化点
を抽出し、ＰＬＬ回路７１で位相を補正する。
【００３１】タイミング抽出部７２は、高速クロックや
チョッパ回路を用いて微分回路を構成することによって
実現可能である。ここで抽出したデータの変化点は、Ｐ
ＬＬ回路７１の内部の進み／遅れ判定部９３おいて、基
準クロック信号ＣＬＫ１に対しての進みまたは遅れを判
定する。
チョッパ回路を用いて微分回路を構成することによって
実現可能である。ここで抽出したデータの変化点は、Ｐ
ＬＬ回路７１の内部の進み／遅れ判定部９３おいて、基
準クロック信号ＣＬＫ１に対しての進みまたは遅れを判
定する。
【００３２】図１３のタイミングチャートのように、入
力データＤＡＴ３の変化点を基準クロック信号ＣＬＫ１
の立上りに同期させるために、進み／遅れウィンドーに
対する入力データＤＡＴ３の変化点位置を判定する。判
定した結果は、積分回路９４において位相−電圧変換さ
れる。変化点位置の進み／遅れの量によって、積分回路
の出力電圧レベルが変わる。図１３に示すように、入力
データＤＡＴ３の位相が遅れ方向に多きくずれていると
きは電圧レベルが低く、位相があってくるとほぼ一定の
電圧値に落ち着く。この電圧レベルを一定にするよう
に、電圧制御型の発振器９５を制御することによって、
所望とする位相を持つ出力クロックＣＬＫ２を得ること
ができる。
力データＤＡＴ３の変化点を基準クロック信号ＣＬＫ１
の立上りに同期させるために、進み／遅れウィンドーに
対する入力データＤＡＴ３の変化点位置を判定する。判
定した結果は、積分回路９４において位相−電圧変換さ
れる。変化点位置の進み／遅れの量によって、積分回路
の出力電圧レベルが変わる。図１３に示すように、入力
データＤＡＴ３の位相が遅れ方向に多きくずれていると
きは電圧レベルが低く、位相があってくるとほぼ一定の
電圧値に落ち着く。この電圧レベルを一定にするよう
に、電圧制御型の発振器９５を制御することによって、
所望とする位相を持つ出力クロックＣＬＫ２を得ること
ができる。
【００３３】また、ここで用いた位相検出方法（タイミ
ング抽出、進み／遅れ判定）は、前述したシフトレジス
タ方式と遅延回路方式の、位相制御部であるセレクタの
選択信号（ＳＥＬ０，１，２）として用いることもでき
るので、判定結果をセレクタの選択信号として用いると
きには、位相の自動制御が可能となる。
ング抽出、進み／遅れ判定）は、前述したシフトレジス
タ方式と遅延回路方式の、位相制御部であるセレクタの
選択信号（ＳＥＬ０，１，２）として用いることもでき
るので、判定結果をセレクタの選択信号として用いると
きには、位相の自動制御が可能となる。
【００３４】以上、本発明を実施例に沿って説明した
が、本発明は伝送装置に限定されるものではなく種々の
装置への適用が可能である。本装置はデータ伝送が必要
な装置の装置間や、装置内でのデータ伝送に広く適用で
きるので、ＯＡ機器等への応用も可能である。
が、本発明は伝送装置に限定されるものではなく種々の
装置への適用が可能である。本装置はデータ伝送が必要
な装置の装置間や、装置内でのデータ伝送に広く適用で
きるので、ＯＡ機器等への応用も可能である。
【００３５】
【発明の効果】本発明によれば、データ伝送装置間に生
じる伝送路遅延を簡易な回路構成を用いて補正すること
ができる。また、本発明によれば、伝送路上の遅延に応
じてデータ送信側伝送装置に供給するクロックの位相を
進めることができるクロック位相制御回路を提供でき
る。さらに、本発明によれば、データ送信側伝送装置に
供給するクロックより高速なクロックを用いて、供給す
るクロックの位相を変えることができるクロック位相制
御回路を提供することができる。
じる伝送路遅延を簡易な回路構成を用いて補正すること
ができる。また、本発明によれば、伝送路上の遅延に応
じてデータ送信側伝送装置に供給するクロックの位相を
進めることができるクロック位相制御回路を提供でき
る。さらに、本発明によれば、データ送信側伝送装置に
供給するクロックより高速なクロックを用いて、供給す
るクロックの位相を変えることができるクロック位相制
御回路を提供することができる。
【００３６】更に、上記のクロック位相を変える別の手
段として、遅延素子を用いて、データ送信側伝送装置に
供給するクロックの位相を変えることができるクロック
位相制御回路を提供することができる。
段として、遅延素子を用いて、データ送信側伝送装置に
供給するクロックの位相を変えることができるクロック
位相制御回路を提供することができる。
【図１】本発明の一実施例のデータ伝送装置の構成図。
【図２】本発明の一実施例のデータ伝送装置の動作を示
すタイミングチャート。
すタイミングチャート。
【図３】クロック生成部にシフトレジスタを用いた場合
の説明図。
の説明図。
【図４】循環型シフトレジスタを用いた場合の構成図。
【図５】循環型シフトレジスタを用いた場合のタイミン
グチャート。
グチャート。
【図６】分周カウンタおよびシフトレジスタを用いた場
合の構成図。
合の構成図。
【図７】分周カウンタおよびシフトレジスタを用いた場
合のタイミングチャート。
合のタイミングチャート。
【図８】クロック生成部に遅延回路を用いた場合の説明
図。
図。
【図９】遅延回路を用いた場合の構成図。
【図１０】遅延回路を用いた場合のタイミングチャー
ト。
ト。
【図１１】クロック生成部にＰＬＬを用いた場合の説明
図。
図。
【図１２】タイミング抽出部およびＰＬＬを用いた場合
の構成図。
の構成図。
【図１３】タイミング抽出部およびＰＬＬを用いた場合
のタイミングチャート。
のタイミングチャート。
【図１４】従来のデータ伝送装置の構成図。
【図１５】従来のデータ伝送装置の動作を示すタイミン
グチャート。
グチャート。
１ 第１の装置Ａ ２ 第２の装置Ｂ ３ クロック生成部 ４ 位相制御部 ５ 第１の装置Ａのデータ取り込み用フリップフロップ ６ 第１の装置Ａの内部回路 ７ 伝送路 ８ 第２の装置Ｂのデータ出力用フリップフロップ ９ 第２の装置Ｂの内部回路 １０ 遅延付加回路 １１ クロック置換部 ５０ クロック源 ５１ カウンタ・シフトレジスタ ５２ セレクタ ６１ 遅延回路 ６２ シフトレジスタ ７１ ＰＬＬ回路 ７２ タイミング抽出部 ８１ リセット付きフリップフロップ ９１ フリップフロップ ９２ 分周カウンタ ９３ 進み／遅れ判定部 ９４ 積分回路 ９５ 電圧制御型発振器
Claims (4)
- 【請求項１】 データ信号およびクロック信号またはク
ロック信号を伝送する装置と、前記クロック信号に依っ
てデータ信号を伝送する装置の２つの装置間でデータの
伝送を行う伝送装置において、クロック送信側装置に伝
送路上に生じるデータ信号の遅延を補正する遅延補正手
段を備えたことを特徴とする伝送装置。 - 【請求項２】 データ信号およびクロック信号の伝送路
の遅延量および受信側装置内の遅延量がわかっている
時、送信側装置からクロック信号を送信し受信側装置で
そのクロック信号を用いてデータ信号を生成し出力する
場合に、データ信号の遅延補正手段がクロック信号の位
相を変える手段である位相変更手段を具備しており、送
信側のクロック信号の位相をこれらの伝送遅延量分進め
ることによってデータ信号の遅延を補正する位相制御手
段である請求項１記載の伝送装置。 - 【請求項３】 クロック信号の位相を変える位相変更手
段が、伝送するクロック信号より周波数の高い高速クロ
ックおよびフリップフロップからなるカウンタからなり
位相の異なる複数の伝送するクロック信号を生成するク
ロック生成手段と、それら複数のクロック信号から伝送
遅延に応じた位相のクロック信号を選択する選択手段と
からなる請求項２に記載の伝送装置。 - 【請求項４】 クロック信号を選択する手段として、デ
ータ信号と基準とするクロック信号との位相差を検出す
る手段を備え、この位相差に基づいて伝送するクロック
信号の位相を切り替えるようにした請求項１記載の伝送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296547A JPH09139731A (ja) | 1995-11-15 | 1995-11-15 | 伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296547A JPH09139731A (ja) | 1995-11-15 | 1995-11-15 | 伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139731A true JPH09139731A (ja) | 1997-05-27 |
Family
ID=17834952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7296547A Pending JPH09139731A (ja) | 1995-11-15 | 1995-11-15 | 伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139731A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020851B2 (en) | 2002-04-19 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Universal serial bus circuit and data structure |
| JP2008099228A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | シリアルデータ通信システムおよび画像形成装置 |
| WO2009014182A1 (ja) * | 2007-07-24 | 2009-01-29 | Nec Corporation | データ転送装置およびデータ転送方法 |
| JP2015076667A (ja) * | 2013-10-07 | 2015-04-20 | 東洋電機製造株式会社 | 通信装置 |
| WO2020202725A1 (ja) * | 2019-03-29 | 2020-10-08 | ソニーセミコンダクタソリューションズ株式会社 | 送信装置、受信装置、及び伝送システム |
| JP2020529765A (ja) * | 2017-07-27 | 2020-10-08 | 日本テキサス・インスツルメンツ合同会社 | ２ワイヤ通信インタフェースシステム |
-
1995
- 1995-11-15 JP JP7296547A patent/JPH09139731A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020851B2 (en) | 2002-04-19 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Universal serial bus circuit and data structure |
| JP2008099228A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | シリアルデータ通信システムおよび画像形成装置 |
| WO2009014182A1 (ja) * | 2007-07-24 | 2009-01-29 | Nec Corporation | データ転送装置およびデータ転送方法 |
| JP4930593B2 (ja) * | 2007-07-24 | 2012-05-16 | 日本電気株式会社 | データ転送装置およびデータ転送方法 |
| US8266467B2 (en) | 2007-07-24 | 2012-09-11 | Nec Corporation | Data transfer device and data transfer method |
| JP2015076667A (ja) * | 2013-10-07 | 2015-04-20 | 東洋電機製造株式会社 | 通信装置 |
| JP2020529765A (ja) * | 2017-07-27 | 2020-10-08 | 日本テキサス・インスツルメンツ合同会社 | ２ワイヤ通信インタフェースシステム |
| WO2020202725A1 (ja) * | 2019-03-29 | 2020-10-08 | ソニーセミコンダクタソリューションズ株式会社 | 送信装置、受信装置、及び伝送システム |
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