JPH08317125A - ビデオイメージデータ出力装置 - Google Patents
ビデオイメージデータ出力装置Info
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- JPH08317125A JPH08317125A JP8117271A JP11727196A JPH08317125A JP H08317125 A JPH08317125 A JP H08317125A JP 8117271 A JP8117271 A JP 8117271A JP 11727196 A JP11727196 A JP 11727196A JP H08317125 A JPH08317125 A JP H08317125A
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- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 ビデオイメージデータを高速で出力する。
【解決手段】 本発明の装置では、ホトセンサアレイを
構成する複数のホトセンサ１０ａ、１０ｂ・・・１０ｚ
が奇数番のサブセットと偶数番のサブセットに分けられ
ている。奇数番ホトセンサ１０ａ、１０ｃ・・・はビデ
オ信号を奇数番ビデオチャンネルに出力し、偶数ホトセ
ンサ１０ｂ、１０ｄ・・・はビデオ信号を偶数ビデオチ
ャンネルに出力する。２つのビデオ信号は互いに１／２
サイクルだけ時間的にスタガするようにずらされれる。
そのあと、奇数ビデオチャンネル上の信号と偶数ビデオ
チャンネル上の信号は、１つの高速チャンネルにマルチ
プレクスされる。
構成する複数のホトセンサ１０ａ、１０ｂ・・・１０ｚ
が奇数番のサブセットと偶数番のサブセットに分けられ
ている。奇数番ホトセンサ１０ａ、１０ｃ・・・はビデ
オ信号を奇数番ビデオチャンネルに出力し、偶数ホトセ
ンサ１０ｂ、１０ｄ・・・はビデオ信号を偶数ビデオチ
ャンネルに出力する。２つのビデオ信号は互いに１／２
サイクルだけ時間的にスタガするようにずらされれる。
そのあと、奇数ビデオチャンネル上の信号と偶数ビデオ
チャンネル上の信号は、１つの高速チャンネルにマルチ
プレクスされる。
Description
【０００１】
【産業上の利用分野】本発明は、ラスタ入力スキャナ
（ＲＩＳ）に使用するイメージセンサアレイに関し、詳
細には、各ホトセンサが個別に転送回路を備えている感
光性チップに関する。
（ＲＩＳ）に使用するイメージセンサアレイに関し、詳
細には、各ホトセンサが個別に転送回路を備えている感
光性チップに関する。
【０００２】
【従来の技術】イメージセンサアレイは、一般に、画像
を有する原稿をラスタ走査し、各ホトセンサが見たごく
小さい画像領域を画像信号電荷へ変換する線形ホトセン
サアレイを備えている。積分期間の後、画像信号電荷
は、増幅され、アナログビデオ信号として共用出力ライ
ンすなわちバスへ、連続的に動作するマルチプレクサ用
トランジスタによって転送される。
を有する原稿をラスタ走査し、各ホトセンサが見たごく
小さい画像領域を画像信号電荷へ変換する線形ホトセン
サアレイを備えている。積分期間の後、画像信号電荷
は、増幅され、アナログビデオ信号として共用出力ライ
ンすなわちバスへ、連続的に動作するマルチプレクサ用
トランジスタによって転送される。
【０００３】
【発明が解決しようとする課題】現在使用されている殆
どの走査装置は最終的にはディジタル装置であるが、走
査過程のときホトセンサから出てくる「生信号」は、決
められた時間にホトセンサに衝突した光の強度に相当す
る電圧値をもつアナログビデオ信号である。従って、デ
ィジタルデータへ変換すべき信号がチップ上のホトセン
サから読み出されると、一般に特定の瞬間に特定のホト
センサによって走査された反射領域の明るさに相当する
ビデオレベルが、一連のアナログ電圧レベルとして出力
される。
どの走査装置は最終的にはディジタル装置であるが、走
査過程のときホトセンサから出てくる「生信号」は、決
められた時間にホトセンサに衝突した光の強度に相当す
る電圧値をもつアナログビデオ信号である。従って、デ
ィジタルデータへ変換すべき信号がチップ上のホトセン
サから読み出されると、一般に特定の瞬間に特定のホト
センサによって走査された反射領域の明るさに相当する
ビデオレベルが、一連のアナログ電圧レベルとして出力
される。
【０００４】ビデオ出力チップの場合、各チップの総合
出力速度は出力チャンネルの電圧応答性によって決ま
る。各チップは、それぞれが原画像内の画素に対応して
いる一連の電圧レベルを出力する。原画像の各画素につ
いて、その電圧レベルは、前の画素の光を表す信号から
現在の画素の光を表す信号へ動かなければならない。ビ
デオ出力チップのアナログ性のために、（ある画素に対
応する）一の電圧レベルから次の電圧レベルへの電圧出
力の順序は、一組の漸近曲線となる。複数のホトセンサ
の出力を直列に読み出すとき、読んだ値がホトセンサに
衝突する光に相当する信号値に落ち着くことができるよ
うに、各センサの読出しの間に、一定の時間をみておか
ねばならない。典型的な実際のビデオ信号を読出す装置
の場合、この読出し時間はリアルタイム走査で、１ホト
センサにつき約５０ナノ秒である。各画素信号につい
て、最も関心のあるのは、アナログ電圧曲線が「変化の
終了かどうか」という点にある、すなわち電圧信号の最
終値がホトセンサ上の真の光強度を表している。一組の
アナログビデオ信号がある時間を越えた出力であると、
各画素について電圧レベルが前の画素の電圧レベルから
現在の画素の電圧レベルへ動き始める出力の部分が、整
定時間になり、読出し時間に直接悪影響を及ぼしてしま
う。
出力速度は出力チャンネルの電圧応答性によって決ま
る。各チップは、それぞれが原画像内の画素に対応して
いる一連の電圧レベルを出力する。原画像の各画素につ
いて、その電圧レベルは、前の画素の光を表す信号から
現在の画素の光を表す信号へ動かなければならない。ビ
デオ出力チップのアナログ性のために、（ある画素に対
応する）一の電圧レベルから次の電圧レベルへの電圧出
力の順序は、一組の漸近曲線となる。複数のホトセンサ
の出力を直列に読み出すとき、読んだ値がホトセンサに
衝突する光に相当する信号値に落ち着くことができるよ
うに、各センサの読出しの間に、一定の時間をみておか
ねばならない。典型的な実際のビデオ信号を読出す装置
の場合、この読出し時間はリアルタイム走査で、１ホト
センサにつき約５０ナノ秒である。各画素信号につい
て、最も関心のあるのは、アナログ電圧曲線が「変化の
終了かどうか」という点にある、すなわち電圧信号の最
終値がホトセンサ上の真の光強度を表している。一組の
アナログビデオ信号がある時間を越えた出力であると、
各画素について電圧レベルが前の画素の電圧レベルから
現在の画素の電圧レベルへ動き始める出力の部分が、整
定時間になり、読出し時間に直接悪影響を及ぼしてしま
う。
【０００５】先行技術の中で、米国特許第３，９７４，
３２５号は帯域縮小手段を備えたファクシミリ伝送装置
を開示している。クロックレート半減用フリップフロッ
プと奇数−偶数ラインスイッチング用フリップフロップ
とが論理的に組み合わされ、各ラインにおいて１つおき
のデータビットをライン間に垂直方向にスタガ状態で送
信している。受信端では、紛失ビットが補間装置によっ
て満たされる。
３２５号は帯域縮小手段を備えたファクシミリ伝送装置
を開示している。クロックレート半減用フリップフロッ
プと奇数−偶数ラインスイッチング用フリップフロップ
とが論理的に組み合わされ、各ラインにおいて１つおき
のデータビットをライン間に垂直方向にスタガ状態で送
信している。受信端では、紛失ビットが補間装置によっ
て満たされる。
【０００６】米国特許第４，５１４，７６９号は、所定
の周波数の第１クロック信号によって決められた時間に
アナログカラービデオ情報信号をサンプルするビデオ記
録装置を開示している。第１クロック信号の位相はビデ
オラスタを構成する連続する水平線ごとに反転される。
得られたサンプルは磁気記録媒体に記録するためディジ
タル化され、コード化される。コード化データは所定の
周波数の第２クロック信号に合うようにタイミングがと
られる。
の周波数の第１クロック信号によって決められた時間に
アナログカラービデオ情報信号をサンプルするビデオ記
録装置を開示している。第１クロック信号の位相はビデ
オラスタを構成する連続する水平線ごとに反転される。
得られたサンプルは磁気記録媒体に記録するためディジ
タル化され、コード化される。コード化データは所定の
周波数の第２クロック信号に合うようにタイミングがと
られる。
【０００７】米国特許第５，１４８，２９６号は、複数
のラインセンサが配列された線形アレイを有する原稿記
録装置を開示している。線形アレイの個々のチップは、
走査方向に対し互い違いの配列、すなわちスタガ配列さ
れている。各ラインセンサは組込み式アナログメモリを
備えており、このメモリが、イメージを記憶して遅延の
値に従ってそのイメージを出力し、ラインセンサのスタ
ガ配列によって生ずる垂直遅延時間を補償している。
のラインセンサが配列された線形アレイを有する原稿記
録装置を開示している。線形アレイの個々のチップは、
走査方向に対し互い違いの配列、すなわちスタガ配列さ
れている。各ラインセンサは組込み式アナログメモリを
備えており、このメモリが、イメージを記憶して遅延の
値に従ってそのイメージを出力し、ラインセンサのスタ
ガ配列によって生ずる垂直遅延時間を補償している。
【０００８】
【課題を解決するための手段】本発明は、以下の特徴を
有するイメージデータを出力する装置を提供する。本発
明に係る装置は、第１ビデオチャンネルおよび第２ビデ
オチャンネルと、第１ホトセンサセットおよび第２ホト
センサセットを備えている。第１ホトセンサセットの各
ホトセンサは、ビデオ信号を出力し且つ第１ビデオチャ
ンネルに選択的に接続することができる。第２ホトセン
サセットの各ホトセンサは、ビデオ信号を出力し且つ第
２ビデオチャンネルに選択的て接続することができる。
セレクタが設けられ、このセレクタが、第１ホトセンサ
セットの選択したホトセンサを第１ビデオチャンネルに
接続し、第２ホトセンサセットの選択したホトセンサを
第２ビデオチャンネルに接続する。本装置は、さらに、
ラインに沿って動作可能に配列された複数のステージを
もつシフトレジスタを備えている。各ステージは、各ホ
トセンサに作動可能に接続されている。シフトレジスタ
は、第１ホトセンサセットの新しいホトセンサおよび第
２ホトセンサせットの新しいホトセンサを所定の規則的
周期をもって接続する。この接続において、第２ホトセ
ンサセットの新ホトセンサは、第１ホトセンサセットの
新ホトセンサの接続に対し、ある遅れをもって接続され
る。
有するイメージデータを出力する装置を提供する。本発
明に係る装置は、第１ビデオチャンネルおよび第２ビデ
オチャンネルと、第１ホトセンサセットおよび第２ホト
センサセットを備えている。第１ホトセンサセットの各
ホトセンサは、ビデオ信号を出力し且つ第１ビデオチャ
ンネルに選択的に接続することができる。第２ホトセン
サセットの各ホトセンサは、ビデオ信号を出力し且つ第
２ビデオチャンネルに選択的て接続することができる。
セレクタが設けられ、このセレクタが、第１ホトセンサ
セットの選択したホトセンサを第１ビデオチャンネルに
接続し、第２ホトセンサセットの選択したホトセンサを
第２ビデオチャンネルに接続する。本装置は、さらに、
ラインに沿って動作可能に配列された複数のステージを
もつシフトレジスタを備えている。各ステージは、各ホ
トセンサに作動可能に接続されている。シフトレジスタ
は、第１ホトセンサセットの新しいホトセンサおよび第
２ホトセンサせットの新しいホトセンサを所定の規則的
周期をもって接続する。この接続において、第２ホトセ
ンサセットの新ホトセンサは、第１ホトセンサセットの
新ホトセンサの接続に対し、ある遅れをもって接続され
る。
【０００９】
【実施例】図１は、本発明に係る読出し装置の基本的要
素を示す図である。ホトセンサのセット１０ａ〜１０ｚ
は、シフトレジスタ１８によって付勢されるトランジス
タスイッチ１４ａ〜１４ｚに接続されている。シフトレ
ジスタ１８は、１本のライン２２に沿って配列され、画
素クロックライン２４によって付勢される一組の半ステ
ージ２０ａ〜２０ｚから成る。
素を示す図である。ホトセンサのセット１０ａ〜１０ｚ
は、シフトレジスタ１８によって付勢されるトランジス
タスイッチ１４ａ〜１４ｚに接続されている。シフトレ
ジスタ１８は、１本のライン２２に沿って配列され、画
素クロックライン２４によって付勢される一組の半ステ
ージ２０ａ〜２０ｚから成る。
【００１０】本発明に従って、線形ホトセンサアレイ１
０ａ〜１０ｚは、奇数番のサブセットと偶数番のサブセ
ットを交互に配置するやり方で配列されている。ホトセ
ンサの奇数サブセットたとえば１０ａ、１０ｃは奇数番
のビデオライン１２ａに接続されており、ホトセンサの
偶数サブセットたとえば１０ｂ、１０ｄは偶数番のビデ
オライン１２ｂに接続されている。ビデオライン１２ａ
は奇数番のホトセンサの出力のみを受け取り、偶数ビデ
オライン１２ｂは偶数番のホトセンサの出力のみを受け
取る。奇数ホトセンサおよび偶数ホトセンサは共に、半
ステージ２０ａ、２０ｂ、．．．を有する１つのシフト
レジスタ１８によって制御されるので、奇数ビデオライ
ン１２ａ上のビデオ信号と偶数ビデオライン１２ｂ上の
ビデオ信号を並列に出力することができる。さらに、奇
数ビデオ信号と偶数ビデオ信号は時間にわたってスタガ
されるように配列することができる。
０ａ〜１０ｚは、奇数番のサブセットと偶数番のサブセ
ットを交互に配置するやり方で配列されている。ホトセ
ンサの奇数サブセットたとえば１０ａ、１０ｃは奇数番
のビデオライン１２ａに接続されており、ホトセンサの
偶数サブセットたとえば１０ｂ、１０ｄは偶数番のビデ
オライン１２ｂに接続されている。ビデオライン１２ａ
は奇数番のホトセンサの出力のみを受け取り、偶数ビデ
オライン１２ｂは偶数番のホトセンサの出力のみを受け
取る。奇数ホトセンサおよび偶数ホトセンサは共に、半
ステージ２０ａ、２０ｂ、．．．を有する１つのシフト
レジスタ１８によって制御されるので、奇数ビデオライ
ン１２ａ上のビデオ信号と偶数ビデオライン１２ｂ上の
ビデオ信号を並列に出力することができる。さらに、奇
数ビデオ信号と偶数ビデオ信号は時間にわたってスタガ
されるように配列することができる。
【００１１】図２は、一組の比較波形、たとえば奇数ビ
デオライン１２ａ上のビデオ電圧信号と偶数ビデオライ
ン１２ｂ上のビデオ電圧信号を、標準画素クロック信号
ΦSと比較して示す。ディジタル１は、図１の装置のシ
フトレジスタ１８の好ましい動作に従って、たとえば奇
数ビデオライン１２ａ上のホトセンサ１０ａ（画素１に
対応する）のビデオ読出し中の正確に中間の時点にホト
センサ１０ｂ（画素２に対応する）用のスイッチ１４ｂ
を付勢するやり方で、ライン２２に沿ってシフトレジス
タ１８上の連続する半ステージ２０ａ、２０ｂ、．．．
によって動かされる。前のホトセンサの読出しの最中に
順番列内の次の画素を読み出す時の、この時間的スタガ
動作（time-staggering)は、奇数および偶数ホトセンサ
１０ａ〜１０ｚに対するシフトレジスタ１８の半ステー
ジ２０ａ、２０ｂ、．．．の構成から明らかである。
デオライン１２ａ上のビデオ電圧信号と偶数ビデオライ
ン１２ｂ上のビデオ電圧信号を、標準画素クロック信号
ΦSと比較して示す。ディジタル１は、図１の装置のシ
フトレジスタ１８の好ましい動作に従って、たとえば奇
数ビデオライン１２ａ上のホトセンサ１０ａ（画素１に
対応する）のビデオ読出し中の正確に中間の時点にホト
センサ１０ｂ（画素２に対応する）用のスイッチ１４ｂ
を付勢するやり方で、ライン２２に沿ってシフトレジス
タ１８上の連続する半ステージ２０ａ、２０ｂ、．．．
によって動かされる。前のホトセンサの読出しの最中に
順番列内の次の画素を読み出す時の、この時間的スタガ
動作（time-staggering)は、奇数および偶数ホトセンサ
１０ａ〜１０ｚに対するシフトレジスタ１８の半ステー
ジ２０ａ、２０ｂ、．．．の構成から明らかである。
【００１２】シフトレジスタの分野では、用語「ステー
ジ」は１個のクロックパルスによって変更されるシフト
レジスタの部分と定義されており、一対の各奇数および
偶数半ステージ２０ａ、２０ｂは上記の定義に従って１
個のステージを作っている。従って、本明細書において
は、各１つのクロックパルスでトランジスタ１４ａ、１
４ｂ上に２つのスタガされた出力が生じるので、１つの
トランジスタ１４ａ、１４ｂ、．．．を制御するシフト
レジスタの各部分を「半ステージ」と定義している。
ジ」は１個のクロックパルスによって変更されるシフト
レジスタの部分と定義されており、一対の各奇数および
偶数半ステージ２０ａ、２０ｂは上記の定義に従って１
個のステージを作っている。従って、本明細書において
は、各１つのクロックパルスでトランジスタ１４ａ、１
４ｂ上に２つのスタガされた出力が生じるので、１つの
トランジスタ１４ａ、１４ｂ、．．．を制御するシフト
レジスタの各部分を「半ステージ」と定義している。
【００１３】この装置の１つの実際の利点は、すべての
ホトセンサを単一ビデオライン上に読み出すよりもかな
り早い速度で、一組の奇数番および偶数番の画素からの
ビデオ電圧信号を奇数番および偶数番のビデオラインに
一緒に読み出すことができることである。もう１つの実
際の利点は、奇数および偶数ビデオラインのそれぞれに
接続されるトランジスタが少なくなるので、奇数および
偶数信号列の両方を単一ライン上に読み出した場合より
も、各ライン上のキャパシタンスが小さい。ライン上の
キャパシタンスが小さいので、ビデオ信号の整定時間が
短くなり、各ビデオ信号はより速くその真の漸近値に落
ち着くことができる。
ホトセンサを単一ビデオライン上に読み出すよりもかな
り早い速度で、一組の奇数番および偶数番の画素からの
ビデオ電圧信号を奇数番および偶数番のビデオラインに
一緒に読み出すことができることである。もう１つの実
際の利点は、奇数および偶数ビデオラインのそれぞれに
接続されるトランジスタが少なくなるので、奇数および
偶数信号列の両方を単一ライン上に読み出した場合より
も、各ライン上のキャパシタンスが小さい。ライン上の
キャパシタンスが小さいので、ビデオ信号の整定時間が
短くなり、各ビデオ信号はより速くその真の漸近値に落
ち着くことができる。
【００１４】本発明の好ましい実施例に従って、奇数ビ
デオラインおよび偶数ビデオライン上の各ビデオ信号列
は最終的に１本のライン上にマルチプレクスされる。図
２の信号列をマルチプレクスした、マルチプレクス信号
の例を、図３に示す。図２と図３を比較すると、図３の
信号列が各画素に対応する後版部分、すなわち「末端
側」の部分のみを表していることがわかる。たとえば、
図３の信号列に、奇数ビデオライン上の画素１の特性の
後半部分だけがはっきり見える。画素１のビデオ信号が
終わった後、マルチプレクス信号列は、画素２のビデオ
信号の末端側部分につき合うことになる。以下同様であ
る。図３の信号列においては、奇数ビデオラインおよび
偶数ビデオライン上の各電圧信号の末端側部分すなわち
後半側の部分だけがはっきり見える。このようにして、
各電圧信号の開始部分では、電圧信号はある画素に対応
する電圧信号から次の画素に対応する電圧信号へ急激に
動くのであるが、この開始部分は、最終出力では除去さ
れており、読出しを必要としなくなるので、結局、全ホ
トセンサセットを読み出す時間が短縮される。
デオラインおよび偶数ビデオライン上の各ビデオ信号列
は最終的に１本のライン上にマルチプレクスされる。図
２の信号列をマルチプレクスした、マルチプレクス信号
の例を、図３に示す。図２と図３を比較すると、図３の
信号列が各画素に対応する後版部分、すなわち「末端
側」の部分のみを表していることがわかる。たとえば、
図３の信号列に、奇数ビデオライン上の画素１の特性の
後半部分だけがはっきり見える。画素１のビデオ信号が
終わった後、マルチプレクス信号列は、画素２のビデオ
信号の末端側部分につき合うことになる。以下同様であ
る。図３の信号列においては、奇数ビデオラインおよび
偶数ビデオライン上の各電圧信号の末端側部分すなわち
後半側の部分だけがはっきり見える。このようにして、
各電圧信号の開始部分では、電圧信号はある画素に対応
する電圧信号から次の画素に対応する電圧信号へ急激に
動くのであるが、この開始部分は、最終出力では除去さ
れており、読出しを必要としなくなるので、結局、全ホ
トセンサセットを読み出す時間が短縮される。
【００１５】図４は、ライン２２に沿ってシフトレジス
タ１８の一部分を構成する２つの代表的な半ステージ２
０ａ、２０ｂを示す略図である。本発明の好ましい実施
例に従って、各半ステージ２０ａ、２０ｂは、ゲート付
きインバータ２６ａ、２６ｂを有し、これらのインバー
タの後ろに簡単なインバータ２８ａ、２８ｂが続く。各
ゲート付きインバータ２６ａ、２６ｂは電圧源に接続さ
れており、図示のように、上側にｐチャンネル素子（ゲ
ートが「ロー」のとき閉じる）と、下側にｎチャンネル
素子（ゲートが「ハイ」のとき閉じる）を有する。それ
らの素子は通常（非反転）のクロック信号と反転クロッ
ク信号に応答する。意義深いことに、ゲート付きインバ
ータ２６ａと２６ｂとは、ほぼ物理的に同一であり、違
うのは、ゲート付きインバータ２６ａは反転クロックパ
ルスと非反転クロックパルスとに作動可能に接続され、
ゲート付きインバータ２６ｂは前記クロックと反対極性
に反転したクロックパルスに作動可能に接続される点で
ある。
タ１８の一部分を構成する２つの代表的な半ステージ２
０ａ、２０ｂを示す略図である。本発明の好ましい実施
例に従って、各半ステージ２０ａ、２０ｂは、ゲート付
きインバータ２６ａ、２６ｂを有し、これらのインバー
タの後ろに簡単なインバータ２８ａ、２８ｂが続く。各
ゲート付きインバータ２６ａ、２６ｂは電圧源に接続さ
れており、図示のように、上側にｐチャンネル素子（ゲ
ートが「ロー」のとき閉じる）と、下側にｎチャンネル
素子（ゲートが「ハイ」のとき閉じる）を有する。それ
らの素子は通常（非反転）のクロック信号と反転クロッ
ク信号に応答する。意義深いことに、ゲート付きインバ
ータ２６ａと２６ｂとは、ほぼ物理的に同一であり、違
うのは、ゲート付きインバータ２６ａは反転クロックパ
ルスと非反転クロックパルスとに作動可能に接続され、
ゲート付きインバータ２６ｂは前記クロックと反対極性
に反転したクロックパルスに作動可能に接続される点で
ある。
【００１６】図５は、画素クロック信号φs に応じたシ
フトレジスタ１８の２つの半ステージの動作を示す一組
の比較波形で、図４にＡ、Ｂ、Ｃの記号を付けた点にお
ける信号の挙動を示す。図４を図１と比較すると、図１
に示した１本の画素クロックライン２４の代わりに、図
４に示すように、各個別半ステージは直接画素クロック
信号φs と反転クロック信号φs*の２つの信号を受け取
る。
フトレジスタ１８の２つの半ステージの動作を示す一組
の比較波形で、図４にＡ、Ｂ、Ｃの記号を付けた点にお
ける信号の挙動を示す。図４を図１と比較すると、図１
に示した１本の画素クロックライン２４の代わりに、図
４に示すように、各個別半ステージは直接画素クロック
信号φs と反転クロック信号φs*の２つの信号を受け取
る。
【００１７】図４において、各半ステージたとえば２０
ａ、２０ｂ、．．．は、１個のトランジスタスイッチ１
４ａ、１４ｂ、．．．へ出力し、このスイッチが、図１
に示したように、関連するホトセンサを一方のビデオラ
インまたは他方のビデオラインへ接続していることがわ
かる。ライン２２に沿って交互に配置された半ステージ
２０ａ、２０ｂ、．．．は、１つおきの半ステージがク
ロック信号φs の反転版を受け取るように作動可能に接
続されていることを除いて、物理的に同一である。すな
わち、半ステージ２０ａを半ステージ２０ｂと比較する
と、半ステージ２０ａのゲート付きインバータ２６ａが
クロック信号φs を受け取る場合は、半ステージ２０ｂ
のゲート付きインバータ２６ｂが反転クロック信号φs*
を受け取るように接続され、逆も同様であることがわか
る。このシフトレジスタ１８のライン２２に沿った半ス
テージの交互配置はシフトレジスタ１８の全長にわたっ
てみられる。
ａ、２０ｂ、．．．は、１個のトランジスタスイッチ１
４ａ、１４ｂ、．．．へ出力し、このスイッチが、図１
に示したように、関連するホトセンサを一方のビデオラ
インまたは他方のビデオラインへ接続していることがわ
かる。ライン２２に沿って交互に配置された半ステージ
２０ａ、２０ｂ、．．．は、１つおきの半ステージがク
ロック信号φs の反転版を受け取るように作動可能に接
続されていることを除いて、物理的に同一である。すな
わち、半ステージ２０ａを半ステージ２０ｂと比較する
と、半ステージ２０ａのゲート付きインバータ２６ａが
クロック信号φs を受け取る場合は、半ステージ２０ｂ
のゲート付きインバータ２６ｂが反転クロック信号φs*
を受け取るように接続され、逆も同様であることがわか
る。このシフトレジスタ１８のライン２２に沿った半ス
テージの交互配置はシフトレジスタ１８の全長にわたっ
てみられる。
【００１８】次に図５の比較波形について説明する。シ
フトレジスタ１８の種々の半ステージは、基本クロック
信号φs のオン・オフの変化に異なるやり方で応答す
る。理解されるように、交互の半ステージたとえば２０
ａ、２０ｂ内のφs とφs*の反対接続のために、奇数番
の半ステージたとえば２０ａは、「ハイ」になるφs に
応じて付勢される。他方、偶数番の半ステージたとえば
２０ｂは、「ロー」になるφs に応じて付勢される。シ
フトレジスタ１８のライン２２に沿った奇数半ステージ
および偶数半ステージについて、このφs に対する応答
の交替が、半サイクルの時間的なスタガ動作を可能に
し、このスタガ動作によって、例えば、図２に示した奇
数ビデオラインと偶数ビデオラインとの間に、望ましい
半サイクルの時間遅延を作り出す。
フトレジスタ１８の種々の半ステージは、基本クロック
信号φs のオン・オフの変化に異なるやり方で応答す
る。理解されるように、交互の半ステージたとえば２０
ａ、２０ｂ内のφs とφs*の反対接続のために、奇数番
の半ステージたとえば２０ａは、「ハイ」になるφs に
応じて付勢される。他方、偶数番の半ステージたとえば
２０ｂは、「ロー」になるφs に応じて付勢される。シ
フトレジスタ１８のライン２２に沿った奇数半ステージ
および偶数半ステージについて、このφs に対する応答
の交替が、半サイクルの時間的なスタガ動作を可能に
し、このスタガ動作によって、例えば、図２に示した奇
数ビデオラインと偶数ビデオラインとの間に、望ましい
半サイクルの時間遅延を作り出す。
【００１９】シフトレジスタ１８の奇数半ステージおよ
び偶数半ステージによる時間的なスタガ動作によって、
奇数ビデオライン１２ａおよび偶数ビデオライン１２ｂ
上に時間的にスタガ配列されたパルス列を生み出す。図
３に示す、所望のマルチプレクスした高速の単一信号列
を得るため、奇数ビデオラインおよび偶数ビデオライン
を単一ライン上にマルチプレクス操作しなければならな
い。図６は、マルチプレクサ回路に基本クロック信号φ
s とその逆のφs*を与えることによって、奇数ビデオラ
イン１２ａと偶数ビデオライン１２ｂをマルチプレクス
して１本の信号列を得るやり方を示す図である。ビデオ
ライン１２ａ、１２ｂは、それぞれ、図示したゲイン１
の増幅器のほかに、一対の並列のコンデンサ３０ａ、３
０ｂを含んでいる。コンデンサ３０ａ、３０ｂは信号を
電荷として一時的にホールドして記憶するものであり、
記憶した信号がマルチプレクス動作に適した時間にゲイ
ン１の増幅器を通過するまで、トランジスタスイッチ３
２ａ、３２ｂの動作によってホールドされる。図６から
わかるように、トランジスタスイッチ３２ｂがφs*に応
答する場所で、トランジスタスイッチ３２ａはφs に応
答する。マルチプレクスされた信号は、そのあと、ライ
ン３４上の別の増幅器によって出力される。ライン３４
上のアナログビデオ信号は、そのあと、走査装置内の他
の場所で使用するため既知の手段で処理することがで
き、一般にはディジタル画像処理装置に使用するためデ
ィジタル信号へ変換される。
び偶数半ステージによる時間的なスタガ動作によって、
奇数ビデオライン１２ａおよび偶数ビデオライン１２ｂ
上に時間的にスタガ配列されたパルス列を生み出す。図
３に示す、所望のマルチプレクスした高速の単一信号列
を得るため、奇数ビデオラインおよび偶数ビデオライン
を単一ライン上にマルチプレクス操作しなければならな
い。図６は、マルチプレクサ回路に基本クロック信号φ
s とその逆のφs*を与えることによって、奇数ビデオラ
イン１２ａと偶数ビデオライン１２ｂをマルチプレクス
して１本の信号列を得るやり方を示す図である。ビデオ
ライン１２ａ、１２ｂは、それぞれ、図示したゲイン１
の増幅器のほかに、一対の並列のコンデンサ３０ａ、３
０ｂを含んでいる。コンデンサ３０ａ、３０ｂは信号を
電荷として一時的にホールドして記憶するものであり、
記憶した信号がマルチプレクス動作に適した時間にゲイ
ン１の増幅器を通過するまで、トランジスタスイッチ３
２ａ、３２ｂの動作によってホールドされる。図６から
わかるように、トランジスタスイッチ３２ｂがφs*に応
答する場所で、トランジスタスイッチ３２ａはφs に応
答する。マルチプレクスされた信号は、そのあと、ライ
ン３４上の別の増幅器によって出力される。ライン３４
上のアナログビデオ信号は、そのあと、走査装置内の他
の場所で使用するため既知の手段で処理することがで
き、一般にはディジタル画像処理装置に使用するためデ
ィジタル信号へ変換される。
【００２０】図３から、マルチプレクスされたライン上
の各新しい画素信号について整定効果が存在すること、
すなわち、各新しい画素についての信号の変化は完全に
不連続ではないことに気づかれるであろう。それにもか
かわらず、マルチプレクスされたライン上のビデオ信号
は、かなり高速度でそれらの漸近線の真の値に達してい
る。
の各新しい画素信号について整定効果が存在すること、
すなわち、各新しい画素についての信号の変化は完全に
不連続ではないことに気づかれるであろう。それにもか
かわらず、マルチプレクスされたライン上のビデオ信号
は、かなり高速度でそれらの漸近線の真の値に達してい
る。
【００２１】本発明の実施例として、個々の感光性チッ
プ上の奇数および偶数グループに分けたホトセンサ１０
ａ〜１０ｚを示したが、同様に本発明のその他の応用が
存在すると考えられる。たとえば、ホトセンサを２つの
グループに分けてビデオ信号を２つのビデオラインに出
力する代わりに、３つのホトセンサセットを設けて、信
号を３つのビデオチャンネルに交互に出力することがで
きるであろう。そのような３チャンネルシステムは、た
とえば各チャンネルを原画像の特定の原色に専用する場
合に役立つかもしれない。更に、極端に高速のシステム
のために、４つまたはそれ以上のビデオチャンネル（各
ビデオチャンネルは特定のホトセンササブセットに対応
している）を設けることもできるであろう。
プ上の奇数および偶数グループに分けたホトセンサ１０
ａ〜１０ｚを示したが、同様に本発明のその他の応用が
存在すると考えられる。たとえば、ホトセンサを２つの
グループに分けてビデオ信号を２つのビデオラインに出
力する代わりに、３つのホトセンサセットを設けて、信
号を３つのビデオチャンネルに交互に出力することがで
きるであろう。そのような３チャンネルシステムは、た
とえば各チャンネルを原画像の特定の原色に専用する場
合に役立つかもしれない。更に、極端に高速のシステム
のために、４つまたはそれ以上のビデオチャンネル（各
ビデオチャンネルは特定のホトセンササブセットに対応
している）を設けることもできるであろう。
【図１】本発明の読出し装置内の回路素子の構成を示す
簡単な略図である。
簡単な略図である。
【図２】本発明の装置内の奇数番ビデオラインおよび偶
数ビデオライン上のアナログ信号の挙動を示す一組の比
較波形の図である。
数ビデオライン上のアナログ信号の挙動を示す一組の比
較波形の図である。
【図３】図２に示した奇数番ビデオラインおよび偶数ビ
デオラインのマルチプレクスによって組合せした波形の
図である。
デオラインのマルチプレクスによって組合せした波形の
図である。
【図４】本発明に係る半ステージシフトレジスタの好ま
しい実施例の略図である。
しい実施例の略図である。
【図５】図４の回路内の種々のスイッチに加える制御信
号を示す一組の比較波形図である。
号を示す一組の比較波形図である。
【図６】本発明の装置と共に使用するマルチプレクサの
略図である。
略図である。
１０ａ〜１０ｚ 線形ホトセンサアレイ １２ａ 奇数番ビデオライン １２ｂ 偶数番ビデオライン １４ａ〜１４ｚ 一組のトランジスタスイッチ １８ シフトレジスタ ２０ａ〜２０ｚ 一組の半ステージ ２２ ライン ２４ 画素クロックライン ２６ａ、２６ｂ ゲート付きインバータ ２８ａ、２８ｂ インバータ ３０ａ、３０ｂ 並列コンデンサ ３２ａ、３２ｂ トランジスタスイッチ ３４ ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャディッシュ シー タンドン アメリカ合衆国 ニューヨーク州 14450 ファアポート カークビイ トレイル 43 (72)発明者 スコット エル ツゥインクル アメリカ合衆国 ニューヨーク州 14519 オンタリオ バーグ ロード 193 (72)発明者 デヴィッド ジェイ メットカルフェ アメリカ合衆国 ニューヨーク州 14505 マリオン ホウイト ロード 4453
Claims (3)
- 【請求項１】 イメージデータを出力する装置であっ
て、 第１ビデオチャンネルと、 第２ビデオチャンネルと、 複数のホトセンサから成り、それぞれがビデオ信号を出
力し且つ前記第１ビデオチャンネルへ選択的に接続する
ことができる第１ホトセンサセットと、 複数のホトセンサから成り、それぞれがビデオ信号を出
力し且つ前記第２ビデオチャンネルへ選択的に接続する
ことができる第２ホトセンサセットと、 ラインに沿って動作可能に配列された複数の半ステージ
を備えたシフトレジスタとから成り、前記シフトレジス
タの各半ステージは、ホトセンサの１つに動作可能に接
続されており、前記シフトレジスタは、前記第１ホトセ
ンサセットの新ホトセンサおよび第２ホトセンサセット
の新しいホトセンサを所定の規則的周期をもって接続し
ており、前記第２ホトセンサセットの新ホトセンサの接
続が、前記第１ホトセンサセットの新ホトセンサの接続
に対し、ある遅れをもって生じていることを特徴とする
装置。 - 【請求項２】 請求項１に記載の装置において、さら
に、前記第１ビデオチャンネルからの信号と前記第２ビ
デオチャンネルからの信号とを組み合わせて組合せ信号
を出力するように構成されたマルチプレクサを備え、該
マルチプレクサは、各ホトセンサが出力したビデオ信号
の末端側部分を表す組合せ信号を出力することを特徴と
する装置。 - 【請求項３】 イメージデータを出力する装置であっ
て、 第１ビデオチャンネルと、 第２ビデオチャンネルと、 複数のホトセンサから成り、それぞれがビデオ信号を出
力し且つ第１ビデオチャンネルへ選択的に接続すること
ができる第１ホトセンサセットと、 複数のホトセンサから成り、それぞれがビデオ信号を出
力し且つ前記第２ビデオチャンネルへ選択的に接続する
ことができ、線形アレイ内に前記第１ホトセンサセット
と交互に配置された第２ホトセンサセットと、 ラインに沿って作動可能に配列された複数の半ステージ
を有するシフトレジスタであって、各半ステージがホト
センサの１つに作動可能に接続されており、クロック信
号に応答して前記第１ホトセンサセットの新しいホトセ
ンサおよび第２ホトセンサセットの新しいホトセンサを
接続し、前記第２ホトセンサセットの新ホトセンサの接
続は第１ホトセンサセットの新ホトセンサの接続に対し
ある遅れをもって生じさせているシフトレジスタとを備
え、 該シフトレジスタの奇数番の半ステージが、シフトレジ
スタの偶数番の半ステージと物理的に同一であり、前記
奇数半ステージが非反転クロックパルスに動作可能に接
続される場合は、前記偶数半ステージが反転クロックパ
ルスに動作可能にに接続されており、 更に、前記第１ビデオチャンネルからの信号と前記第２
ビデオチャンネルからの信号を組み合わせて各ホトセン
サが出力したビデオ信号の末端側部分を表す組合せ信号
を出力するように構成されたマルチプレクサを備えてい
ることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US44480295A | 1995-05-19 | 1995-05-19 | |
| US08/444802 | 1995-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08317125A true JPH08317125A (ja) | 1996-11-29 |
| JP3881056B2 JP3881056B2 (ja) | 2007-02-14 |
Family
ID=23766423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11727196A Expired - Fee Related JP3881056B2 (ja) | 1995-05-19 | 1996-05-13 | ビデオイメージデータ出力装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5638121A (ja) |
| JP (1) | JP3881056B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141045A (en) * | 1997-09-22 | 2000-10-31 | Xerox Corporation | Method for detecting defective photosensor circuits in a photosensor array |
| US6133952A (en) * | 1997-09-22 | 2000-10-17 | Xerox Corporation | System for detecting defective photosensors in an image sensor array |
| US6847399B1 (en) * | 1998-03-23 | 2005-01-25 | Micron Technology, Inc. | Increasing readout speed in CMOS APS sensors through block readout |
| US6670598B1 (en) | 2000-09-06 | 2003-12-30 | Xerox Corporation | Low power autozero of pixel amplifier |
| US6316284B1 (en) | 2000-09-07 | 2001-11-13 | Xerox Corporation | Infrared correction in color scanners |
| US6768565B1 (en) | 2000-09-07 | 2004-07-27 | Xerox Corporation | Infrared correction in color scanners |
| US6853402B2 (en) * | 2001-01-30 | 2005-02-08 | Xerox Corporation | Combined multiplexing and offset correction for an image sensor array |
| US6967683B2 (en) * | 2001-03-01 | 2005-11-22 | Xerox Corporation | Imaging apparatus with multiple local clocks for readout from a large number of photosensors |
| US6958833B2 (en) | 2001-03-01 | 2005-10-25 | Xerox Corporation | Imaging apparatus with selectable subsets of photosensors |
| EP1296381A1 (en) * | 2001-09-25 | 2003-03-26 | Spinelix Limited | A pixel detector comprising radiation sensitive pixel elements |
| US7471327B2 (en) * | 2004-01-21 | 2008-12-30 | Xerox Corporation | Image sensor array with variable resolution and high-speed output |
| US7755418B2 (en) * | 2005-04-29 | 2010-07-13 | Xerox Corporation | Current source generator utilizing a portion of a targeted analog circuit |
| TWI291237B (en) * | 2005-10-07 | 2007-12-11 | Integrated Digital Technologie | Photo detector array |
| US7623112B2 (en) * | 2006-06-14 | 2009-11-24 | Hannstar Display Corp. | Image sensor array and liquid crystal display with sensor elements |
| US7812811B2 (en) * | 2006-06-14 | 2010-10-12 | Hannstar Display Corporation | Driving circuit and driving method for input display |
| US20080094671A1 (en) * | 2006-10-20 | 2008-04-24 | Xerox Corporation | Image-data output system for a photosensor chip |
| US7893977B2 (en) * | 2007-10-23 | 2011-02-22 | Xerox Corporation | Multiplexing and offset correction system for an image sensor array |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974325A (en) * | 1974-10-21 | 1976-08-10 | Xerox Corporation | Interpolator for facsimile bandwidth compression |
| US4514769A (en) * | 1977-01-28 | 1985-04-30 | Ampex Corporation | Method and apparatus for processing color video signals for recording and reproducing |
| FR2539937B1 (fr) * | 1983-01-21 | 1986-11-07 | Thomson Csf | Dispositif photosensible a transfert de charge |
| US4737854A (en) * | 1986-07-18 | 1988-04-12 | Xerox Corporation | Image sensor array with two stage transfer |
| JPH01171361A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Xerox Co Ltd | 原稿読取装置 |
| US5081536A (en) * | 1990-12-24 | 1992-01-14 | Xerox Corporation | Image sensor array using two stage transfer having improved uniformity |
| EP0608130B1 (en) * | 1993-01-21 | 1998-03-25 | Sony Corporation | Solid-state imaging device with fast clock speed for improved image quality |
| JPH0759027A (ja) * | 1993-08-20 | 1995-03-03 | Sony Corp | ピクチャー・イン・ピクチャー回路 |
-
1996
- 1996-05-13 JP JP11727196A patent/JP3881056B2/ja not_active Expired - Fee Related
- 1996-10-08 US US08/729,828 patent/US5638121A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5638121A (en) | 1997-06-10 |
| JP3881056B2 (ja) | 2007-02-14 |
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