JPH0831772B2 - 位相合成・分岐回路 - Google Patents
位相合成・分岐回路Info
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- JPH0831772B2 JPH0831772B2 JP6619490A JP6619490A JPH0831772B2 JP H0831772 B2 JPH0831772 B2 JP H0831772B2 JP 6619490 A JP6619490 A JP 6619490A JP 6619490 A JP6619490 A JP 6619490A JP H0831772 B2 JPH0831772 B2 JP H0831772B2
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- collector
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- transistor
- capacitance
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、一定の位相差で２つの信号を合成し、又
は１つの信号を一定の位相差で分岐する位相合成分岐回
路に関し、特に高周波特性を改善しようとするものであ
る。
は１つの信号を一定の位相差で分岐する位相合成分岐回
路に関し、特に高周波特性を改善しようとするものであ
る。
「従来の技術」 第７図に従来の90度位相分岐回路を示す。これは特願
昭61-163676号で提案したものである。入力端子11より
の入力信号は第１、第２の移相器12,13へそれぞれ供給
され、これら第１、第２の移相器12,13の各出力端子14,
15から90度の位相差の信号が分岐出力される。第１、第
２の移相器12,13はそれぞれトランジスタQ1，Q2の各コ
レクタがそれぞれ抵抗器16,17を通じて電源18の正側に
接続されて交流的に接地され、各エミッタがそれぞれ抵
抗器19,21を通じて電源18の負側に接続されて交流的に
接地され、各ベースはそれぞれ入力端子11に接続される
と共に、それぞれバイアス用抵抗器22,23を通じて電源1
8の正側に接続され、更にバイアス用抵抗器24,25をそれ
ぞれ通じて接地されている。トランジスタQ1のコレクタ
及びエミッタ間に抵抗素子26および容量素子27の直列回
路が接続され、抵抗素子26及び容量素子27の接続点は出
力端子14に接続される。トランジスタQ2のコレクタ及び
エミッタ間に抵抗素子28及び容量素子29の直列回路が接
続され、抵抗素子28及び容量素子29の接続点は出力端子
15に接続される。
昭61-163676号で提案したものである。入力端子11より
の入力信号は第１、第２の移相器12,13へそれぞれ供給
され、これら第１、第２の移相器12,13の各出力端子14,
15から90度の位相差の信号が分岐出力される。第１、第
２の移相器12,13はそれぞれトランジスタQ1，Q2の各コ
レクタがそれぞれ抵抗器16,17を通じて電源18の正側に
接続されて交流的に接地され、各エミッタがそれぞれ抵
抗器19,21を通じて電源18の負側に接続されて交流的に
接地され、各ベースはそれぞれ入力端子11に接続される
と共に、それぞれバイアス用抵抗器22,23を通じて電源1
8の正側に接続され、更にバイアス用抵抗器24,25をそれ
ぞれ通じて接地されている。トランジスタQ1のコレクタ
及びエミッタ間に抵抗素子26および容量素子27の直列回
路が接続され、抵抗素子26及び容量素子27の接続点は出
力端子14に接続される。トランジスタQ2のコレクタ及び
エミッタ間に抵抗素子28及び容量素子29の直列回路が接
続され、抵抗素子28及び容量素子29の接続点は出力端子
15に接続される。
抵抗器16,19,17,21の各抵抗値をそれぞれR7，R8，
R9，R10、抵抗素子26,28の各抵抗値をそれぞれR1，R2、
容量素子27,29の各容量をそれぞれC1，C2とし、入力端
子11の入力信号の角周波数をωとし、R7＝R8，R9＝R10
の時は、出力端子14,15の各出力信号の位相Θ1，Θ
2は、次式で表わされる。
R9，R10、抵抗素子26,28の各抵抗値をそれぞれR1，R2、
容量素子27,29の各容量をそれぞれC1，C2とし、入力端
子11の入力信号の角周波数をωとし、R7＝R8，R9＝R10
の時は、出力端子14,15の各出力信号の位相Θ1，Θ
2は、次式で表わされる。
Θ1＝2tan-1（1/ωR1C1）（１） Θ2＝2tan-1（1/ωR2C2）（２） 第８図は、上式で表わされる出力信号の位相−周波数
特性を示したもので、動作周波数帯で、Θ1とΘ2の差が
90度になるように、R1，C1およびR2，C2を設定すれば、
非常に広帯域にわたって90度の位相差が得られる。第９
図は、この時の出力端子14,15の両出力の位相差の周波
数特性を示したものである。
特性を示したもので、動作周波数帯で、Θ1とΘ2の差が
90度になるように、R1，C1およびR2，C2を設定すれば、
非常に広帯域にわたって90度の位相差が得られる。第９
図は、この時の出力端子14,15の両出力の位相差の周波
数特性を示したものである。
「発明が解決しようとする課題」 ところが、帯７図に示した従来の構成の回路では、ト
ランジスタQ1およびQ2のコレクタに付随する容量（コレ
クタ−基板間容量）により、高周波帯で振幅周波数特性
が劣化するという欠点があった。第10図は、第７図の基
本回路部である、トランジスタQ1、抵抗器16,19,22,24
からなるシングルエンド形の増幅器について（R7＝R8の
場合）トランジスタQ1のコレクタ−基板間容量CSUBをパ
ラメータとして、コレクタ側への挿入損失を、シミュレ
ーション計算により求めた例である。コレクタ−基板間
容量CSUBが大きくなる程、コレクタ側の振幅周波数特性
は劣化しており、コレクタ−基板間容量CSUBが、周波数
特性に影響している様子がわかる。
ランジスタQ1およびQ2のコレクタに付随する容量（コレ
クタ−基板間容量）により、高周波帯で振幅周波数特性
が劣化するという欠点があった。第10図は、第７図の基
本回路部である、トランジスタQ1、抵抗器16,19,22,24
からなるシングルエンド形の増幅器について（R7＝R8の
場合）トランジスタQ1のコレクタ−基板間容量CSUBをパ
ラメータとして、コレクタ側への挿入損失を、シミュレ
ーション計算により求めた例である。コレクタ−基板間
容量CSUBが大きくなる程、コレクタ側の振幅周波数特性
は劣化しており、コレクタ−基板間容量CSUBが、周波数
特性に影響している様子がわかる。
この発明の目的は、上述した高周波帯における周波数
特性の劣化を抑え、高周波帯で広帯域な位相合成分岐回
路を提供することにある。
特性の劣化を抑え、高周波帯で広帯域な位相合成分岐回
路を提供することにある。
「課題を解決するための手段」 この発明は、前述した位相合成分岐回路において第
１、第２の移相回路の少くとも一方のトランジスタのコ
レクタとエミッタの間、又はFETのドレインとソースの
間に第２の容量素子を接続し、コレクタ又はドレインと
基板間の容量を、エミッタ又はソース側の逆相信号によ
り補償することにより、高周波帯における周波数特性の
劣化を抑えることを特徴とする。
１、第２の移相回路の少くとも一方のトランジスタのコ
レクタとエミッタの間、又はFETのドレインとソースの
間に第２の容量素子を接続し、コレクタ又はドレインと
基板間の容量を、エミッタ又はソース側の逆相信号によ
り補償することにより、高周波帯における周波数特性の
劣化を抑えることを特徴とする。
「実施例」 第１図は、この発明の実施例を示し、第７図と対応す
る部分に同一符号を付けてある。この実施例ではトラン
ジスタQ1，Q2の各コレクタとエミッタ間に第２の容量素
子31,32をそれぞれ接続する。この回路でR7＝R8，およ
びR9＝R10とすれば、トランジスタQ1，Q2のコレクタと
エミッタには、各々、等振幅で逆位相の信号が取り出さ
れる。従って、第２の容量素子31,32によってトランジ
スタQ1，Q2の各コレクタ−基板間容量CSUBを補償するこ
とができ、これによって高周波帯における振幅周波数特
性の劣化を抑えることができる。
る部分に同一符号を付けてある。この実施例ではトラン
ジスタQ1，Q2の各コレクタとエミッタ間に第２の容量素
子31,32をそれぞれ接続する。この回路でR7＝R8，およ
びR9＝R10とすれば、トランジスタQ1，Q2のコレクタと
エミッタには、各々、等振幅で逆位相の信号が取り出さ
れる。従って、第２の容量素子31,32によってトランジ
スタQ1，Q2の各コレクタ−基板間容量CSUBを補償するこ
とができ、これによって高周波帯における振幅周波数特
性の劣化を抑えることができる。
第２図及び第３図は、容量補償による周波数特性の改
善効果を、実際にシミュレーション計算によって明らか
にしたもので、第２図は、出力端子14の振幅周波数特性
を容量素子31で補償する前と後とについて示し、第３図
は出力端子15の振幅周波数特性を容量素子32で補償する
前と後とについて示し、第４図は、出力端子14,15の両
出力の位相差を、同様に、容量素子で補償する前と後と
について示したものである。設計の中心周波数は500MHz
である。第２図、第３図から、第２の容量素子で補償す
ることにより、出力の振幅周波数特性が高周波帯で改善
されていることがわかる。また第２図の方が改善効果が
大で第３図は第２図より改善はわずかである。従って少
くとも第１の移相器12について補償すればよい。また、
第４図から、出力の位相差が90度±２度となる周波数帯
域は、350MHzから800MHzまであり、１オクターブ以上の
広帯域な特性が得られていることがわかる。位相差の広
帯域性についても、補償用の第２の容量素子を入れるこ
とによって、若干の改善効果がみられる。
善効果を、実際にシミュレーション計算によって明らか
にしたもので、第２図は、出力端子14の振幅周波数特性
を容量素子31で補償する前と後とについて示し、第３図
は出力端子15の振幅周波数特性を容量素子32で補償する
前と後とについて示し、第４図は、出力端子14,15の両
出力の位相差を、同様に、容量素子で補償する前と後と
について示したものである。設計の中心周波数は500MHz
である。第２図、第３図から、第２の容量素子で補償す
ることにより、出力の振幅周波数特性が高周波帯で改善
されていることがわかる。また第２図の方が改善効果が
大で第３図は第２図より改善はわずかである。従って少
くとも第１の移相器12について補償すればよい。また、
第４図から、出力の位相差が90度±２度となる周波数帯
域は、350MHzから800MHzまであり、１オクターブ以上の
広帯域な特性が得られていることがわかる。位相差の広
帯域性についても、補償用の第２の容量素子を入れるこ
とによって、若干の改善効果がみられる。
以上の説明は、固定の位相差の分岐回路について説明
したが第１図中の容量素子27,28,31,32の少くとも１つ
をトランジスタの接合容量で形成される可変容量、ある
いはそれと並列に接続される固定容量素子とで構成し、
両出力信号の位相差を可変にすることも可能である。第
５図は、その場合の回路構成例を示したものであり、第
２の移相器13においてトランジスタQ3のベース、コレク
タを接続し、その接続点をトランジスタQ2のエミッタに
接続し、エミッタを容量素子33を通じて出力端子15に接
続し、またこのエミッタを抵抗器34を通じて制御端子35
に接続し、トランジスタQ3のベース−エミッタ間の接合
容量で可変容量を形成している。制御端子22に印加する
電圧を変化してトランジスタQ3のベース−エミッタ間接
合容量を変化させる。また、トランジスタQ3のエミッ
タ、コレクタ間に容量素子36を接続し、この容量素子36
は、トランジスタQ2のエミッタ側に入る全体の容量の値
を大きくし、それにより抵抗素子28が極端に大きくなる
のを防ぎ、出力端子15の出力への振幅周波数特性の劣化
を抑えるためのものである。また、第６図は、この発明
を90度位相合成回路として適用した場合の回路構成例で
ある。第１、第２の移相器12,13にそれぞれ入力端子37,
38から２つの信号を入力し、第１、第２の移相器12,13
の各出力を一定の位相差で合成回路39で合成して出力端
子41に出力するものである。
したが第１図中の容量素子27,28,31,32の少くとも１つ
をトランジスタの接合容量で形成される可変容量、ある
いはそれと並列に接続される固定容量素子とで構成し、
両出力信号の位相差を可変にすることも可能である。第
５図は、その場合の回路構成例を示したものであり、第
２の移相器13においてトランジスタQ3のベース、コレク
タを接続し、その接続点をトランジスタQ2のエミッタに
接続し、エミッタを容量素子33を通じて出力端子15に接
続し、またこのエミッタを抵抗器34を通じて制御端子35
に接続し、トランジスタQ3のベース−エミッタ間の接合
容量で可変容量を形成している。制御端子22に印加する
電圧を変化してトランジスタQ3のベース−エミッタ間接
合容量を変化させる。また、トランジスタQ3のエミッ
タ、コレクタ間に容量素子36を接続し、この容量素子36
は、トランジスタQ2のエミッタ側に入る全体の容量の値
を大きくし、それにより抵抗素子28が極端に大きくなる
のを防ぎ、出力端子15の出力への振幅周波数特性の劣化
を抑えるためのものである。また、第６図は、この発明
を90度位相合成回路として適用した場合の回路構成例で
ある。第１、第２の移相器12,13にそれぞれ入力端子37,
38から２つの信号を入力し、第１、第２の移相器12,13
の各出力を一定の位相差で合成回路39で合成して出力端
子41に出力するものである。
なお、上記においては、バイポーラトランジスタの場
合について説明したが、本発明はFET等他のデバイスを
用いても構成することができる。また、位相差について
も90度の位相差の場合だけではなく、45度位相差回路
等、任意の位相差の回路について応用できるものであ
る。
合について説明したが、本発明はFET等他のデバイスを
用いても構成することができる。また、位相差について
も90度の位相差の場合だけではなく、45度位相差回路
等、任意の位相差の回路について応用できるものであ
る。
「発明の効果」 以上説明したように、この発明による位相合成分岐回
路はトランジスタのコレクタ側又はFETのドレイン側の
容量を補償することにより高周波帯での振幅周波数特性
の劣化を抑えることができる利点がある。
路はトランジスタのコレクタ側又はFETのドレイン側の
容量を補償することにより高周波帯での振幅周波数特性
の劣化を抑えることができる利点がある。
第１図は、この発明による90度位相分岐回路の実施例を
示す接続図、第２図は、出力端子14への通過特性をシミ
ュレーションによって従来構成の場合とこの発明の場合
とについて求めた図、第３図は出力端子15の通過特性の
同様の図、第４図は、同様に90度位相分岐回路の出力位
相差を、従来構成の場合と本発明の場合とについて求め
た図、第５図は本発明による90度位相分岐回路の別の構
成例を示す接続図、第６図はこの発明の90度位相合成回
路の例を示す接続図、第７図は従来の90度位相分岐回路
の構成図、第８図は従来の90度位相分岐回路の出力位相
の周波数特性図、第９図は従来の90度位相分岐回路の出
力位相差の周波数特性図、第10図はコレクタ−基板間容
量による周波数特性への影響をシミューレーションによ
って求めた例を示す図である。
示す接続図、第２図は、出力端子14への通過特性をシミ
ュレーションによって従来構成の場合とこの発明の場合
とについて求めた図、第３図は出力端子15の通過特性の
同様の図、第４図は、同様に90度位相分岐回路の出力位
相差を、従来構成の場合と本発明の場合とについて求め
た図、第５図は本発明による90度位相分岐回路の別の構
成例を示す接続図、第６図はこの発明の90度位相合成回
路の例を示す接続図、第７図は従来の90度位相分岐回路
の構成図、第８図は従来の90度位相分岐回路の出力位相
の周波数特性図、第９図は従来の90度位相分岐回路の出
力位相差の周波数特性図、第10図はコレクタ−基板間容
量による周波数特性への影響をシミューレーションによ
って求めた例を示す図である。
Claims (2)
- 【請求項１】入力信号を第１、および第２の移相器へ供
給して一定の位相差で分岐し、又は第１、第２の入力信
号をそれぞれ第１、第２の移相器へ供給し、これら第
１、第２の移相器の出力を位相合成し、前記第１、第２
の移相器はそれぞれトランジスタのコレクタおよびエミ
ッタ、又はFETのドレインおよびソースがそれぞれ各別
の抵抗器を通じて直流電圧を印加できる形で交流的に接
地され、前記コレクタおよびエミッタ間、又は前記ドレ
インおよびソース間に抵抗素子および容量素子の直列回
路が接続され、前記トランジスタのベース、又はFETの
ゲートを入力端子とし、前記抵抗素子および容量素子の
接続点を出力端子とするものである位相合成・分岐回路
において、 前記第１、第２の移相器の少くとも一方の前記トランジ
スタのコレクタおよびエミッタ間又はFETのドレインお
よびソース間に第２の容量素子が接続されていることを
特徴とする位相合成・分岐回路。 - 【請求項２】前記容量素子又は／および前記第２の容量
素子は、トランジスタ又はFETの接合容量により形成さ
れる可変容量素子、あるいはこれと並列に接続された固
定の容量素子とで構成されていることを特徴とする請求
項１記載の位相合成・分岐回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6619490A JPH0831772B2 (ja) | 1990-03-16 | 1990-03-16 | 位相合成・分岐回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6619490A JPH0831772B2 (ja) | 1990-03-16 | 1990-03-16 | 位相合成・分岐回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03267807A JPH03267807A (ja) | 1991-11-28 |
| JPH0831772B2 true JPH0831772B2 (ja) | 1996-03-27 |
Family
ID=13308799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6619490A Expired - Lifetime JPH0831772B2 (ja) | 1990-03-16 | 1990-03-16 | 位相合成・分岐回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831772B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176455A (ja) * | 2018-03-27 | 2019-10-10 | パナソニック株式会社 | 移相器および無線通信装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111937301A (zh) | 2018-04-18 | 2020-11-13 | 三菱电机株式会社 | 多相滤波器 |
| CN111971898A (zh) | 2018-04-18 | 2020-11-20 | 三菱电机株式会社 | 多相滤波器 |
-
1990
- 1990-03-16 JP JP6619490A patent/JPH0831772B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176455A (ja) * | 2018-03-27 | 2019-10-10 | パナソニック株式会社 | 移相器および無線通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03267807A (ja) | 1991-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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