JPH0831773B2 - 多重ステ−ジ電気信号処理装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は多重ステージ電気信号処理装置に係り、特に
多段式アレイを形成するように相互接続された複数の素
子に分散配置された処理エレメントを有する多重ステー
ジ電気信号処理装置に関する。

（従来の技術） マルチビット２進化デジタル信号の解析装置を有する
電気信号処理装置は、例えば集積回路シリコンチップの
ような単一チップ上に多くの処理エレメントを有する素
子を複数有することが知られている。このような電気信
号処理装置はデータの高速サンプリングが要求されるた
め、多段式アレイを形成するために多くの素子すなわち
チップを相互接続することが必要な場合に、困難が生じ
る。電気信号はオフチップ通信よりオンチップ通信の方
がより速く転送されるが、オフチップ通信はデータが多
くの相互接続されたチップを通って伝達される場合に必
要とされる。集積回路チップの大きさは物理的に小さい
ため出力および入力ピンがチップ間接続を行なうのに限
られたスペースしか利用できず、このことによって、高
周波データのサンプリングを行なうようになっている。
多重素子に分散配置された周期シストリックアレイにお
ける低速のオフチップ通信を克服するにはさらなる困難
が生じる。

（発明が解決しようとする問題点） 本発明は上記事情を考慮してなされたもので、複数の
素子に分散配置され処理エレメントを有する同期シスト
リックアレイに用いられる素子間接続を改良した多重ス
テージ電気信号処理装置を提供することを目的とする。

（問題点を解決するための手段） 本発明による多重ステージ電気信号処理装置は、多段
式アレイを形成するように相互接続された複数の素子に
分散配置された複数の信号処理エレメントと、時間によ
って変化する入力データを各前記信号処理エレメントに
入力する供給手段とを有し、同一の入力データが各素子
に同時に供給され、各素子が少なくとも１個の信号処理
エレメントと、データの入力からある時間間隔を置いて
該素子に入力された入力データを処理した結果である中
間結果を生成する手段と、第２の素子の前記中間結果と
合同するために第１の素子の出力を前記第２の素子に供
給するようにした相互接続手段と、前記相互接続手段を
通して受け取った出力を前記中間結果と合同して合同結
果を形成する合同手段と、前記合同結果を素子から前記
相互接続手段を通して出力する出力手段とを有し、前記
相互接続手段が前記中間結果の形成に使用されるために
入力データが第２の素子に入力した時刻から一定の時間
が経過したある時刻に前記第２の素子の前記中間結果と
第１の素子から出力された出力とを合同させるようにし
た信号遅延手段と、各エレメントにデータを入力する時
刻を制御すると共に前記素子へのデータの入力と該デー
タを使用しての中間結果の形成との間の時間を制御する
時間制御手段とを有することを特徴とする。

また本発明による多重ステージ電気信号処理装置は、
一連の時間に制御される周期において各エレメントに供
給される入力データを更新し各周期ごとの新たな中間結
果を各素子に形成する手段を有し、前記時間遅延手段が
時間遅延を行なって第１の素子の出力と合同される第２
の素子の中間結果が第１の素子の出力に合同された中間
結果を形成する周期のすぐ後の周期中に第２の素子に入
力された入力データから得られる中間結果であるように
することが望ましい。

また、前記合同手段に接続されると共に素子のエレメ
ントまたは複数のエレメントによる前記中間結果の生成
間に制御された時間遅延を行なうようになっているさら
に時間遅延を行う手段を各素子が有し、合同された出力
が素子から前記中間結果の形成の周波数と等しい周波数
で出力されそして制御された時間遅延によって遅延され
る時間に制御されるパイプラインを素子の合同結果の出
力が形成するようになっていることが望ましい。

また合同手段がある素子の出力を他の素子の前記中間
結果に加算する加算素子を有することが望ましい。代り
に、例えばシフタ、乗算器あるいは論理ビット演算器の
ような他の装置が合同手段として用いられることができ
る。

また本発明は前記エレメントのそれぞれが、鎖状に接
続され入力データを使用する加算および前段のエレメン
トの出力との累算を行なうようになっている加算素子を
有する処理装置に特に適用される。各素子が複数のエレ
メントを有し、各エレメントが鎖状に接続された加算素
子を有すると共に入力データと係数との乗算および乗算
の結果と鎖状に接続された前段のエレメントによって出
力されたデータとの累算を行なうようになっていてもよ
い。

マルチビット２進化表記デジタル信号を取り扱うよう
にした多重ステージ電気信号処理装置においては、一連
の素子の累算された出力を表わすのに必要なビットの数
はアレイに含まれる素子の数が増加するにつれて増加す
る。それ故、前記素子の累算された出力を表わすのに使
用されるビットの数より１つ少ないビットに各素子から
出力することが望ましい。

本発明のよる多重ステージ電気信号処理装置におい
て、エレメントがマルチビット２進化表記デジタル信号
を処理するようになっており、各素子が前記中間結果か
ら各エレメントによって処理されるマルチビット２進化
表記デジタル信号よりも小さいビットによって形成され
る信号を選択する選択手段を有する。

また多段式アレイの隣り合う素子がマルチビット並列
接続によって相互接続され、前記接続が各エレメントに
よって処理されるマルチビット信号よりも小さいビット
のビット幅を有することが望ましい。

本発明は電気信号解析を行なうトランスバーサルフィ
ルタに特に適用されるが、前記トランスバーサルフィル
タは個別のフィルタ素子の多段式アレイを有する。この
ような素子はそれぞれ単一のシリコンチップである。

（実施例） 本発明の一実施例による多重ステージ電気信号処理装
置は、同期シストリックアレイが複数の単一集積回路チ
ップ素子を相互接続することにより形成され、各チップ
がフィルタリングするＮ個のステージを有するデジタル
トランスバーサルフィルタに関する。フィルタの各ステ
ージは、本実施例においては16ビット数である入力デー
タと、本実施例においては16ビット数であるステージ係
数との乗算を行なうようになっている。各ステージは複
数の小周期からなる大周期を制御するある時間にこの乗
算を行なうが、各小周期では部分積の計算およびその大
周期の先段の部分積との加算が行なわれる。入力データ
は全ての素子および各素子の全てのステージに同時に送
られる。入力データは各大周期ごとに更新される。大周
期は時間Ｔを有し、各大周期の後に各ステージの出力が
同じチップの次段のステージに送られ、新たな積の計算
が新しく更新された入力データを使用して開始される。
鎖状に接続されたフィルタの時間ｔ＝kTにおける出力ｙ
〔kT〕は、 ｙ〔kT〕＝ｗ（１）^*ｘ〔kT〕＋ｗ（２）^* ｘ〔（ｋ−１）Ｔ〕＋…… ＋ｗ（Ｎ）^*ｘ〔（ｋ−Ｎ＋１）Ｔ〕 となる。ここでｘ〔kT〕は第ｋ番目の入力データサンプ
ルであり、ｗ（１）ないしｗ（Ｎ）はＮ個のステージに
対する重み係数である。

本発明の一実施例による多重ステージ電気信号処理装
置のブロック図を第１図に示す。この多重ステージ電気
信号処理装置は単一チップ上に形成されており、本実施
例においては32個の連続するステージを有するが、最初
の２個のステージ12,13と最後のステージ14だけが図示
されている。各ステージの演算は、入力シフトレジスタ
16から送られる入力データを使用する制御装置15の制御
の下で実行される。各ステージは36のビットの位置を有
しており、各ビットの位置は各小周期に部分積の計算お
よび累算に使用される加算器を有する。各ステージの加
算器は各大周期中に桁上げ信号を完全に処理する必要は
ない。各ステージは各大周期が終った後に和および桁上
げ信号を次段のステージに進め、最後のステージ14が各
ビットの位置の和および桁上げ信号からなる出力を桁上
げ搬送加算器17に出力する。この桁上げ搬送加算器17は
桁上げ信号を完全に処理し36ビット出力信号18を出力す
るが、この出力信号18がそのチップの中間結果である。
第１図に示される素子は、“多重ステージ・デジタルの
乗算および加算におけるまたはそれに関する改良”（イ
ギリス特許出願第8612455号）と題され、本出願と同日
に出願されて係属中の特許出願においても説明され、特
許請求されている。この係属中の出願の内容は相互参照
によってここに含まれるものとして、この明細書におい
てはさらに説明することはひかえる。

次に第２図を用いてタイミング動作を説明する。第２
図にはタイミングクロック20から出力されるクロックパ
ス21が示されており、本実施例において１クロックパル
スが部分積の計算が行なわれる各小周期となっている。
本実施例において各大周期は、４ビットまたは８ビット
の係数に適合する４つの連続したクロックパルスからな
っている。シフトレジスタ16に供給される入力データは
22に図示され、これによってデータが妥当な場合にピリ
オドを示す信号が合同され、適切なサンプリングが行な
われる。第１図に示される素子はクロックパルスの立ち
上がりに入力データとサンプリングするようになってお
り、２つの連続した大周期のデータが第２図に示される
23,24の時点でサンプリングされる。

第１図に示された型の単一チップ上に形成されたフィ
ルタステージの数が信号解析の目的にとって不十分な場
合、一連のチップを相互接続して多段式アレイを形成す
ることが望ましい。そのようなカスケードが第３図に示
されているが、この例は本発明に従ってものではない。
ここに図示された２個の連続した素子30,31はそれぞれ
母線32からは同じ入力データを母線33からは係数を受け
取るようになっている。各素子は複数のステージ34を有
し、各素子の動作はクロックパルス入力35に送られる共
通のクロックによって制御される。そのような素子は特
に高速で動作できるようになっている。たとえば入力デ
ータは10MHzに達する周波数で送られることができる。
信号転送はオフチップ通信よりもオンチップ通信での方
がきわめて速く行なわれる。第３図にに示される例にお
いては、単一チップ上の各ステージは高速のオンチップ
接続によって次のステージに接続されているが、第１の
素子30の最後のステージの出力は外部オフチップ接続ラ
イン36によって第２の素子31の最初のステージ34の入力
に直接に接続されている。このオフチップ接続ライン36
は、各チップから次のチップに送られる出力信号のビッ
ト幅に依存するマルチビット並列接続となる。それはオ
ンチップ通信よりも避け難く遅くなり、高速動作におい
ては、第１の素子30の最後のステージが出力する大周期
のすぐ後の第２の素子31の最初のステージ34が動作する
大周期と同期に、第１の素子30の出力が処理するために
第２の素子31の最初のステージ34に受け取られることは
不可能である。このオフチップ接続ライン36における避
け難い遅延によって入力データ母線32にある形の遅延が
生じ、それ故入力データ母線32の遅延素子からの遅延し
た出力を受け取るために各素子に追加の入力ピンが要求
される。さらに、チップ間接線ライン36のビットの必要
な数が多段式アレイに含まれるフィルタステージ34の数
のそれぞれ２倍の余分なビットを要求する。集積回路チ
ップの利用可能な限られたスペースにきわめて多くの入
力および出力ピンが必要となるこの問題を避けるために
は、最大有効ビットの選択された数を用いる各チップか
らの丸められた出力を選択し、各チップから次のチップ
に送られる出力が多段式アレイ長とは独立になることが
望ましい。第１の素子30から丸められた出力を行なうに
は、第１図に示される桁上げ搬送加算器17と同様の加算
器を用いて桁上げ信号を処理し、ビット選択器を用いて
ビットの限定された数を選択し、チップ間接続ライン36
を通る出力を転送前に丸めることが必要である。これら
の動作はさらに遅延を生じて、チップ間接続ライン36が
第２の素子31の最初のフィルタステージの入力に直接に
導かれるならば、入力データ母線32にある遅延補償が必
要となる。さらに、もしビットの選択された数だけがチ
ップ間接続ライン36にそって転送されるならば、ビット
の選択された数が次のチップの最初のフィルタステージ
の正しいビットの位置に送られるために、連続する各ス
テージの入力にさらに選択器が必要となる。また、第２
の素子31の各フィルタステージがそれ自体の出力を行な
う前に丸められたデータで動作することにより正確さが
減少するという欠点もある。

本発明の一実施例による多重ステージ電気信号処理装
置のカスケードのブロック図を第４図に示す。本実施例
における各チップはＮ個のフィルタステージ34を有する
CMOSチップである。フィルタステージ34は、第１図を用
いて前述したように、タイミングクロック20を用いる制
御装置15によって制御される。中間結果18は桁上げ搬送
加算器17によって各素子ごとに形成される。桁上げ搬送
加算器17の出力40は、桁上げ搬送加算器42という形態を
とった合同素子に達する前に選択器およびラウンダ41に
送られる。桁上げ搬送加算器42は選択器およびラウンダ
41の出力43と遅延シフトレジスタ45の出力44とを合同す
る。桁上げ搬送加算器17,42、選択器およびラウンダ41
および遅延シストレジスタ45はタイミングクロック20に
よって制御される。桁上げ搬送加算器42は合同出力46を
出力し、この合同出力46はマルチビット並列データパス
48を通ってカスケードの次の素子の入力49に送られる。
入力49は、次の素子の遅延シフトレジスタ45の入力に接
続されている。２個の素子の間に接続はさらに詳しく第
５図に示されており、第５図では第１の素子30の出力部
および第２の素子31の入力部が示される。本実施例にお
いては、第５図に示されるデータ母線にデータパスのビ
ット幅を示す表記法が用いられる。入力データ母線32は
フィルタステージに16ビット信号を送り、各素子の最後
のフィルタステージ34の出力は桁上げ搬送加算器17に送
られる36ビット信号である。桁上げ搬送加算器17からの
中間結果はライン40に出力されるが、本実施例において
は36ビット信号のままである。選択器およびラウンダ41
は21ビットの最大有効ビットを選択し、放棄された最大
有効ビットから桁上げ入力信号を有して、クランディン
グが行なわれるようにしている。24ビット信号がライン
43に出力され、３ビットの最大有効ビットの位置が符号
拡張を有するため、選択された21ビットの最大有効ビッ
トと同じビットになる。こうして多重ステージ電気信号
処理装置は２の補数で演算を行ない、負の数を取り扱う
ことができる。ライン43の24ビット信号は桁上げ搬送加
算器42に送られ、そこでライン44を介しての遅延シフト
レジスタ45の出力と合同される。ライン44の信号も24ビ
ット信号であり、24ビット信号がライン48に出力される
が、このライン48は第１の素子30の出力と第２の素子31
の遅延シフトレジスタ45の入力とを接続している。それ
故、素子の合同結果の出力信号はライン48にそって次の
素子の遅延シフトレジスタ45に送られ、多段式アレイの
次の素子の中間結果の出力と合同される。

桁上げ搬送加算器17,45も選択器およびラウンダ41も
それぞれの演算を行なうには時間がかかるため、タイミ
ングクロック20の制御によって、演算に必要な整数倍の
大周期が割り当てられている。本実施例において、おそ
らく桁上げ搬送加算器17と選択器およびラウンダ41はＰ
大周期の遅延を生じる。桁上げ搬送加算器42は入力49に
図示される遅延が追加され、桁上げ搬送加算器42の演算
の遅延とオフチップ接続ライン48の固有の遅延との合同
された遅延は桁上げ搬送加算器42と第２の素子の遅延シ
フトレジスタ45の入力との間の整数倍の大周期となる。
桁上げ搬送加算器42と次の素子の遅延シフトレジスタ45
の入力との間の合同の遅延をＸ大周期と表わす。もし各
チップのフィルタが、それぞれ１大周期を用いて演算を
行なうＮ個のステージを有していると、各チップのＮ個
のステージによる処理時間はＮ大周期となる。各遅延シ
フトレジスタ45による遅延の大周期の数をＹとすると、
Ｘ＋Ｙ＝Ｎが成立する。このようにして、あるチップの
合同結果の出力46と次のチップの中間結果とは次のチッ
プの桁上げ搬送加算器42でそれらの２つが同期化される
ように合わせられる。第２のチップの中間結果は、第１
のチップの合同結果を形成中に第１のチップにデータを
入力した最後の大周期のすぐ後に第２のチップに入力さ
れた入力データを用いて演算される。

それ故、桁上げ搬送加算器42と49とチップ間相互接続
ライン48による大周期遅延はパイプライン結果によって
新たな合同結果の出力が多段式アレイの他のチップに中
間結果の形成と同じ周波数で供給されるようにするが、
パイプラインの遅延によって位相シフトが起こる。

このことによりチップ間の同期化がなされ、入力デー
タの遅延が各チップに供給されないようになる。連続す
るチップ間のチップ間接続ライン48を通って転送される
ビットの数が減少し、各チップの利用可能な限られたス
ペースに必要とされる入力および出力ピンが少なくな
る。24ビットの内の21ビットは第１の素子の選択器およ
びラウンダ41による符号の拡散に先立って使用される
が、24ビットを使用することによって、カスケードのフ
ィルタステージの数をそれぞれ２倍にした後に追加のビ
ットが含まれるようにする。各ステージの丸められた出
力が次のステージの丸められた出力とだけ合同されるよ
うになることによって、第２の素子自体が前のステージ
によってすでに丸められた数のラウンディングを実行し
ない程不正確さは減少する結果となる。

上記実施例において、桁上げ搬送加算器17と選択器お
よびラウンダ41によるＰ大周期の遅延は各チップに共通
であり、遅延シフトレジスタ45によって起こる遅延単位
の数を決定する際に考慮に入れる必要はない。

本発明は上記実施例の細部に限定されることはない。
例えば、もし桁上げ搬送加算器42での合同に先立って各
素子の最後のステージの後に起きたＰ単位の遅延が各チ
ップに共通でない場合、遅延シフトレジスタ45による遅
延の変化がある素子の出力と次の素子の中間結果との同
期化を行なうのに必要となる。

上記実施例は単一チップ素子に関したものであるが、
本発明はボード素子を用いて形成される多段式アレイを
含む他の多段式アレイにも適用できる。また上記実施例
はトランスバーサルフィルタに関したものであるが、他
の信号処理素子すなわち他のアレイにも用いることがで
きる。

【図面の簡単な説明】

第１図は多ビットバイナリコードのデジタル信号の解析
用のトランスバーサルフィルタに用いられた本発明の一
実施例による多重ステージ電気信号処理装置中の１素子
を示すブロック図、 第２図は本発明の一実施例による多重ステージ電気信号
処理装置の動作を説明するためのタイミング図、 第３図は本発明によらないカスケード接続を示すブロッ
ク図、 第４図は第１図に示した素子間の本発明によるカスケー
ド接続を示すブロック図、 第５図は第４図に示した２素子間のカスケード接続の細
部を示すブロック図である。 12,13,14……ステージ、15……制御装置、16,45……シ
フトレジスタ、17……桁上げ搬送加算器、20……タイミ
ングクロック、30,31……素子、34……ステージ。

フロントページの続き (56)参考文献 特開 昭58−162120（ＪＰ，Ａ) 特開 昭58−166824（ＪＰ，Ａ) 特開 昭61−65616（ＪＰ，Ａ) 特開 昭62−36912（ＪＰ，Ａ) 特開 昭59−55618（ＪＰ，Ａ) 特公 平３−17412（ＪＰ，Ｂ２) 米国特許4835725（ＵＳ，Ａ) 欧州特許246911（ＥＰ，Ｂ)

Claims (17)

【特許請求の範囲】
1. 【請求項１】多段式アレイを形成するように相互接続さ
   れた複数の素子に分散配置された複数の信号処理エレメ
   ントと、時間によって変化する入力データを各前記信号
   処理エレメントに入力する供給手段とを有し、同一の入
   力データが各前記素子に同時に供給され、 各前記素子が 少なくとも１個の信号処理エレメントと、 データの入力からある時間間隔を置いて該素子に入力さ
   れた入力データを処理した結果である中間結果を生成す
   る手段と、 第２の素子の前記中間結果と合同するために第１の素子
   の出力を前記第２の素子に供給するようにした相互接続
   手段と、 前記相互接続手段を通して受け取った出力を前記中間結
   果と合同して合同結果を形成する合同手段と、 前記合同結果を前記素子から前記相互接続手段を通して
   出力する出力手段とを有し、 前記相互接続手段が前記中間結果の形成に使用されるた
   めに入力データが第２の素子に入力した時刻から一定の
   時間が経過したある時刻に前記第２の素子の前記中間結
   果と第１の素子から出力された出力とを合同させるよう
   にした信号遅延手段と、 各前記信号処理エレメントにデータを入力する時刻を制
   御すると共に前記素子へのデータの入力と該データを使
   用しての中間結果の形成との間の時間を制御する時間制
   御手段と を有することを特徴とする多重ステージ電気信号処理装
   置。
2. 【請求項２】特許請求の範囲第１項記載の装置におい
   て、一連の時間に制御される周期において各前記信号処
   理エレメントに供給される入力データを更新し各周期ご
   との新たな中間結果を各素子に形成する手段を有し、前
   記時間遅延手段が時間遅延を行なって、第１の素子の出
   力と合同される第２の素子の中間結果が前記第１の素子
   の出力に合同された中間結果を形成する周期のすぐ後の
   周期中に前記第２の素子に入力された入力データから得
   られる中間結果であることを特徴とする多重ステージ電
   気信号処理装置。
3. 【請求項３】特許請求の範囲第１項または第２項記載の
   装置において、各前記素子が鎖状に連続して接続された
   複数の信号処理エレメントを有し、各前記信号処理エレ
   メントがそれぞれある制御された継続時間を有する一連
   の周期において入力データを処理するようになってお
   り、前記素子の中間結果を形成する前記時間間隔が各周
   期の前記継続時間および前記素子の前記信号処理エレメ
   ントの数に依存することを特徴とする多重ステージ電気
   信号処理装置。
4. 【請求項４】特許請求の範囲第３項記載の装置におい
   て、ある信号処理エレメントの出力を１周期後に次の信
   号処理エレメントに供給し次の周期において前記次の信
   号処理エレメントによる入力データに使用されるように
   する手段と、各周期ごとに各前記信号処理エレメントへ
   の入力データを更新する手段とを有することを特徴とす
   る多重ステージ電気信号処理装置。
5. 【請求項５】特許請求の範囲第１項ないし第４項のいず
   れかに記載の装置において、各前記素子が、前記合同手
   段に接続される共に前記素子の信号処理エレメントまた
   は複数の信号処理エレメントによる前記中間結果の生成
   の間に制御された時間遅延を行なうようになっているさ
   らに時間遅延を行なう手段を有し、前記素子の合同結果
   の出力が、合同された出力が前記素子から前記中間結果
   の形成の周波数と等しい周波数で出力されそして制御さ
   れた時間遅延によって遅延される時間に制御されるパイ
   プラインを形成するようになっていることを特徴とする
   多重ステージ電気信号処理装置。
6. 【請求項６】特許請求の範囲第１項ないし第５項のいず
   れかに記載の装置において、前記相互接続手段の一部を
   形成する前記信号遅延手段が各前記素子の入力と前記合
   同手段との間に接続されていることを特徴とする多重ス
   テージ電気信号処理装置。
7. 【請求項７】特許請求の範囲第５項記載の装置におい
   て、前記さらに時間遅延を行なう手段が前記合同手段と
   次の素子の入力との間に接続されていることを特徴とす
   る多重ステージ電気信号処理装置。
8. 【請求項８】特許請求の範囲第５項または第７項記載の
   装置において、第２のさらに時間遅延を行なう手段が各
   前記素子の最後の信号処理エレメントと前記素子の前記
   合同手段との間に接続されていることを特徴とする多重
   ステージ電気信号処理装置。
9. 【請求項９】特許請求の範囲第１項ないし第８項のいず
   れかに記載の装置において、前記信号遅延手段が、デー
   タを順次移動させて時間遅延を行なうシフトレジスタ手
   段、すなわち順アドレス指定を行なう手段をもったメモ
   リを有することを特徴とする多重ステージ電気信号処理
   装置。
10. 【請求項１０】特許請求の範囲第１項ないし第９項のい
    ずれかに記載の装置において、前記合同手段がある素子
    の出力を他の素子の前記中間結果に加算する加算素子を
    有することを特徴とする多重ステージ電気信号処理装
    置。
11. 【請求項１１】特許請求の範囲第１項ないし第10項のい
    ずれかに記載の装置において、前記信号処理エレメント
    のそれぞれが、鎖状に接続され入力データを使用する加
    算および前段の信号処理エレメントの出力との累算を行
    なうようになっている加算素子を有することを特徴とす
    る多重ステージ電気信号処理装置。
12. 【請求項１２】特許請求の範囲第11項に記載の装置にお
    いて、各前記素子が複数の信号処理エレメントを有し、
    各前記信号処理エレメントが鎖状に接続された加算素子
    を有すると共に入力データと係数との乗算および前記乗
    算の結果と鎖状に接続された前段の信号処理エレメント
    によって出力されたデータとの累算を行なうようになっ
    ていることを特徴とする多重ステージ電気信号処理装
    置。
13. 【請求項１３】特許請求の範囲第12項に記載の装置にお
    いて、各前記信号処理エレメントが桁上げ信号を完全に
    処理することなく乗算を行なうように時間制御され、各
    前記素子が鎖状に接続された前記信号処理エレメントの
    最後の出力端に桁上げ搬送加算器を有し、前記素子の桁
    上げ処理された総計を得るようになっていることを特徴
    とする多重ステージ電気信号処理装置。
14. 【請求項１４】特許請求の範囲第１項ないし第13項のい
    ずれかに記載の装置において、前記信号処理エレメント
    がマルチビット２進化表記デジタル信号を処理するよう
    になっており、各前記素子が前記中間結果から各前記信
    号処理エレメントによって処理される前記マルチビット
    ２進化表記デジタル信号よりも小さいビットによって形
    成される信号を選択する選択手段を有することを特徴と
    する多重ステージ電気信号処理装置。
15. 【請求項１５】特許請求の範囲第14項に記載の装置にお
    いて、多段式アレイの隣り合う素子がマルチビット並列
    接続によって相互接続され、前記マルチビット並列接続
    が各信号処理エレメントによって処理されるマルチビッ
    ト信号よりも小さいビットのビット幅を有することを特
    徴とする多重ステージ電気信号処理装置。
16. 【請求項１６】特許請求の範囲第１項ないし第15項のい
    ずれかに記載の装置において、相互接続された多段式ア
    レイの各前記信号処理エレメントの入力データを各前記
    信号処理エレメントによる演算の１周期の後に更新する
    手段を有し、電気信号解析を行なうトランスバーサルフ
    ィルタに設けられることを特徴とする多重ステージ電気
    信号処理装置。
17. 【請求項１７】特許請求の範囲第１項ないし第16項のい
    ずれかに記載の装置において、各前記素子が単一シリコ
    ンチップ素子であることを特徴とする多重ステージ電気
    信号処理装置。