JPH0831841A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0831841A
JPH0831841A JP6159732A JP15973294A JPH0831841A JP H0831841 A JPH0831841 A JP H0831841A JP 6159732 A JP6159732 A JP 6159732A JP 15973294 A JP15973294 A JP 15973294A JP H0831841 A JPH0831841 A JP H0831841A
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conductive film
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electric conductive
insulating film
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Hiroyuki Miwa
浩之 三輪
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    • H10D84/673—Vertical complementary BJTs

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Abstract

(57)【要約】 【目的】 工程数の少なく、低コスト化が図れ、エミッ
タ−ベースの分離を自己整合で行える相補型バイポーラ
トランジスタの製造方法を提供する。 【構成】 電気的に分離されたポリシリコン膜２０、２
４を形成し、ポリシリコン膜２０を、ＮＰＮトランジス
タのベース２５、ＰＮＰトランジスタのエミッタ２６に
用い、ポリシリコン膜２４を、ＮＰＮトランジスタのエ
ミッタ２７、ＰＮＰトランジスタのベース２８に用いる
ことにより、ベース、エミッタのイオン注入等による作
り分けを不要となし、工程数を大幅に削減することが可
能となる。また、エミッタ、ベースの分離を自己整合で
行えるため、微細化による高性能化が可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、さらに詳しくは、高性能相補型（Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ）バイポーラトランジスタに係
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】超高
速、低消費電力ＬＳＩ実現のためのデバイスとして、相
補型バイポーラトランジスタが注目されている。この種
の例としては、１９９３ ＩＥＥＥ 「ＡｎＮＰＮ ３０
ＧＨｚ ３２ＧＨｚ ｆＴ Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｂｉｐｏｌａｒ Ｔｅｃｈｎｏｌｏｇｙ；Ｏｎａｉ
ら」に記載されたものが知られている。このような相補
型バイポーラトランジスタでは、ＮＰＮトランジスタ、
ＰＮＰトランジスタの特性の悪い方のデバイスで性能が
決定されるため、各々の特性を合わせることが望ましい
が従来例ではＮＰＮトランジスタ、ＰＮＰトランジスタ
が完全に対称な形をしており、このような観点からは有
利である。しかしながら、ベースポリサイド電極、エミ
ッタポリシリコン電極のイオン注入等による作り分けが
必要であり、プロセスステップの増大を招き、ＴＡＴ、
コストの面で不利となる問題があった。
【０００３】この発明が解決しようとする課題は、低コ
ストの相補型バイポーラトランジスタを実現するにはど
のような手段を講じればよいかという点にある。
【０００４】
【課題を解決するための手段】そこで、請求項１記載の
発明は、電気的に分離された少なくとも２層の電気伝導
膜を有し、第１層の電気導電膜をベース電極、第２層の
電気導電膜をエミッタ電極とした第１のトランジスタ
と、その第１層の電気導電膜をエミッタ電極、第２層の
電気導電膜をベース電極とした第２のトランジスタと、
を備えたことを、その解決手段としている。
【０００５】また、請求項２記載の発明は、電気的に分
離された少なくとも２層の電気導電膜を有し、第１層の
電気導電膜内に形成された開口部内部に形成された第２
層の電気導電膜を有した第１のトランジスタと、第１層
の電気導電膜外部に形成された第２層の電気導電膜を有
した第２のトランジスタと、を備えたことを特徴として
いる。さらに、請求項３記載の発明は、電気的に分離さ
れた少なくとも２層の電気導電膜を有し、第１層の電気
導電膜により形成されたベース電極及びこのベース電極
内に形成された開口部内に形成された第２層の電気導電
膜により形成されたエミッタ電極を有した第１のトラン
ジスタと、第１層の電気導電膜により形成されたエミッ
タ電極及びこのエミッタ電極外部に形成された第２層の
電気導電膜により形成されたベース電極を有した第２の
トランジスタと、を備えたことを特徴とする。
【０００６】また、請求項４記載の発明は、半導体基板
に第１の絶縁膜を形成する工程と、第１の絶縁膜を開口
する工程と、第１の電気導電膜を形成する工程と、第２
の絶縁膜を形成する工程と、第２の絶縁膜、第１の電気
導電膜の積層膜を加工する工程と、第２の絶縁膜、第１
の電気導電膜の積層膜の一部に第２の開口部を形成する
工程と、該第２の絶縁膜、第１の電気導電膜の積層膜及
び第２の開口部の側壁に第３の絶縁膜を形成する工程
と、第２の電気導電膜を形成する工程と、を備えたこと
を、解決方法としている。
【０００７】さらに、請求項５記載の発明は、半導体基
板に第１の絶縁膜を形成する工程と、該第１の絶縁膜を
開口する工程と、第１の電気導電膜を形成する工程と、
第２の絶縁膜を形成する工程と、該第２の絶縁膜、第１
の電気導電膜の積層膜を加工する工程と、該第２の絶縁
膜、第１の電気導電膜の積層膜の一部に第２の開口部を
形成する工程と、該第２の絶縁膜、第１の電気導電膜の
積層膜及び第２の開口部の側壁に第３の絶縁膜を形成す
る工程と、第２の電気導電膜を形成する工程と、第１の
電気導電膜を拡散源として第１導電型の拡散層を形成す
る工程と、第２の電気導電膜を拡散源として第２導電型
の拡散層を形成する工程と、を備えたことを、解決方法
としている。
【０００８】
【作用】この発明においては、例えば、ＮＰＮトランジ
スタのベース電極をＰＮＰトランジスタのエミッタ電極
と、またＮＰＮトランジスタのエミッタ電極をＰＮＰト
ランジスタのベース電極と、各々同一の電気導電膜で構
成することで、従来必要であったベース電極、エミッタ
電極のイオン注入等による作り分けが不要となり、プロ
セスステップの増大を防止し、短ＴＡＴ（Ｔｕｒｎ Ａ
ｒｏｕｎｄ Ｔｉｍｅ；半導体生産者からユーザーに製
品が供給されるまでの時間）、低コスト化を実現する作
用がある。また、例えば、ＮＰＮトランジスタ、ＰＮＰ
トランジスタ共にエミッタ−ベース分離を同一の絶縁膜
のサイドウォール等にて自己整合（セルフアライン）で
行えるため、微細化による高性能化を可能にする作用を
有する。
【０００９】
【実施例】以下、この発明に係る半導体装置及びその製
造方法の詳細を図面に示す実施例に基づいて説明する。
なお、図１（Ａ）、（Ｂ）及び図２（Ａ）、（Ｂ）は、
ＮＰＮトランジスタ及びＰＮＰトランジスタ（基板ＰＮ
Ｐトランジスタ）のシリコン基板の上部断面図である。
【００１０】まず、図１（Ａ）に示すように、Ｐ型のシ
リコン基板１１にＮ+埋め込み層１２とＰ+埋め込み層１
３を形成した後、０．５〜１．０μｍの膜厚のＮ型のエ
ピタキシャル層１４を形成する。次に、ＰＮＰトランジ
スタ形成領域にＰウェル１５を形成する。これらの領域
は、ＮＰＮトランジスタ及びＰＮＰトランジスタのコレ
クタとなる。次に、膜厚が例えば４００〜８００ｎｍの
素子間分離膜１６をＬＯＣＯＳ技術を用いて形成する。
続いて、素子間分離膜１６の直下に、アイソレイション
用のＰ+拡散層１７を形成する。なお、このＰ+拡散層１
７は、上記したＰウェル１５と同時に形成してもよい。
そして、ＰＮＰトランジスタ形成領域にイオン注入によ
りベース層１８を形成する。さらに、基板全面にＣＶＤ
法にて１００ｎｍ程度の膜厚のＳｉＯ2膜１９を形成し
た後、ＮＰＮトランジスタのベース／エミッタ形成領域
と、ＰＮＰトランジスタのエミッタ形成領域とのＳｉＯ
2膜１９に、ドライエッチング技術にて開口を形成す
る。
【００１１】次に、図１（Ｂ）に示すように、１００〜
２００ｎｍ程度の膜厚のＰ+型のポリシリコン膜２０を
ＣＶＤにて堆積させた後、膜厚２００〜４００ｎｍのＳ
ｉＯ2膜２１をＣＶＤにて形成し、ＮＰＮトランジスタ
のベース電極とＰＮＰトランジスタのエミッタ電極とを
残し、既存のドライエッチング技術により、同図（Ｂ）
に示すようにポリシリコン膜２０及びＳｉＯ2膜２１を
加工する。
【００１２】その後、既存のドライエッチング技術に
て、ＮＰＮトランジスタのベース／エミッタ形成領域を
加工、開口する。次に、ＣＶＤ等により１０〜２０ｎｍ
程度の膜厚のＳｉＯ2膜を形成し、イオン注入を行い、
図２（Ａ）に示すようなベース拡散層２２を形成する。
さらに、ＣＶＤにて膜厚４００〜６００ｎｍ程度のＳｉ
Ｏ2膜を堆積させ、全面エッチバックを行うことによ
り、ＮＰＮトランジスタ、ＰＮＰトランジスタのエミッ
タ／ベース電極分離用のサイドウォール２３を形成す
る。このとき、ＰＮＰトランジスタのベースコンタクト
形成領域のＳｉＯ2膜１９を除去し、シリコン層を露出
させる。なお、このときＳｉＯ2の対Ｓｉ高選択比エッ
チ技術を用いることで、オーバーエッチ時のシリコンの
エッチング量が抑制できる。
【００１３】その後、図２（Ｂ）に示すように、ＣＶＤ
にてＮ+型のポリシリコン膜２４を形成し、既存のドラ
イエッチング技術にて加工することにより、ＮＰＮトラ
ンジスタのエミッタ形成部、ＰＮＰトランジスタのベー
スコンタクト形成部にそのポリシリコン膜２４を残存さ
せる。次に、熱処理を行いＰ+型のポリシリコン２０か
らの不純物拡散により、ＮＰＮトランジスタのベースコ
ンタクト２５及びＰＮＰトランジスタのエミッタ２６
を、またＮ+のポリシリコン膜２４からの不純物拡散に
よりＮＰＮトランジスタのエミッタ２７及びベースコン
タクト２８を各々形成する。その後、既存の配線技術を
用いて各電極を形成すれば本実施例の半導体装置が完成
する。
【００１４】本実施例においては、ＮＰＮトランジスタ
のベース電極をＰＮＰトランジスタのエミッタ電極と、
またＮＰＮトランジスタのエミッタ電極をＰＮＰトラン
ジスタのベース電極と、各々同一の電気導電膜で構成す
ることで、従来必要であったベース電極、エミッタ電極
のイオン注入等による作り分けが不要となり、プロセス
ステップの増大を防止し、短ＴＡＴ（Ｔｕｒｎ Ａｒｏ
ｕｎｄ Ｔｉｍｅ；半導体生産者からユーザーに製品が
供給されるまでの時間）、低コスト化を実現できる。ま
た、ＮＰＮトランジスタ、ＰＮＰトランジスタ共にエミ
ッタ−ベース分離を同一の絶縁膜のサイドウォール等に
て自己整合（セルフアライン）で行えるため、微細化に
よる高性能化が図れる。
【００１５】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。
【００１６】
【発明の効果】以上の説明から明らかなように、この発
明によれば、ＮＰＮトランジスタのベース電極をＰＮＰ
トランジスタのエミッタ電極と、またＮＰＮトランジス
タのエミッタ電極をＰＮＰトランジスタのベース電極
と、各々同一の電気導電膜で構成することで、従来必要
であったベース電極、エミッタ電極のイオン注入等によ
る作り分けが不要となり、プロセスステップの増大を防
止し、短ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄ Ｔｉｍｅ；半
導体生産者からユーザーに製品が供給されるまでの時
間）、低コスト化を実現できる。また、ＮＰＮトランジ
スタ、ＰＮＰトランジスタ共にエミッタ−ベース分離を
同一の絶縁膜のサイドウォール等にて自己整合（セルフ
アライン）で行えるため、微細化による高性能化が図れ
る効果を奏する。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は本発明の実施例を示す断面
図。
【図２】（Ａ）及び（Ｂ）は本発明の実施例を示す断面
図。
【符号の説明】
１１…シリコン基板 １２…Ｎ+埋め込み層 １３…Ｐ+埋め込み層 １４…エピタキシャル層 １５…Ｐウェル １６…素子間分離膜 １７…Ｐ+拡散層 １８…ベース層 １９…ＳｉＯ2膜 ２０…ポリシリコン膜 ２１…ＳｉＯ2膜 ２２…ベース拡散層 ２３…サイドウォール ２４…ポリシリコン膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電気的に分離された少なくとも２層の電
    気伝導膜を有し、 第１層の電気導電膜をベース電極、第２層の電気導電膜
    をエミッタ電極とした第１のトランジスタと、 該第１層の電気導電膜をエミッタ電極、第２層の電気導
    電膜をベース電極とした第２のトランジスタと、を備え
    たことを特徴とする半導体装置。
  2. 【請求項２】 電気的に分離された少なくとも２層の電
    気導電膜を有し、 第１層の電気導電膜内に形成された開口部内部に形成さ
    れた第２層の電気導電膜を有した第１のトランジスタ
    と、 該第１層の電気導電膜外部に形成された第２層の電気導
    電膜を有した第２のトランジスタと、を備えたことを特
    徴とする半導体装置。
  3. 【請求項３】 電気的に分離された少なくとも２層の電
    気導電膜を有し、 第１層の電気導電膜により形成されたベース電極及びこ
    のベース電極内に形成された開口部内に形成された第２
    層の電気導電膜により形成されたエミッタ電極を有した
    第１のトランジスタと、 該第１層の電気導電膜により形成されたエミッタ電極及
    びこのエミッタ電極外部に形成された第２層の電気導電
    膜により形成されたベース電極を有した第２のトランジ
    スタと、を備えたことを特徴とする半導体装置。
  4. 【請求項４】 半導体基板に第１の絶縁膜を形成する工
    程と、 該第１の絶縁膜を開口する工程と、 第１の電気導電膜を形成する工程と、第２の絶縁膜を形
    成する工程と、 該第２の絶縁膜、第１の電気導電膜の積層膜を加工する
    工程と、 該第２の絶縁膜、第１の電気導電膜の積層膜の一部に第
    ２の開口部を形成する工程と、 該第２の絶縁膜、第１の電気導電膜の積層膜及び第２の
    開口部の側壁に第３の絶縁膜を形成する工程と、 第２の電気導電膜を形成する工程と、を備えたことを特
    徴とする半導体装置の製造方法。
  5. 【請求項５】 半導体基板に第１の絶縁膜を形成する工
    程と、 該第１の絶縁膜を開口する工程と、 第１の電気導電膜を形成する工程と、 第２の絶縁膜を形成する工程と、 該第２の絶縁膜、第１の電気導電膜の積層膜を加工する
    工程と、 該第２の絶縁膜、第１の電気導電膜の積層膜の一部に第
    ２の開口部を形成する工程と、 該第２の絶縁膜、第１の電気導電膜の積層膜及び第２の
    開口部の側壁に第３の絶縁膜を形成する工程と、 第２の電気導電膜を形成する工程と、第１の電気導電膜
    を拡散源として第１導電型の拡散層を形成する工程と、 第２の電気導電膜を拡散源として第２導電型の拡散層を
    形成する工程と、を備えたことを特徴とする半導体装置
    の製造方法。
JP6159732A 1994-07-12 1994-07-12 半導体装置及びその製造方法 Pending JPH0831841A (ja)

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