JPS63253664A - バイポ−ラトランジスタ - Google Patents
バイポ−ラトランジスタInfo
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- JPS63253664A JPS63253664A JP62088353A JP8835387A JPS63253664A JP S63253664 A JPS63253664 A JP S63253664A JP 62088353 A JP62088353 A JP 62088353A JP 8835387 A JP8835387 A JP 8835387A JP S63253664 A JPS63253664 A JP S63253664A
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- capacitance
- depletion
- parasitic capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタに関し、特にベース
取り出し用の所謂グラフトベース領域を存するバイポー
ラトランジスタに関する。
取り出し用の所謂グラフトベース領域を存するバイポー
ラトランジスタに関する。
本発明は、エミッタ領域と素子分離領域との間に配され
た高濃度のベース取り出し領域上にベース電極が配され
て成るバイポーラトランジスタにおいて、少なくとも動
作時に、基板表面近傍におけるベース取り出し領域と素
子分離領域との間を空乏状態とすることにより、寄生容
量の低減を図り、高速動作を可能とするものである。
た高濃度のベース取り出し領域上にベース電極が配され
て成るバイポーラトランジスタにおいて、少なくとも動
作時に、基板表面近傍におけるベース取り出し領域と素
子分離領域との間を空乏状態とすることにより、寄生容
量の低減を図り、高速動作を可能とするものである。
高速かつ低消費電力のバイポーラトランジスタとして、
例えば第５図に示すような構造のものが知られている。
例えば第５図に示すような構造のものが知られている。
この第５図において、例えばｐ型の半導体基板１上にｎ
型半導体層が例えばエピタキシャル成長により設けられ
、このｎ型半導体層は酸化シリコン等の素子分離領域２
により幾つかの島状領域、例えば領域３等に分離されて
いる。
型半導体層が例えばエピタキシャル成長により設けられ
、このｎ型半導体層は酸化シリコン等の素子分離領域２
により幾つかの島状領域、例えば領域３等に分離されて
いる。
この島状領域３のｎ型半導体層の表面に臨んでｐ型のベ
ース領域４が形成され、このベース領域４内にｎ０型の
エミッタ８１Ｊ！ｌｉ５が形成されている。
ース領域４が形成され、このベース領域４内にｎ０型の
エミッタ８１Ｊ！ｌｉ５が形成されている。
このベース領域４は、略々中央部の本来のベースの機能
を果たすベース活性領域４１と、ベース電極取り出しの
ための高濃度の所謂グラフトベース領域４ｇとから成っ
ている。グラフトベース領域４ｇはｐ゛型型詰結晶２９
３７層ベース取り出し電極６からのｐ型不純物拡散によ
り、またベース活性領域４１は上記ベース取り出し電極
６をマスクとするｐ型不純物注入により、それぞれ形成
される。エミッタ領域５は、上記ベース取り出し電極６
の少なくとも側壁に形成された絶縁Ｎ８をマスクとし、
この絶縁層８上に形成されたエミッタ取り出し用のｎ°
型多結晶シリコンＮ７からのｎ型不純物導入により形成
される。さらに、ベース取り出し電極６にはＡＩ！、等
のベース電極９Ｂが、またｎ゛型型詰結晶シリコン１１
フはエミッタを極９Ｅがそれぞれ接続されている。なお
、この第５図の例では、コレクタ領域となるｎ型エピタ
キシャル層の島状領域３に対して、ｎ゛型の埋め込み層
１１及びｎ°型の電極取り出し領域１２を介してコレク
タ電極９Ｃを電気的に接続している。
を果たすベース活性領域４１と、ベース電極取り出しの
ための高濃度の所謂グラフトベース領域４ｇとから成っ
ている。グラフトベース領域４ｇはｐ゛型型詰結晶２９
３７層ベース取り出し電極６からのｐ型不純物拡散によ
り、またベース活性領域４１は上記ベース取り出し電極
６をマスクとするｐ型不純物注入により、それぞれ形成
される。エミッタ領域５は、上記ベース取り出し電極６
の少なくとも側壁に形成された絶縁Ｎ８をマスクとし、
この絶縁層８上に形成されたエミッタ取り出し用のｎ°
型多結晶シリコンＮ７からのｎ型不純物導入により形成
される。さらに、ベース取り出し電極６にはＡＩ！、等
のベース電極９Ｂが、またｎ゛型型詰結晶シリコン１１
フはエミッタを極９Ｅがそれぞれ接続されている。なお
、この第５図の例では、コレクタ領域となるｎ型エピタ
キシャル層の島状領域３に対して、ｎ゛型の埋め込み層
１１及びｎ°型の電極取り出し領域１２を介してコレク
タ電極９Ｃを電気的に接続している。
このような構造の所謂グラフトベース型のバイポーラト
ランジスタによれば、エミッタ、ベースの自己整合化に
よる工程の簡略化、寄生容量の低減化が図れ、エミツタ
幅の微細化、所謂シャロージヤンクション化が図れる。
ランジスタによれば、エミッタ、ベースの自己整合化に
よる工程の簡略化、寄生容量の低減化が図れ、エミツタ
幅の微細化、所謂シャロージヤンクション化が図れる。
ところで、第６図は、上記トランジスタの所謂グラフト
ベースｗＩ域４ｇ付近の拡大図を示すものである。この
第６図からも明らかなように、接合底面近傍の空乏ＮＤ
ｐを介しての寄生容ＮＣ０が大きく存在し、高速化の障
害となる。また、選択酸化法等により素子骨ＨｉＩ域２
を形成する際に、領域２の境界部の半導体表面近傍に発
生する所謂バーズビークのため、素子寸法にばらつきが
生じ、特に素子の占有面積を縮小して高集積化を図る際
の寸法のばらつきが相対的に大きくなり、高集積化の障
害となる。
ベースｗＩ域４ｇ付近の拡大図を示すものである。この
第６図からも明らかなように、接合底面近傍の空乏ＮＤ
ｐを介しての寄生容ＮＣ０が大きく存在し、高速化の障
害となる。また、選択酸化法等により素子骨ＨｉＩ域２
を形成する際に、領域２の境界部の半導体表面近傍に発
生する所謂バーズビークのため、素子寸法にばらつきが
生じ、特に素子の占有面積を縮小して高集積化を図る際
の寸法のばらつきが相対的に大きくなり、高集積化の障
害となる。
これらの点を考慮して、第７図に示すような構造のバイ
ポーラトランジスタが提案されている。
ポーラトランジスタが提案されている。
すなわち、半導体表面に薄い絶縁膜１４を被着形成し、
この絶縁膜１４に対し、上記素子分離領域２の境界から
所定の距離を隔てて窓開けした後、上記ｐ゛型型詰結晶
シリコンり成るベース取り出し電極６を被着形成してい
る。このときの上記所定距離とは、前述した素子分離領
域２の境界部での所謂バーズビークによる影響を回避し
得るように設定される。他の構造は上記第５図の例と同
様であるため、対応する部分に同じ指示符号を付して説
明を省略する。
この絶縁膜１４に対し、上記素子分離領域２の境界から
所定の距離を隔てて窓開けした後、上記ｐ゛型型詰結晶
シリコンり成るベース取り出し電極６を被着形成してい
る。このときの上記所定距離とは、前述した素子分離領
域２の境界部での所謂バーズビークによる影響を回避し
得るように設定される。他の構造は上記第５図の例と同
様であるため、対応する部分に同じ指示符号を付して説
明を省略する。
この第７図のバイポーラトランジスタによれば、比較的
高い精度でベース面積を小さくでき、寄生容量の低減が
図れる。
高い精度でベース面積を小さくでき、寄生容量の低減が
図れる。
しかしながら、この第７図のグラフトベース領域４ｇの
近傍を見ると、第８図に示すように、グラフトベース５
１Ｍ４ｇを囲むような空乏層り、が存在するため、コレ
クターベース間容量を考えるとき、接合底面部側の容量
Ｃｏ’、接合側面部側の容量Ｃ３、絶縁膜１４を介して
ベース取り出し電極６とコレクタ領域（ｎ型エピタキシ
ャルＦＭ）３とにより形成される容ＩＪｃｏｘ等が生ず
ることになり、寸法次第によっては、かえって第５図の
構造よりも寄生容量が大きくなってしまうこともあり得
る。
近傍を見ると、第８図に示すように、グラフトベース５
１Ｍ４ｇを囲むような空乏層り、が存在するため、コレ
クターベース間容量を考えるとき、接合底面部側の容量
Ｃｏ’、接合側面部側の容量Ｃ３、絶縁膜１４を介して
ベース取り出し電極６とコレクタ領域（ｎ型エピタキシ
ャルＦＭ）３とにより形成される容ＩＪｃｏｘ等が生ず
ることになり、寸法次第によっては、かえって第５図の
構造よりも寄生容量が大きくなってしまうこともあり得
る。
本発明は、上述の問題点を解決すべくなされたものであ
り、コレクターベース間の寄生容量を削減し、高速化を
図り得るようなバイポーラトランジスタの提供を目的と
する。
り、コレクターベース間の寄生容量を削減し、高速化を
図り得るようなバイポーラトランジスタの提供を目的と
する。
本発明は、上述の問題点を解決するために、高濃度のベ
ース取り出し領域がエミッタ領域と素子分離領域との間
に配され、上記ベース取り出し領域上にベース電極が配
されて成るバイポーラトランジスタにおいて、動作時に
、上記ベース取り出し領域と上記素子分離領域との間に
亘る基板表面近傍に空乏領域を有することを特徴とする
。
ース取り出し領域がエミッタ領域と素子分離領域との間
に配され、上記ベース取り出し領域上にベース電極が配
されて成るバイポーラトランジスタにおいて、動作時に
、上記ベース取り出し領域と上記素子分離領域との間に
亘る基板表面近傍に空乏領域を有することを特徴とする
。
上記ベース取り出し領域と上記素子分離領域との間の基
板表面近傍が空乏状態となることにより、コレクターベ
ース間の寄生容量が大幅に低減され、高速化が実現可能
となる。
板表面近傍が空乏状態となることにより、コレクターベ
ース間の寄生容量が大幅に低減され、高速化が実現可能
となる。
第１図は、本発明の一実施例となる半導体装置の要部を
取り出して示す概略断面図である。
取り出して示す概略断面図である。
この第１図において、例えばｐ型の半導体基板２１上に
ｎ型半導体層がエピタキシャル成長等により設けられ、
このｎ型半導体層は酸化シリコン幸のｔ噂頭謔ｘＴｈｚ
衾す貴λ紅の・＄提量憤σ−′−−昇ば−−−−−′−
−−−−−６−へ−ｑ“−−−η −−壜−−−−−、
−ｐ−−−−−−）ぞ−一−５−ｍ酷訃・−・；で−：
−，こ趙攪「１５−粍一λ−征（−ζきχ−−１、゛−
１シー歪ｐ＝−よ ソーりｍ−□４−一でけｑ−−８二
；−シー゛−０−；；−−５−全；ニーＬ−ｍ−、−１
−−−シー−−−−−−シ−−−−−一−）ニーーーー
〇機彎を果たすべ一人活ｊＩ■坂２−’４ｉと、−ベニ
人−電極取り出しのための高濃度の所謂グラフトベー；
Ａ−夕−，１ｌＡ−丁、−＋１−ｊＱ；−ｙ−Ｊ−、−
−’−Ｐ−７Ｔにイーノ″−ｒ二−−−−１・べ−−領
域２４ｇはｐ°型多結晶シリコン層のベース取り出し電
極２６からのｐ型不純物拡散により形成され、また、ベ
ース活性領域２４ｉは上記ベース取り出し電極２６をマ
スクとするｐ型不純物注入により形成される。エミッタ
領域２５は、上記ベース取り出し電極２６の少なくとも
側壁に形成された絶縁層２８をマスクとし、この絶縁層
２日上に形成されたエミッタ取り出し用のｎ゛型多結晶
シリコン層２７からのｎ型不純物導入により形成される
。
ｎ型半導体層がエピタキシャル成長等により設けられ、
このｎ型半導体層は酸化シリコン幸のｔ噂頭謔ｘＴｈｚ
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−−−−−６−へ−ｑ“−−−η −−壜−−−−−、
−ｐ−−−−−−）ぞ−一−５−ｍ酷訃・−・；で−：
−，こ趙攪「１５−粍一λ−征（−ζきχ−−１、゛−
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〇機彎を果たすべ一人活ｊＩ■坂２−’４ｉと、−ベニ
人−電極取り出しのための高濃度の所謂グラフトベー；
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−’−Ｐ−７Ｔにイーノ″−ｒ二−−−−１・べ−−領
域２４ｇはｐ°型多結晶シリコン層のベース取り出し電
極２６からのｐ型不純物拡散により形成され、また、ベ
ース活性領域２４ｉは上記ベース取り出し電極２６をマ
スクとするｐ型不純物注入により形成される。エミッタ
領域２５は、上記ベース取り出し電極２６の少なくとも
側壁に形成された絶縁層２８をマスクとし、この絶縁層
２日上に形成されたエミッタ取り出し用のｎ゛型多結晶
シリコン層２７からのｎ型不純物導入により形成される
。
さらに、ベース取り出し電極２６にはへ〇等の−−ベー
□ス−を檜Ｔ−ｚ−’Ｈ’％、−−ま−たｎ−−ＩＹ碇
ｉ石−ン”）−ｒ ン′−二ｉグγ３固乞工疵ンを極１
９−ε−抄宅太７昶−果統さコニしぞｌ；’； ；１．
ｓ” １１ ｂ −７−°ｍ＄−４４の例Ｙｃｔ−コ
ＬＪｊ） −−−−−−−−ヨー鶴ｆシ擦＄−Ｓミ
奮ツ去−１；′：ｍ普底惑欺亙藪ニーで−−□−−−−
−に一対−１〜゛て−に型の１里・めｉ゛み−−（ｊｌ
、び、−ぢ。 −−−漕」Ｅ取
−力−史−し１−岬−３Ｊ−Ａ、Ａ、−Ｌ、７−ｙ）；
；乞μｊ＝ｍ−９？、□□□□□□□−一−−−−
−−−１”＊雷儒６ｈＬ７ｔ！ｔＡＩ−７−ｊ、１．ス
−ここで、上記ｐ０型多結晶シリコン層のベース−タ
ー−１狡−リ−１６■（Ｊ４噛７本〜−２肩イー乾］
！−二Ｄ−嫡Ｔ ご゛−−フぐ ２万ビーさ−ｈ
−た絶縁膜３４上に被着形成されており、この絶縁膜３
４に穿設された開口部３５を介してベース取り出し電極
２６がエピタキシャル成長層（島状領域）２３に接触し
、上記ｐ型不純物拡散が行われるようになっている。こ
の場合、上記開口部３５については、上記素子分離領域
２２の境界から所定距離を隔てた位置に形成することに
より、素子分離領域２２の境界部に生ずる所謂バーズビ
ークの影響を回避し、寸法精度のばらつきを抑えている
。従って、グラフトベース領域２４ｇは上記素子分ＩＩ
Ｉ ｅｆｆ域２２から所定距離を隔てて配設されること
になる。
□ス−を檜Ｔ−ｚ−’Ｈ’％、−−ま−たｎ−−ＩＹ碇
ｉ石−ン”）−ｒ ン′−二ｉグγ３固乞工疵ンを極１
９−ε−抄宅太７昶−果統さコニしぞｌ；’； ；１．
ｓ” １１ ｂ −７−°ｍ＄−４４の例Ｙｃｔ−コ
ＬＪｊ） −−−−−−−−ヨー鶴ｆシ擦＄−Ｓミ
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−に一対−１〜゛て−に型の１里・めｉ゛み−−（ｊｌ
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−力−史−し１−岬−３Ｊ−Ａ、Ａ、−Ｌ、７−ｙ）；
；乞μｊ＝ｍ−９？、□□□□□□□−一−−−−
−−−１”＊雷儒６ｈＬ７ｔ！ｔＡＩ−７−ｊ、１．ス
−ここで、上記ｐ０型多結晶シリコン層のベース−タ
ー−１狡−リ−１６■（Ｊ４噛７本〜−２肩イー乾］
！−二Ｄ−嫡Ｔ ご゛−−フぐ ２万ビーさ−ｈ
−た絶縁膜３４上に被着形成されており、この絶縁膜３
４に穿設された開口部３５を介してベース取り出し電極
２６がエピタキシャル成長層（島状領域）２３に接触し
、上記ｐ型不純物拡散が行われるようになっている。こ
の場合、上記開口部３５については、上記素子分離領域
２２の境界から所定距離を隔てた位置に形成することに
より、素子分離領域２２の境界部に生ずる所謂バーズビ
ークの影響を回避し、寸法精度のばらつきを抑えている
。従って、グラフトベース領域２４ｇは上記素子分ＩＩ
Ｉ ｅｆｆ域２２から所定距離を隔てて配設されること
になる。
本発明においては、半導体基板表面、すなわち上記エピ
タキシャル層（の島状領域２３）の表面であって、上記
高濃度のベース取り出し領域であるグラフトベース領域
２４ｇと上記素子分離領域２２との間に亘る部分の近傍
に、少なくとも素子の動作状態において空乏領域となる
領域３７を設けるものであり、具体的には、例えばこの
領域３７を所謂真性半導体領域とするものである。
タキシャル層（の島状領域２３）の表面であって、上記
高濃度のベース取り出し領域であるグラフトベース領域
２４ｇと上記素子分離領域２２との間に亘る部分の近傍
に、少なくとも素子の動作状態において空乏領域となる
領域３７を設けるものであり、具体的には、例えばこの
領域３７を所謂真性半導体領域とするものである。
このような真性半導体領域３７は、例えば予めイオン注
入等により上記ｎ型エピタキシャル層のｎ型不純物を打
ち消す程度のｐ型不純物を導入することで形成すればよ
い。この他、動作状態において充分に空乏化されるもの
であれば、ｎ−型あるいはｐ−型となるように上記半導
体領域３７を形成してもよい。
入等により上記ｎ型エピタキシャル層のｎ型不純物を打
ち消す程度のｐ型不純物を導入することで形成すればよ
い。この他、動作状態において充分に空乏化されるもの
であれば、ｎ−型あるいはｐ−型となるように上記半導
体領域３７を形成してもよい。
第２図は、動作状態における上記グラフトベース領域２
４ｇと上記素子分離領域２２との間に亘る部分を拡大し
て示すものであり、領域３７が完全に空乏化されている
ことより、空乏領域Ｄｐはグラフトベース領域２４ｇと
素子分離領域２２との間に亘って途切れることなく形成
されている。
４ｇと上記素子分離領域２２との間に亘る部分を拡大し
て示すものであり、領域３７が完全に空乏化されている
ことより、空乏領域Ｄｐはグラフトベース領域２４ｇと
素子分離領域２２との間に亘って途切れることなく形成
されている。
このとき、薄い絶縁膜３４下の寄生容量Ｃｏｘ’ は、
前述した従来の絶縁膜１４の寄生容量Ｃｏｘと空乏層Ｄ
ｐの容量との直列接続容量になり、大幅に低下する。ま
た、グラフトベース領域２４ｇの側面部の容量Ｃｓ’は
、実効的な空乏層幅が広くなり、低下する。なお、接合
底面側の寄生容３１ｃｏ’は従来と略々同様であるが、
上記容１ｃｏｘ’及び容量Ｃｓ’が低下することより、
コレクターベース間の容量を大幅に低減することが可能
になった。
前述した従来の絶縁膜１４の寄生容量Ｃｏｘと空乏層Ｄ
ｐの容量との直列接続容量になり、大幅に低下する。ま
た、グラフトベース領域２４ｇの側面部の容量Ｃｓ’は
、実効的な空乏層幅が広くなり、低下する。なお、接合
底面側の寄生容３１ｃｏ’は従来と略々同様であるが、
上記容１ｃｏｘ’及び容量Ｃｓ’が低下することより、
コレクターベース間の容量を大幅に低減することが可能
になった。
このような領域３７を設けない場合には、コレクターベ
ース間にバイアス電圧が印加されることによって空乏層
が広がっても、第３図に示すようにコレクタ領域となる
島状領域２３の角部等において空乏化し難い部分が残り
、これによる寄生容量が無視できない。
ース間にバイアス電圧が印加されることによって空乏層
が広がっても、第３図に示すようにコレクタ領域となる
島状領域２３の角部等において空乏化し難い部分が残り
、これによる寄生容量が無視できない。
これに対して、上記真性半導体領域（ｎ−型領域やｐ−
型領域でもよい）３７を予め設けて動作状態での空乏化
を促進することにより、基板表面である島状領域２３の
表面近傍であって、上記グラフトベース領域２４ｇと素
子分離領域２２との間の部分は、全領域に亘って空乏層
が途切れることなく形成される。
型領域でもよい）３７を予め設けて動作状態での空乏化
を促進することにより、基板表面である島状領域２３の
表面近傍であって、上記グラフトベース領域２４ｇと素
子分離領域２２との間の部分は、全領域に亘って空乏層
が途切れることなく形成される。
ところで、動作時に上記グラフトベース領域２４ｇと素
子分離領域２２との間に亘る基板表面近傍に空乏領域が
形成されるようにするためには、上記真性（あるいはｎ
−型、ｐ−型）半導体領域３７を設ける以外に、第４図
に示すように、負の電荷Ｑｓｓを存する八ｆｚｏｚ（ア
ルミナ）等の絶縁膜３４°を用いてもよい。
子分離領域２２との間に亘る基板表面近傍に空乏領域が
形成されるようにするためには、上記真性（あるいはｎ
−型、ｐ−型）半導体領域３７を設ける以外に、第４図
に示すように、負の電荷Ｑｓｓを存する八ｆｚｏｚ（ア
ルミナ）等の絶縁膜３４°を用いてもよい。
この第４図の例においては、絶縁Ｉｔ！３４’ に負の
電荷Ｑｓｓが生じているため、この絶縁膜３４゜の下部
の島状領域２３の表面近傍に空乏層が生じ易くなってお
り、少なくとも動作時には、上記グラフトベース領域２
４ｇと素子分離領域２２との間に亘る基板表面近傍の全
領域が空乏層化されるものである。この空乏層化により
寄生容量が低減されることは勿論である。
電荷Ｑｓｓが生じているため、この絶縁膜３４゜の下部
の島状領域２３の表面近傍に空乏層が生じ易くなってお
り、少なくとも動作時には、上記グラフトベース領域２
４ｇと素子分離領域２２との間に亘る基板表面近傍の全
領域が空乏層化されるものである。この空乏層化により
寄生容量が低減されることは勿論である。
なお、本発明は上記実施例のみに限定されるものではな
く、例えば上記ｐ、ｎの導電型を互いに逆として構成し
てもよい。この他、本発明の要旨を逸脱しない範囲内に
おいて種々の変更が可能である。
く、例えば上記ｐ、ｎの導電型を互いに逆として構成し
てもよい。この他、本発明の要旨を逸脱しない範囲内に
おいて種々の変更が可能である。
以上の説明からも明らかなように、本発明に係るバイポ
ーラトランジスタによれば、少なくとも動作時に、ベー
ス取り出し領域（グラフトベース領域）と素子分離領域
との間の基板（例えばエピタキシャル成長層の島状領域
）表面近傍が空乏状態となり、コレクターベース間の寄
生容量が大幅に低減され、高速化が実現可能となる。
ーラトランジスタによれば、少なくとも動作時に、ベー
ス取り出し領域（グラフトベース領域）と素子分離領域
との間の基板（例えばエピタキシャル成長層の島状領域
）表面近傍が空乏状態となり、コレクターベース間の寄
生容量が大幅に低減され、高速化が実現可能となる。
第１図は本発明の一実施例を示す概略断面図、第２図は
第１図の実施例の要部を拡大して示す概略断面図、第３
図は従来の空乏層形成状態の一例を示す概略平面図、第
４図は本発明の他の実施例を示す概略断面図、第５図な
いし第８図は従来例を示し、第５図は従来例を示す概略
断面図、第６図は第５図の従来例の要部を拡大して示す
概略断面図、第７図は他の従来例を示す概略断面図、第
８図は第７図の従来例の要部を拡大して示す概略断面図
である。 ２１・・・半導体基板 ２２・・・素子分離領域 ２３・・・島状領域（ｎ型エピタキシャル層）２４・・
・ベース領域 ２４ｉ・・・ベース活性領域 ２４ｇ・・・グラフトベース領域（ベース電極取り出し
領域） ２５・・・エミノク領域 ２６・・・ベース取り出し電極 ３４・・・絶縁膜 ３７・・・真性半導体領域
第１図の実施例の要部を拡大して示す概略断面図、第３
図は従来の空乏層形成状態の一例を示す概略平面図、第
４図は本発明の他の実施例を示す概略断面図、第５図な
いし第８図は従来例を示し、第５図は従来例を示す概略
断面図、第６図は第５図の従来例の要部を拡大して示す
概略断面図、第７図は他の従来例を示す概略断面図、第
８図は第７図の従来例の要部を拡大して示す概略断面図
である。 ２１・・・半導体基板 ２２・・・素子分離領域 ２３・・・島状領域（ｎ型エピタキシャル層）２４・・
・ベース領域 ２４ｉ・・・ベース活性領域 ２４ｇ・・・グラフトベース領域（ベース電極取り出し
領域） ２５・・・エミノク領域 ２６・・・ベース取り出し電極 ３４・・・絶縁膜 ３７・・・真性半導体領域
Claims (1)
- 【特許請求の範囲】 高濃度のベース取り出し領域がエミッタ領域と素子分離
領域との間に配され、上記ベース取り出し領域上にベー
ス電極が配されて成るバイポーラトランジスタにおいて
、 動作時に、上記ベース取り出し領域と上記素子分離領域
との間にわたる基板表面近傍に空乏領域を有することを
特徴とするバイポーラトランジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088353A JPS63253664A (ja) | 1987-04-10 | 1987-04-10 | バイポ−ラトランジスタ |
| KR1019880002429A KR0118111B1 (ko) | 1987-04-10 | 1988-03-09 | 바이폴라트랜지스터 |
| CA000562891A CA1307357C (en) | 1987-04-10 | 1988-03-30 | Graft base bipolar transistor |
| US07/175,263 US4984053A (en) | 1987-04-10 | 1988-03-30 | Bipolar transistor with reduced parasitic capacitance |
| EP88105630A EP0286117B1 (en) | 1987-04-10 | 1988-04-08 | Bipolar transistor |
| DE88105630T DE3882565T2 (de) | 1987-04-10 | 1988-04-08 | Bipolartransistor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088353A JPS63253664A (ja) | 1987-04-10 | 1987-04-10 | バイポ−ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253664A true JPS63253664A (ja) | 1988-10-20 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088353A Pending JPS63253664A (ja) | 1987-04-10 | 1987-04-10 | バイポ−ラトランジスタ |
Country Status (6)
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- 1988-04-08 DE DE88105630T patent/DE3882565T2/de not_active Expired - Lifetime
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| KR0118111B1 (ko) | 1997-09-30 |
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