JPH0831867A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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- JPH0831867A JPH0831867A JP6167632A JP16763294A JPH0831867A JP H0831867 A JPH0831867 A JP H0831867A JP 6167632 A JP6167632 A JP 6167632A JP 16763294 A JP16763294 A JP 16763294A JP H0831867 A JPH0831867 A JP H0831867A
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- film electrode
- semiconductor element
- substrate
- film substrate
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/3494—Heating processes for reflow soldering
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 実装を薄くし、外部からの曲げ応力にも耐え
ることができる半導体素子の接続方法を提供する。 【構成】 薄膜電極４が設けられたフィルム基板３と、
薄膜電極９が設けられかつ薄膜化された半導体チップ１
との接続方法であり、加熱光であるアニール用レーザビ
ーム６を、フィルム基板３上の薄膜電極４に設けられた
切り欠き部を通して半導体チップ１上の薄膜電極９に披
着されたはんだ５に照射し、前記はんだ５を溶かすこと
により、薄膜電極４，９を接続してフィルム基板３と半
導体チップ１とを接続する。
ることができる半導体素子の接続方法を提供する。 【構成】 薄膜電極４が設けられたフィルム基板３と、
薄膜電極９が設けられかつ薄膜化された半導体チップ１
との接続方法であり、加熱光であるアニール用レーザビ
ーム６を、フィルム基板３上の薄膜電極４に設けられた
切り欠き部を通して半導体チップ１上の薄膜電極９に披
着されたはんだ５に照射し、前記はんだ５を溶かすこと
により、薄膜電極４，９を接続してフィルム基板３と半
導体チップ１とを接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の接続方法
に関し、特に薄膜化された半導体素子、いわゆるＳＤＩ
Ｔ (Super Device Integration Technology)チップの接
続方法に関するものである。
に関し、特に薄膜化された半導体素子、いわゆるＳＤＩ
Ｔ (Super Device Integration Technology)チップの接
続方法に関するものである。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】半導体素子の接続技術としては、ワイヤボ
ンディング方式やＣＣＢ (Controlled Collapse Bondin
g)バンプ方式が一般的である。
ンディング方式やＣＣＢ (Controlled Collapse Bondin
g)バンプ方式が一般的である。
【０００４】ここで、前記ワイヤボンディング方式で
は、その接続部の高さに２００〜３００μｍを必要と
し、また、前記ＣＣＢバンプ方式では１００μｍ程度を
必要とする。
は、その接続部の高さに２００〜３００μｍを必要と
し、また、前記ＣＣＢバンプ方式では１００μｍ程度を
必要とする。
【０００５】なお、前記ワイヤボンディング方式やＣＣ
Ｂバンプ方式に関しては、例えば、総研出版株式会社発
行「超ＬＳＩテクノロジー」昭和６０年６月１日発行、
武石喜幸、その他２名（監訳）、５８９頁〜６００頁に
紹介されている。
Ｂバンプ方式に関しては、例えば、総研出版株式会社発
行「超ＬＳＩテクノロジー」昭和６０年６月１日発行、
武石喜幸、その他２名（監訳）、５８９頁〜６００頁に
紹介されている。
【０００６】
【発明が解決しようとする課題】ところが、前記した技
術においては、厚さ２０〜３０μｍ程度の薄膜化された
半導体素子であるＳＤＩＴチップの接続を行う場合、そ
の実装の高さの点で、十分に効果を出しているとは言え
ず、技術的には不向きと思われる。
術においては、厚さ２０〜３０μｍ程度の薄膜化された
半導体素子であるＳＤＩＴチップの接続を行う場合、そ
の実装の高さの点で、十分に効果を出しているとは言え
ず、技術的には不向きと思われる。
【０００７】また、５００μｍ程度の厚さを有する半導
体素子の接続に関して、特にその接続に前記ＣＣＢバン
プ方式を用いた場合、電極との接続媒体がはんだバンプ
であることによりその接続部が強く、外部から曲げ応力
が加わると、半導体素子の一部が欠けるという問題が発
生する。
体素子の接続に関して、特にその接続に前記ＣＣＢバン
プ方式を用いた場合、電極との接続媒体がはんだバンプ
であることによりその接続部が強く、外部から曲げ応力
が加わると、半導体素子の一部が欠けるという問題が発
生する。
【０００８】そこで、本発明の目的は、実装を薄くし、
外部からの曲げ応力にも耐えることができる半導体素子
の接続方法を提供することにある。
外部からの曲げ応力にも耐えることができる半導体素子
の接続方法を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明による半導体素子の接続
方法は、配線を有したフィルム基板上に設けられた薄膜
電極と、薄膜化された半導体素子上に設けられた薄膜電
極との位置を合わせた後、加熱光を用いて、前記加熱光
を前記フィルム基板側から前記フィルム基板上の薄膜電
極に照射し、前記フィルム基板上の薄膜電極と前記半導
体素子上の薄膜電極との少なくとも一方に予め披着され
ていたはんだを加熱して溶かすことにより、両方の薄膜
電極を接続するものである。
方法は、配線を有したフィルム基板上に設けられた薄膜
電極と、薄膜化された半導体素子上に設けられた薄膜電
極との位置を合わせた後、加熱光を用いて、前記加熱光
を前記フィルム基板側から前記フィルム基板上の薄膜電
極に照射し、前記フィルム基板上の薄膜電極と前記半導
体素子上の薄膜電極との少なくとも一方に予め披着され
ていたはんだを加熱して溶かすことにより、両方の薄膜
電極を接続するものである。
【００１２】さらに、前記加熱光として、アニール用レ
ーザビームあるいはアニール用ランプを利用し、前記加
熱光を前記フィルム基板上の薄膜電極を通して前記はん
だに照射するものである。
ーザビームあるいはアニール用ランプを利用し、前記加
熱光を前記フィルム基板上の薄膜電極を通して前記はん
だに照射するものである。
【００１３】また、配線を有したフィルム基板上に設け
られた薄膜電極と、薄膜化された半導体素子上に設けら
れた薄膜電極との両方の薄膜電極の表面を鏡面仕上げ
し、真空雰囲気の中で、両方の薄膜電極の位置を合わせ
た後、圧着法により、両方の薄膜電極を接続するもので
ある。
られた薄膜電極と、薄膜化された半導体素子上に設けら
れた薄膜電極との両方の薄膜電極の表面を鏡面仕上げ
し、真空雰囲気の中で、両方の薄膜電極の位置を合わせ
た後、圧着法により、両方の薄膜電極を接続するもので
ある。
【００１４】さらに、前記フィルム基板上の薄膜電極、
および薄膜化された半導体素子の薄膜電極に金もしくは
金合金を用いるものである。
および薄膜化された半導体素子の薄膜電極に金もしくは
金合金を用いるものである。
【００１５】
【作用】上記した手段によれば、前記フィルム基板上の
薄膜電極、あるいは薄膜化された半導体素子上の薄膜電
極の少なくとも一方に、予めはんだを披着し、加熱光を
用いて、前記加熱光を前記フィルム基板上の薄膜電極を
通して前記はんだに照射することにより、前記はんだを
加熱して溶かすことができる。これにより、両方の薄膜
電極を接続することができ、その結果、薄形の実装（フ
ィルム基板と薄膜化された半導体素子とで厚さ合計４０
〜５０μｍ程度の実装）を実現することができる。
薄膜電極、あるいは薄膜化された半導体素子上の薄膜電
極の少なくとも一方に、予めはんだを披着し、加熱光を
用いて、前記加熱光を前記フィルム基板上の薄膜電極を
通して前記はんだに照射することにより、前記はんだを
加熱して溶かすことができる。これにより、両方の薄膜
電極を接続することができ、その結果、薄形の実装（フ
ィルム基板と薄膜化された半導体素子とで厚さ合計４０
〜５０μｍ程度の実装）を実現することができる。
【００１６】さらに、前記加熱光として、アニール用レ
ーザビームあるいはアニール用ランプを利用し、前記加
熱光を前記フィルム基板上の薄膜電極を通して前記はん
だに照射することにより、前記フィルム基板の表面側か
ら前記はんだに対して前記加熱光を照射することができ
る。
ーザビームあるいはアニール用ランプを利用し、前記加
熱光を前記フィルム基板上の薄膜電極を通して前記はん
だに照射することにより、前記フィルム基板の表面側か
ら前記はんだに対して前記加熱光を照射することができ
る。
【００１７】また、前記フィルム基板上の薄膜電極と、
薄膜化された半導体素子上の薄膜電極との両方の薄膜電
極の表面を鏡面仕上げし、真空雰囲気の中で、両方の薄
膜電極の位置を合わせた後、圧着法により接続すること
により、前記同様に薄形の実装を実現することができ
る。
薄膜化された半導体素子上の薄膜電極との両方の薄膜電
極の表面を鏡面仕上げし、真空雰囲気の中で、両方の薄
膜電極の位置を合わせた後、圧着法により接続すること
により、前記同様に薄形の実装を実現することができ
る。
【００１８】さらに、前記フィルム基板上の薄膜電極、
および薄膜化された半導体素子の薄膜電極に金もしくは
金合金を用いることにより、前記薄膜電極を酸化しにく
くするとともに、導電率を高めることができる。
および薄膜化された半導体素子の薄膜電極に金もしくは
金合金を用いることにより、前記薄膜電極を酸化しにく
くするとともに、導電率を高めることができる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２０】（実施例１）図１は本発明による半導体素
子の接続方法の一実施例を示す部分側面図、図２は本発
明による半導体素子の接続方法の一実施例を示す部分斜
視図、図３は本発明による半導体素子の接続方法で用い
られるフィルム基板の構造の一実施例を示す拡大部分断
面図、図４は本発明による半導体素子の接続方法におけ
る加熱光の照射方法の一実施例を示す拡大部分斜視図で
ある。
子の接続方法の一実施例を示す部分側面図、図２は本発
明による半導体素子の接続方法の一実施例を示す部分斜
視図、図３は本発明による半導体素子の接続方法で用い
られるフィルム基板の構造の一実施例を示す拡大部分断
面図、図４は本発明による半導体素子の接続方法におけ
る加熱光の照射方法の一実施例を示す拡大部分斜視図で
ある。
【００２１】まず、本実施例１による半導体素子の接続
方法で用いるフィルム基板と半導体素子との構造につい
て説明すると、前記フィルム基板３はポリイミド系など
の耐熱性の高い樹脂からなり、厚さ２０μｍ程度のもの
である。さらに、フィルム基板３に実装される半導体素
子である半導体チップ１からの信号を外部に伝達する配
線７を有し、該配線７に導通された薄膜電極４が設けら
れている。
方法で用いるフィルム基板と半導体素子との構造につい
て説明すると、前記フィルム基板３はポリイミド系など
の耐熱性の高い樹脂からなり、厚さ２０μｍ程度のもの
である。さらに、フィルム基板３に実装される半導体素
子である半導体チップ１からの信号を外部に伝達する配
線７を有し、該配線７に導通された薄膜電極４が設けら
れている。
【００２２】なお、フィルム基板３上の薄膜電極４は、
半導体チップ１上の薄膜電極９と同じ配置で設けられ、
金もしくは金合金などからなるメッキ状のものであり、
厚さ0.１μｍ程度である。また、前記薄膜電極４にはス
リットなどの切り欠き部１０が設けられている。
半導体チップ１上の薄膜電極９と同じ配置で設けられ、
金もしくは金合金などからなるメッキ状のものであり、
厚さ0.１μｍ程度である。また、前記薄膜電極４にはス
リットなどの切り欠き部１０が設けられている。
【００２３】さらに、前記薄膜電極４の下地８はタング
ステン、クロム、銅、金などの合金からなるものであ
る。
ステン、クロム、銅、金などの合金からなるものであ
る。
【００２４】また、フィルム基板３に実装される半導体
チップ１は、厚さ２０μｍ程度に薄膜化されたものであ
り、その表面には薄膜電極９を有している。
チップ１は、厚さ２０μｍ程度に薄膜化されたものであ
り、その表面には薄膜電極９を有している。
【００２５】なお、半導体チップ１上の薄膜電極９は前
記フィルム基板３上の薄膜電極４と同様の金もしくは金
合金などからなるメッキ状のものであり、厚さ0.１μｍ
程度である。
記フィルム基板３上の薄膜電極４と同様の金もしくは金
合金などからなるメッキ状のものであり、厚さ0.１μｍ
程度である。
【００２６】次に、本実施例１による半導体素子の接続
方法について説明すると、始めに、薄膜化された半導体
素子である２つの半導体チップ１が、ＳＤＩＴ技術（半
導体素子の欠陥部だけを薄膜化して取り出し、他のサン
プルを移植するなどの技術）によって薄い基板２（例え
ば、ＩＣカードなどの基板部材）上に貼り付けられてい
る。
方法について説明すると、始めに、薄膜化された半導体
素子である２つの半導体チップ１が、ＳＤＩＴ技術（半
導体素子の欠陥部だけを薄膜化して取り出し、他のサン
プルを移植するなどの技術）によって薄い基板２（例え
ば、ＩＣカードなどの基板部材）上に貼り付けられてい
る。
【００２７】そこへ、配線７を有するフィルム基板３を
用いて前記２つの半導体チップ１を結線する。その際、
フィルム基板３上の薄膜電極４、あるいは半導体チップ
１上の薄膜電極９のどちらかに予め厚さ１〜２μｍ程度
の微量のはんだ５を披着しておく。
用いて前記２つの半導体チップ１を結線する。その際、
フィルム基板３上の薄膜電極４、あるいは半導体チップ
１上の薄膜電極９のどちらかに予め厚さ１〜２μｍ程度
の微量のはんだ５を披着しておく。
【００２８】なお、フィルム基板３と薄膜化された半導
体チップ１との接続に際し、まず両者の位置決めについ
て説明すると、予め半導体チップ１とフィルム基板３と
に目印１２などを付けておき、最初に半導体チップ１を
所定の位置に固定する。ここで、目印１２はお互いの薄
膜電極４，９の位置を合わせるためのものである。
体チップ１との接続に際し、まず両者の位置決めについ
て説明すると、予め半導体チップ１とフィルム基板３と
に目印１２などを付けておき、最初に半導体チップ１を
所定の位置に固定する。ここで、目印１２はお互いの薄
膜電極４，９の位置を合わせるためのものである。
【００２９】また、カメラ１３などのモニタ手段によっ
て半導体チップ１の上方から半導体チップ１を撮影す
る。
て半導体チップ１の上方から半導体チップ１を撮影す
る。
【００３０】その後、フィルム基板３を搬送し、前記モ
ニタ手段であるカメラ１３によって映し出された画像上
で両者の目印１２の位置を合わせることにより、フィル
ム基板３と半導体チップ１のお互いの薄膜電極４，９の
位置を合わせることができる。
ニタ手段であるカメラ１３によって映し出された画像上
で両者の目印１２の位置を合わせることにより、フィル
ム基板３と半導体チップ１のお互いの薄膜電極４，９の
位置を合わせることができる。
【００３１】続いて、フィルム基板３の表面側から加熱
光であるアニール用レーザビーム６を用いて、薄膜電極
４，９のどちらかに予め披着された微量のはんだ５を加
熱する。
光であるアニール用レーザビーム６を用いて、薄膜電極
４，９のどちらかに予め披着された微量のはんだ５を加
熱する。
【００３２】この時、フィルム基板３の薄膜電極４には
スリットなどの切り欠き部１０が設けられているため、
アニール用レーザビーム６を照射する際に、前記アニー
ル用レーザビーム６を切り欠き部１０を通してはんだ５
に直接照射する。
スリットなどの切り欠き部１０が設けられているため、
アニール用レーザビーム６を照射する際に、前記アニー
ル用レーザビーム６を切り欠き部１０を通してはんだ５
に直接照射する。
【００３３】これにより、はんだ５を加熱してはんだ５
が溶け、フィルム基板３上の薄膜電極４と、半導体チッ
プ１上の薄膜電極９とを接続することができる。さら
に、このアニール用レーザビーム６を各薄膜電極４，９
に照射することにより、半導体チップ１をフィルム基板
３に実装することができる。
が溶け、フィルム基板３上の薄膜電極４と、半導体チッ
プ１上の薄膜電極９とを接続することができる。さら
に、このアニール用レーザビーム６を各薄膜電極４，９
に照射することにより、半導体チップ１をフィルム基板
３に実装することができる。
【００３４】なお、前記加熱光としてはアニール用レー
ザビーム６の他に、アニール用ランプなどを用いてもよ
い。
ザビーム６の他に、アニール用ランプなどを用いてもよ
い。
【００３５】本実施例１による半導体素子の接続方法に
よれば、以下のような効果が得られる。
よれば、以下のような効果が得られる。
【００３６】すなわち、フィルム基板３上の薄膜電極４
と、薄膜化された半導体チップ１上の薄膜電極９とを接
続することにより、薄形の実装（フィルム基板３と半導
体チップ１とで厚さ合計４０〜５０μｍ程度の実装）を
実現することができる。
と、薄膜化された半導体チップ１上の薄膜電極９とを接
続することにより、薄形の実装（フィルム基板３と半導
体チップ１とで厚さ合計４０〜５０μｍ程度の実装）を
実現することができる。
【００３７】これにより、電子手帳や電子式卓上計算機
などの薄形の電子機器をさらに薄形にすることができ
る。
などの薄形の電子機器をさらに薄形にすることができ
る。
【００３８】また、前記ＳＤＩＴ技術によって薄膜化さ
れた半導体チップ１を薄い基板２に貼り付ける場合に、
土台となる前記基板２に厚さ0.1mm 程度、もしくはそれ
以下のものを使用することにより、ＩＣカードやＩＤタ
グ（タグカード）などのカード部材においても、さらに
薄形にすることができる。
れた半導体チップ１を薄い基板２に貼り付ける場合に、
土台となる前記基板２に厚さ0.1mm 程度、もしくはそれ
以下のものを使用することにより、ＩＣカードやＩＤタ
グ（タグカード）などのカード部材においても、さらに
薄形にすることができる。
【００３９】その結果、前記カード部材においてはその
実装がより薄くなり、外部からの曲げに対しても前記カ
ード部材が撓うことにより、前記カード部材の破損を低
減することができる。
実装がより薄くなり、外部からの曲げに対しても前記カ
ード部材が撓うことにより、前記カード部材の破損を低
減することができる。
【００４０】また、フィルム基板３上の薄膜電極４、お
よび薄膜化された半導体チップ１上の薄膜電極９に金も
しくは金合金を用いることにより、前記薄膜電極４，９
を酸化しにくくするとともに、導電率を高めることがで
きる。
よび薄膜化された半導体チップ１上の薄膜電極９に金も
しくは金合金を用いることにより、前記薄膜電極４，９
を酸化しにくくするとともに、導電率を高めることがで
きる。
【００４１】なお、本実施例１による半導体チップ１の
接続方法は、大気中でその作業が行なえるため、フィル
ム基板３の長さがある程度長い場合であっても半導体チ
ップ１の接続作業を行うことができる。
接続方法は、大気中でその作業が行なえるため、フィル
ム基板３の長さがある程度長い場合であっても半導体チ
ップ１の接続作業を行うことができる。
【００４２】（実施例２）図５は本発明による半導体素
子の接続方法の他の実施例を示す部分側面図である。
子の接続方法の他の実施例を示す部分側面図である。
【００４３】図２、図３および図５を用いて、本実施例
２による半導体素子の接続方法で用いるフィルム基板と
半導体素子との構造について説明する。
２による半導体素子の接続方法で用いるフィルム基板と
半導体素子との構造について説明する。
【００４４】まず、フィルム基板３は実施例１で説明し
たものと同様に、ポリイミド系などの耐熱性の高い樹脂
からなり、厚さ２０μｍ程度のものである。さらに、フ
ィルム基板３に実装される半導体素子である半導体チッ
プ１からの信号を外部に伝達する配線７を有し、該配線
７に導通された薄膜電極４が設けられている。
たものと同様に、ポリイミド系などの耐熱性の高い樹脂
からなり、厚さ２０μｍ程度のものである。さらに、フ
ィルム基板３に実装される半導体素子である半導体チッ
プ１からの信号を外部に伝達する配線７を有し、該配線
７に導通された薄膜電極４が設けられている。
【００４５】なお、フィルム基板３上の薄膜電極４は、
半導体チップ１上の薄膜電極９と同じ配置で設けられ、
金もしくは金合金などからなるメッキ状のものであり、
厚さ0.１μｍ程度である。また、前記薄膜電極４の表面
は鏡面仕上げされている。
半導体チップ１上の薄膜電極９と同じ配置で設けられ、
金もしくは金合金などからなるメッキ状のものであり、
厚さ0.１μｍ程度である。また、前記薄膜電極４の表面
は鏡面仕上げされている。
【００４６】さらに、前記薄膜電極４の下地８はタング
ステン、クロム、銅、金などの合金からなるものであ
る。
ステン、クロム、銅、金などの合金からなるものであ
る。
【００４７】また、フィルム基板３に実装される半導体
チップ１は、厚さ２０μｍ程度に薄膜化されたものであ
り、その表面には薄膜電極９を有している。
チップ１は、厚さ２０μｍ程度に薄膜化されたものであ
り、その表面には薄膜電極９を有している。
【００４８】なお、半導体チップ１上の薄膜電極９は前
記フィルム基板３上の薄膜電極４と同様の金もしくは金
合金などからなるメッキ状のものであり、厚さ0.１μｍ
程度である。さらに、前記薄膜電極９もその表面が鏡面
仕上げされている。
記フィルム基板３上の薄膜電極４と同様の金もしくは金
合金などからなるメッキ状のものであり、厚さ0.１μｍ
程度である。さらに、前記薄膜電極９もその表面が鏡面
仕上げされている。
【００４９】次に、本実施例２による半導体素子の接続
方法について説明すると、始めに、薄膜化された半導体
素子である２つの半導体チップ１が、ＳＤＩＴ技術（半
導体素子の欠陥部だけを薄膜化して取り出し、他のサン
プルを移植するなどの技術）によって薄い基板２（例え
ば、ＩＣカードなどの基板部材）上に貼り付けられてい
る。
方法について説明すると、始めに、薄膜化された半導体
素子である２つの半導体チップ１が、ＳＤＩＴ技術（半
導体素子の欠陥部だけを薄膜化して取り出し、他のサン
プルを移植するなどの技術）によって薄い基板２（例え
ば、ＩＣカードなどの基板部材）上に貼り付けられてい
る。
【００５０】そこへ、配線７を有するフィルム基板３を
用いて前記２つの半導体チップ１の結線を行う。
用いて前記２つの半導体チップ１の結線を行う。
【００５１】なお、本実施例２による半導体素子の接続
方法は、真空雰囲気の中で鏡面仕上げされた薄膜電極
４，９を圧着法により接続するものである。
方法は、真空雰囲気の中で鏡面仕上げされた薄膜電極
４，９を圧着法により接続するものである。
【００５２】まず、フィルム基板３と、薄膜化された半
導体チップ１との接続に際し、真空雰囲気（図示しない
真空装置など）中における両者の位置決めについては、
例えば、実施例１で説明した位置決め方法と同様の方法
で行う。
導体チップ１との接続に際し、真空雰囲気（図示しない
真空装置など）中における両者の位置決めについては、
例えば、実施例１で説明した位置決め方法と同様の方法
で行う。
【００５３】これにより、フィルム基板３と半導体チッ
プ１のお互いの薄膜電極４，９の位置を合わせた後、所
定の荷重による圧着法でフィルム基板３上の薄膜電極４
と、半導体チップ１上の薄膜電極９とを接続する。
プ１のお互いの薄膜電極４，９の位置を合わせた後、所
定の荷重による圧着法でフィルム基板３上の薄膜電極４
と、半導体チップ１上の薄膜電極９とを接続する。
【００５４】この時、薄膜電極４，９がそれぞれ鏡面仕
上げされているため、薄膜電極４と薄膜電極９とが接続
することができる。
上げされているため、薄膜電極４と薄膜電極９とが接続
することができる。
【００５５】その結果、半導体チップ１をフィルム基板
３に実装することができる。
３に実装することができる。
【００５６】本実施例２による半導体素子の接続方法に
よれば、以下のような効果が得られる。
よれば、以下のような効果が得られる。
【００５７】すなわち、真空雰囲気中での圧着法を用い
ることにより、薄膜電極４，９の接続において、はんだ
５を使用せずに済む。
ることにより、薄膜電極４，９の接続において、はんだ
５を使用せずに済む。
【００５８】さらに、はんだ５を使用しないことによ
り、はんだ５を溶かすアニール用レーザビーム６（図１
参照）などの加熱光も使用せずに済む。
り、はんだ５を溶かすアニール用レーザビーム６（図１
参照）などの加熱光も使用せずに済む。
【００５９】これらにより、接続時に使用する材料を削
減でき、また、予めはんだ５を披着する作業や、前記加
熱光を照射する作業などを省くことができる。
減でき、また、予めはんだ５を披着する作業や、前記加
熱光を照射する作業などを省くことができる。
【００６０】なお、本実施例２の半導体素子の接続方法
によるその他の効果については、実施例１で説明したも
のと同様であるため、その重複説明は省略する。
によるその他の効果については、実施例１で説明したも
のと同様であるため、その重複説明は省略する。
【００６１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００６２】例えば、実施例１で説明したフィルム基板
上の薄膜電極に設けられる切り欠き部は、スリットに限
らず、薄膜電極が部分的に存在しない状態であれば、ど
んな形状であってもよい。
上の薄膜電極に設けられる切り欠き部は、スリットに限
らず、薄膜電極が部分的に存在しない状態であれば、ど
んな形状であってもよい。
【００６３】また、実施例１および実施例２で説明した
半導体素子の接続方法によれば、図６の他の実施例に示
すように、ＳＤＩＴ技術で薄い基板２に取り付けられた
半導体チップ１と、前記基板２上に設けられた薄膜電極
１１とをフィルム基板３の薄膜電極４を介して接続する
ことも可能である。
半導体素子の接続方法によれば、図６の他の実施例に示
すように、ＳＤＩＴ技術で薄い基板２に取り付けられた
半導体チップ１と、前記基板２上に設けられた薄膜電極
１１とをフィルム基板３の薄膜電極４を介して接続する
ことも可能である。
【００６４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６５】（１）．フィルム基板上の薄膜電極と、薄
膜化された半導体素子上の薄膜電極とを接続することに
より、薄形の実装（前記フィルム基板と半導体素子とで
厚さ合計４０〜５０μｍ程度の実装）を実現することが
できる。
膜化された半導体素子上の薄膜電極とを接続することに
より、薄形の実装（前記フィルム基板と半導体素子とで
厚さ合計４０〜５０μｍ程度の実装）を実現することが
できる。
【００６６】これにより、電子手帳や電子式卓上計算機
などの薄形の電子機器をさらに薄形にすることができ
る。
などの薄形の電子機器をさらに薄形にすることができ
る。
【００６７】（２）．ＳＤＩＴ技術によって薄膜化され
た半導体素子を薄い基板に貼り付ける場合に、土台とな
る前記基板に厚さ0.1mm 程度、もしくはそれ以下のもの
を使用することにより、ＩＣカードやＩＤタグ（タグカ
ード）などのカード部材においても、さらに薄形の実装
を実現することができる。
た半導体素子を薄い基板に貼り付ける場合に、土台とな
る前記基板に厚さ0.1mm 程度、もしくはそれ以下のもの
を使用することにより、ＩＣカードやＩＤタグ（タグカ
ード）などのカード部材においても、さらに薄形の実装
を実現することができる。
【００６８】その結果、前記カード部材においてはその
実装がより薄くなり、外部からの曲げに対しても前記カ
ード部材が撓うことにより、前記カード部材の破損を低
減することができる。
実装がより薄くなり、外部からの曲げに対しても前記カ
ード部材が撓うことにより、前記カード部材の破損を低
減することができる。
【００６９】（３）．フィルム基板上の薄膜電極、およ
び薄膜化された半導体素子上の薄膜電極に金もしくは金
合金を用いることにより、前記薄膜電極を酸化しにくく
するとともに、導電率を高めることができる。
び薄膜化された半導体素子上の薄膜電極に金もしくは金
合金を用いることにより、前記薄膜電極を酸化しにくく
するとともに、導電率を高めることができる。
【００７０】（４）．フィルム基板と半導体素子との接
続方法に、真空雰囲気中での圧着法を用いることによ
り、両者の薄膜電極間の接続において、はんだを使用せ
ずに済み、さらに、はんだを使用しないことにより、前
記はんだを溶かすアニール用レーザビームなどの加熱光
も使用せずに済む。
続方法に、真空雰囲気中での圧着法を用いることによ
り、両者の薄膜電極間の接続において、はんだを使用せ
ずに済み、さらに、はんだを使用しないことにより、前
記はんだを溶かすアニール用レーザビームなどの加熱光
も使用せずに済む。
【００７１】これによって、薄膜電極間の接続時に使用
する材料を削減でき、また、予めはんだを披着する作業
や、前記加熱光を照射する作業などを省くことができ
る。
する材料を削減でき、また、予めはんだを披着する作業
や、前記加熱光を照射する作業などを省くことができ
る。
【図１】本発明による半導体素子の接続方法の一実施例
を示す部分側面図である。
を示す部分側面図である。
【図２】本発明による半導体素子の接続方法の一実施例
を示す部分斜視図である。
を示す部分斜視図である。
【図３】本発明による半導体素子の接続方法で用いられ
るフィルム基板の構造の一実施例を示す拡大部分断面図
である。
るフィルム基板の構造の一実施例を示す拡大部分断面図
である。
【図４】本発明による半導体素子の接続方法における加
熱光の照射方法の一実施例を示す拡大部分斜視図であ
る。
熱光の照射方法の一実施例を示す拡大部分斜視図であ
る。
【図５】本発明による半導体素子の接続方法の他の実施
例を示す部分側面図である。
例を示す部分側面図である。
【図６】本発明による半導体素子の接続方法の他の実施
例を示す部分側面図である。
例を示す部分側面図である。
１ 半導体チップ（半導体素子） ２ 基板 ３ フィルム基板 ４ 薄膜電極 ５ はんだ ６ アニール用レーザビーム（加熱光） ７ 配線 ８ 下地 ９ 薄膜電極 １０ 切り欠き部 １１ 薄膜電極 １２ 目印 １３ カメラ（モニタ手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐美 光雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (4)
- 【請求項１】 配線を有したフィルム基板上に設けられ
た薄膜電極と薄膜化された半導体素子上に設けられた薄
膜電極との位置を合わせた後、加熱光を用いて、該加熱
光を前記フィルム基板側から前記フィルム基板上の薄膜
電極に照射し、前記フィルム基板上の薄膜電極と前記半
導体素子上の薄膜電極との少なくとも一方に予め披着さ
れていたはんだを加熱して溶かすことにより、両方の薄
膜電極を接続することを特徴とする半導体素子の接続方
法。 - 【請求項２】 請求項１記載の半導体素子の接続方法で
あって、前記加熱光として、アニール用レーザビームあ
るいはアニール用ランプを利用し、前記加熱光を前記フ
ィルム基板上の薄膜電極を通して前記はんだに照射する
ことを特徴とする半導体素子の接続方法。 - 【請求項３】 配線を有したフィルム基板上に設けられ
た薄膜電極と、薄膜化された半導体素子上に設けられた
薄膜電極との両方の薄膜電極の表面を鏡面仕上げし、真
空雰囲気の中で、両方の薄膜電極の位置を合わせた後、
圧着法により、両方の薄膜電極を接続することを特徴と
する半導体素子の接続方法。 - 【請求項４】 請求項１，２または３記載の半導体素子
の接続方法であって、前記フィルム基板上の薄膜電極、
および薄膜化された半導体素子の薄膜電極に金もしくは
金合金を用いることを特徴とする半導体素子の接続方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167632A JPH0831867A (ja) | 1994-07-20 | 1994-07-20 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167632A JPH0831867A (ja) | 1994-07-20 | 1994-07-20 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831867A true JPH0831867A (ja) | 1996-02-02 |
Family
ID=15853382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6167632A Withdrawn JPH0831867A (ja) | 1994-07-20 | 1994-07-20 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922372B1 (ko) * | 2008-01-23 | 2009-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 |
-
1994
- 1994-07-20 JP JP6167632A patent/JPH0831867A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922372B1 (ko) * | 2008-01-23 | 2009-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |