JPH06350097A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06350097A JPH06350097A JP5133145A JP13314593A JPH06350097A JP H06350097 A JPH06350097 A JP H06350097A JP 5133145 A JP5133145 A JP 5133145A JP 13314593 A JP13314593 A JP 13314593A JP H06350097 A JPH06350097 A JP H06350097A
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Abstract
(57)【要約】
【構成】ｐ型半導体基板１上に互いに分離して設けられ
たｎ型のドレイン領域８およびソース領域９を備えたデ
ータ読み出し領域と、ｐ型半導体基板１上に均一な膜厚
を有するゲート絶縁膜２，浮遊ゲート電極３，層間絶縁
膜４，浮遊ゲート電極５，層間絶縁膜６，制御ゲート７
の積層構造を有する記憶領域を備えたＭＯＳトランジス
タの１素子をメモリセルとし、２層の浮遊ゲート電極間
のトンネル現象を用いて浮遊ゲート電極３と浮遊ゲート
電極５間で電子の密度を制御することにより電気的書換
えを行う。 【効果】書き換え回数に依存したメモリセルの読み出し
動作の劣化がない。また、書換え動作電圧を発生するの
に必要な昇圧および降圧回路をチップ内に形成でき、微
細構造で３Ｖ外部単一電源駆動が可能な不揮発性半導体
記憶装置が提供できる。
たｎ型のドレイン領域８およびソース領域９を備えたデ
ータ読み出し領域と、ｐ型半導体基板１上に均一な膜厚
を有するゲート絶縁膜２，浮遊ゲート電極３，層間絶縁
膜４，浮遊ゲート電極５，層間絶縁膜６，制御ゲート７
の積層構造を有する記憶領域を備えたＭＯＳトランジス
タの１素子をメモリセルとし、２層の浮遊ゲート電極間
のトンネル現象を用いて浮遊ゲート電極３と浮遊ゲート
電極５間で電子の密度を制御することにより電気的書換
えを行う。 【効果】書き換え回数に依存したメモリセルの読み出し
動作の劣化がない。また、書換え動作電圧を発生するの
に必要な昇圧および降圧回路をチップ内に形成でき、微
細構造で３Ｖ外部単一電源駆動が可能な不揮発性半導体
記憶装置が提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書換機能を備え
た不揮発性半導体記憶装置に関わり、特に、書換え回数
の向上を可能とする不揮発性半導体記憶装置に関する。
た不揮発性半導体記憶装置に関わり、特に、書換え回数
の向上を可能とする不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置は、例え
ば、特開昭62−276878号や特開平3−219496号公報に示
される電気的一括消去型のＮＯＲ型フラッシュメモリと
呼ばれる記憶装置が開発されている。
ば、特開昭62−276878号や特開平3−219496号公報に示
される電気的一括消去型のＮＯＲ型フラッシュメモリと
呼ばれる記憶装置が開発されている。
【０００３】従来のＮＯＲ型フラッシュメモリセルは、
シリコン基板上にゲート酸化膜を介して浮遊ゲート電極
／層間絶縁膜／制御ゲートが積層構造で形成され、ホッ
トエレクトロン注入現象を用いてシリコン基板（ドレイ
ン側）から浮遊ゲート電極に電子を注入し、また、Ｆ−
Ｎ（Fowler−Nordheim）トンネル現象を用いて浮遊ゲー
ト電極からシリコン基板（ソース側）に電子を放出する
ことにより、浮遊ゲート電極中の電子の個数を制御して
いた。浮遊ゲート電極中に多数の電子を蓄積し、メモリ
セルのしきい値電圧を高くした状態を書込み状態とし、
浮遊ゲート電極中の電子数を減少させ、しきい値電圧を
低くした状態を消去状態とし、情報の記憶を行ってい
た。
シリコン基板上にゲート酸化膜を介して浮遊ゲート電極
／層間絶縁膜／制御ゲートが積層構造で形成され、ホッ
トエレクトロン注入現象を用いてシリコン基板（ドレイ
ン側）から浮遊ゲート電極に電子を注入し、また、Ｆ−
Ｎ（Fowler−Nordheim）トンネル現象を用いて浮遊ゲー
ト電極からシリコン基板（ソース側）に電子を放出する
ことにより、浮遊ゲート電極中の電子の個数を制御して
いた。浮遊ゲート電極中に多数の電子を蓄積し、メモリ
セルのしきい値電圧を高くした状態を書込み状態とし、
浮遊ゲート電極中の電子数を減少させ、しきい値電圧を
低くした状態を消去状態とし、情報の記憶を行ってい
た。
【０００４】
【発明が解決しようとする課題】従来のＮＯＲ型フラッ
シュメモリセルでは、ゲート酸化膜を介してチャネル領
域と浮遊ゲート電極間でホットエレクトロン現象やＦ−
Ｎトンネル現象により電子の注入・放出を行っていた。
このため、ホットエレクトロン現象による電子注入時に
は、ドレイン端において発生した電子が酸化膜近傍にお
いて電子正孔対を発生し、ゲート酸化膜に正孔が逆に注
入され、ゲート酸化膜中に蓄積されていた。また、Ｆ−
Ｎトンネル現象による電子放出時には、シリコン基板側
で発生した正孔が電界の向きにしたがってゲート酸化膜
に注入され、ゲート酸化膜中に蓄積されていた。二つの
現象のうち少なくとも一方を用いて情報の書き換えを行
う場合、書き換え回数が少ない時には、正孔の注入量も
少なく、メモリセルの電流駆動能力βを低下させるに至
らない。しかし、書き換え回数が十万回以上と増加して
くると、ゲート酸化膜を通過する電荷量が１クーロン以
上となり、正孔の蓄積量が増加し、劣化がチャネル全面
に拡がる。その結果、メモリセルのしきい値電圧が変動
するとともに、ゲート酸化膜とシリコン基板界面の界面
準位の発生を促し、メモリセルの電流駆動能力βが低下
するという問題点があった。
シュメモリセルでは、ゲート酸化膜を介してチャネル領
域と浮遊ゲート電極間でホットエレクトロン現象やＦ−
Ｎトンネル現象により電子の注入・放出を行っていた。
このため、ホットエレクトロン現象による電子注入時に
は、ドレイン端において発生した電子が酸化膜近傍にお
いて電子正孔対を発生し、ゲート酸化膜に正孔が逆に注
入され、ゲート酸化膜中に蓄積されていた。また、Ｆ−
Ｎトンネル現象による電子放出時には、シリコン基板側
で発生した正孔が電界の向きにしたがってゲート酸化膜
に注入され、ゲート酸化膜中に蓄積されていた。二つの
現象のうち少なくとも一方を用いて情報の書き換えを行
う場合、書き換え回数が少ない時には、正孔の注入量も
少なく、メモリセルの電流駆動能力βを低下させるに至
らない。しかし、書き換え回数が十万回以上と増加して
くると、ゲート酸化膜を通過する電荷量が１クーロン以
上となり、正孔の蓄積量が増加し、劣化がチャネル全面
に拡がる。その結果、メモリセルのしきい値電圧が変動
するとともに、ゲート酸化膜とシリコン基板界面の界面
準位の発生を促し、メモリセルの電流駆動能力βが低下
するという問題点があった。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、データ読み出し領域と記憶領域を分
離し、記憶情報を書き換える際にデータ読み出し領域を
劣化させない構造を考案した。ここでは、データ読み出
し領域と記憶領域を積層化して、その記憶領域が複数の
記憶単位の積層構造からなり、記憶単位間の記憶量の移
動で情報を記憶する。例えば、記憶単位として浮遊ゲー
ト構造を用いたメモリセルにより、課題を解決する手法
を説明する。
めに、本発明では、データ読み出し領域と記憶領域を分
離し、記憶情報を書き換える際にデータ読み出し領域を
劣化させない構造を考案した。ここでは、データ読み出
し領域と記憶領域を積層化して、その記憶領域が複数の
記憶単位の積層構造からなり、記憶単位間の記憶量の移
動で情報を記憶する。例えば、記憶単位として浮遊ゲー
ト構造を用いたメモリセルにより、課題を解決する手法
を説明する。
【０００６】本発明は、図１，図２に示すように、ｐ型
半導体基板１に互いに分離して設けられたｎ型のドレイ
ン領域８およびソース領域９を備えたデータ読み出し領
域と、浮遊ゲート電極を記憶単位とし、ｐ型半導体基板
１上に均一な膜厚を有するゲート絶縁膜２を介して形成
された浮遊ゲート電極３と、浮遊ゲート電極３上に層間
絶縁膜４を介して形成された浮遊ゲート電極５と、浮遊
ゲート電極５上に層間絶縁膜６を介して形成された制御
ゲート７を積層構造に有する記憶領域を備えたＭＯＳト
ランジスタの１素子をメモリセルとした不揮発性半導体
記憶装置である。メモリセルを行と列のマトリックス状
に複数個配列したメモリアレイを備え、同一列上の複数
個のメモリセルのドレイン領域が列毎に形成されたデー
タ線に接続し、同一行上のメモリセルの制御ゲートが行
毎に形成されたワード線に接続することにより、電気的
に書き換え可能な不揮発性半導体記憶装置が形成でき
る。不揮発性半導体記憶装置において、浮遊ゲート電極
５に保持した電子を浮遊ゲート電極３に移動する電気的
消去動作を行う際には、消去動作の対象となるメモリセ
ルの制御ゲート７に半導体基板１に対して負電圧を印加
し、半導体基板１を接地する。これにより、浮遊ゲート
電極３と浮遊ゲート電極５間の層間絶縁膜４に１０ＭＶ
／cm程度の強い電界が加わり、トンネル現象により電子
が浮遊ゲート電極５から浮遊ゲート電極３に移動する。
半導体基板１に互いに分離して設けられたｎ型のドレイ
ン領域８およびソース領域９を備えたデータ読み出し領
域と、浮遊ゲート電極を記憶単位とし、ｐ型半導体基板
１上に均一な膜厚を有するゲート絶縁膜２を介して形成
された浮遊ゲート電極３と、浮遊ゲート電極３上に層間
絶縁膜４を介して形成された浮遊ゲート電極５と、浮遊
ゲート電極５上に層間絶縁膜６を介して形成された制御
ゲート７を積層構造に有する記憶領域を備えたＭＯＳト
ランジスタの１素子をメモリセルとした不揮発性半導体
記憶装置である。メモリセルを行と列のマトリックス状
に複数個配列したメモリアレイを備え、同一列上の複数
個のメモリセルのドレイン領域が列毎に形成されたデー
タ線に接続し、同一行上のメモリセルの制御ゲートが行
毎に形成されたワード線に接続することにより、電気的
に書き換え可能な不揮発性半導体記憶装置が形成でき
る。不揮発性半導体記憶装置において、浮遊ゲート電極
５に保持した電子を浮遊ゲート電極３に移動する電気的
消去動作を行う際には、消去動作の対象となるメモリセ
ルの制御ゲート７に半導体基板１に対して負電圧を印加
し、半導体基板１を接地する。これにより、浮遊ゲート
電極３と浮遊ゲート電極５間の層間絶縁膜４に１０ＭＶ
／cm程度の強い電界が加わり、トンネル現象により電子
が浮遊ゲート電極５から浮遊ゲート電極３に移動する。
【０００７】浮遊ゲート電極３に保持した電子を浮遊ゲ
ート電極５に移動する電気的書込み動作を行う際には、
書込み動作の対象となる複数個のメモリセルの制御ゲー
ト７に半導体基板１に対して正電圧を印加し、他の全て
の電極と半導体基板１を接地する。これにより、浮遊ゲ
ート電極３と浮遊ゲート電極５間の層間絶縁膜４に１０
ＭＶ／cm程度の強い電界が上記書込み時と逆方向に加わ
り、トンネル現象により電子が浮遊ゲート電極３から浮
遊ゲート電極５に移動する。
ート電極５に移動する電気的書込み動作を行う際には、
書込み動作の対象となる複数個のメモリセルの制御ゲー
ト７に半導体基板１に対して正電圧を印加し、他の全て
の電極と半導体基板１を接地する。これにより、浮遊ゲ
ート電極３と浮遊ゲート電極５間の層間絶縁膜４に１０
ＭＶ／cm程度の強い電界が上記書込み時と逆方向に加わ
り、トンネル現象により電子が浮遊ゲート電極３から浮
遊ゲート電極５に移動する。
【０００８】図３に示すように、この動作により、下段
の浮遊ゲート電極３に電子が蓄積されたときには、メモ
リセルのしきい値電圧が高くなり、また、上段の浮遊ゲ
ート電極５に電子が蓄積されたときには、しきい値電圧
が低くなる。しきい値電圧の差をデータの１と０に対応
させることにより、情報を記憶することができる。二つ
の浮遊ゲート電極ともに、周囲が絶縁膜で覆われている
ので、浮遊ゲート電極中の電荷の外部への放出はない。
の浮遊ゲート電極３に電子が蓄積されたときには、メモ
リセルのしきい値電圧が高くなり、また、上段の浮遊ゲ
ート電極５に電子が蓄積されたときには、しきい値電圧
が低くなる。しきい値電圧の差をデータの１と０に対応
させることにより、情報を記憶することができる。二つ
の浮遊ゲート電極ともに、周囲が絶縁膜で覆われている
ので、浮遊ゲート電極中の電荷の外部への放出はない。
【０００９】
【作用】上述した手段によれば、以下の作用により所期
の目的が達成される。
の目的が達成される。
【００１０】本発明の不揮発性半導体記憶装置（図１）
は、浮遊ゲート電極３と浮遊ゲート電極５を積層構造で
備えたメモリセル構造を備えている。消去状態では、浮
遊ゲート電極５に浮遊ゲート電極３よりも多数の電子を
蓄積し、書込み状態では、浮遊ゲート電極３に浮遊ゲー
ト電極５よりも多くの電子を蓄積している。この時、電
子のやりとりは浮遊ゲート間の層間絶縁膜４を介したＦ
−Ｎトンネル現象を用いて行う。したがって、メモリセ
ルのデータの書き換えに伴って層間絶縁膜中に正孔が蓄
積するものの、従来のＮＯＲ型フラッシュメモリとは異
なり、ゲート酸化膜を介した電荷の移動が生じず、ゲー
ト酸化膜中に正孔は蓄積しない。すなわち、本発明で
は、書換え回数を増加してもゲート酸化膜とシリコン基
板界面における界面準位が発生せず、メモリセルの電流
駆動能力βは低下しない。したがって、書換え回数に伴
う、直流特性の変動が生じない不揮発性半導体記憶装置
を提供することができる。
は、浮遊ゲート電極３と浮遊ゲート電極５を積層構造で
備えたメモリセル構造を備えている。消去状態では、浮
遊ゲート電極５に浮遊ゲート電極３よりも多数の電子を
蓄積し、書込み状態では、浮遊ゲート電極３に浮遊ゲー
ト電極５よりも多くの電子を蓄積している。この時、電
子のやりとりは浮遊ゲート間の層間絶縁膜４を介したＦ
−Ｎトンネル現象を用いて行う。したがって、メモリセ
ルのデータの書き換えに伴って層間絶縁膜中に正孔が蓄
積するものの、従来のＮＯＲ型フラッシュメモリとは異
なり、ゲート酸化膜を介した電荷の移動が生じず、ゲー
ト酸化膜中に正孔は蓄積しない。すなわち、本発明で
は、書換え回数を増加してもゲート酸化膜とシリコン基
板界面における界面準位が発生せず、メモリセルの電流
駆動能力βは低下しない。したがって、書換え回数に伴
う、直流特性の変動が生じない不揮発性半導体記憶装置
を提供することができる。
【００１１】
【実施例】本発明の第１の実施例を図２，図４および図
５を用いて説明する。
５を用いて説明する。
【００１２】図４は、制御ゲート７となるワード線に平
行なメモリセルの断面図であり、図２は、ワード線に垂
直な面でのメモリセルの断面図である。また、図５は、
メモリセルの電圧関係を示している。
行なメモリセルの断面図であり、図２は、ワード線に垂
直な面でのメモリセルの断面図である。また、図５は、
メモリセルの電圧関係を示している。
【００１３】ｐ型半導体基板１上に約１０ｎｍの膜厚を
有するゲート絶縁膜２を形成し、ゲート絶縁膜２上に浮
遊ゲート電極３を形成する。浮遊ゲート電極３上に層間
絶縁膜４と層間絶縁膜１３を形成する。これら層間絶縁
膜４および１３上に浮遊ゲート電極５を形成する。ここ
で、浮遊ゲート電極３および５に対向する層間絶縁膜４
の面積を層間絶縁膜１３の面積の約１／３程度とする。
また、層間絶縁膜４の膜厚を約１０ｎｍとし、層間絶縁
膜１３の膜厚を約５０ｎｍに設定する。すなわち、浮遊
ゲート電極３と浮遊ゲート電極５の間に形成された層間
絶縁膜の中でも強い電界強度が加わる領域を一部に限定
している。
有するゲート絶縁膜２を形成し、ゲート絶縁膜２上に浮
遊ゲート電極３を形成する。浮遊ゲート電極３上に層間
絶縁膜４と層間絶縁膜１３を形成する。これら層間絶縁
膜４および１３上に浮遊ゲート電極５を形成する。ここ
で、浮遊ゲート電極３および５に対向する層間絶縁膜４
の面積を層間絶縁膜１３の面積の約１／３程度とする。
また、層間絶縁膜４の膜厚を約１０ｎｍとし、層間絶縁
膜１３の膜厚を約５０ｎｍに設定する。すなわち、浮遊
ゲート電極３と浮遊ゲート電極５の間に形成された層間
絶縁膜の中でも強い電界強度が加わる領域を一部に限定
している。
【００１４】浮遊ゲート電極５上には、約１０ｎｍの膜
厚を有する層間絶縁膜６を介して制御ゲート７を形成し
ている。なお、層間絶縁膜には堆積酸化膜を用いること
ができ、さらに、その膜厚に関しては上記に限定される
ものではない。
厚を有する層間絶縁膜６を介して制御ゲート７を形成し
ている。なお、層間絶縁膜には堆積酸化膜を用いること
ができ、さらに、その膜厚に関しては上記に限定される
ものではない。
【００１５】図２に示すように、制御ゲート７から浮遊
ゲート電極３までの積層構造が同一形状にパターニング
され、その積層構造の両側のｐ型半導体基板１内に互い
に分離してｎ型のドレイン領域８およびソース領域９を
設けている。
ゲート電極３までの積層構造が同一形状にパターニング
され、その積層構造の両側のｐ型半導体基板１内に互い
に分離してｎ型のドレイン領域８およびソース領域９を
設けている。
【００１６】尚、メモリセルを行と列のマトリックス状
に複数個配列したメモリアレイを備え、同一列上の複数
個のメモリセルのドレイン領域が列毎に形成されたデー
タ線に接続し、同一行上の該メモリセルの制御ゲートが
行毎に形成されたワード線に接続することにより、電気
的に書き換え可能な不揮発性半導体記憶装置を形成でき
る。
に複数個配列したメモリアレイを備え、同一列上の複数
個のメモリセルのドレイン領域が列毎に形成されたデー
タ線に接続し、同一行上の該メモリセルの制御ゲートが
行毎に形成されたワード線に接続することにより、電気
的に書き換え可能な不揮発性半導体記憶装置を形成でき
る。
【００１７】浮遊ゲート電極３に保持した電子を浮遊ゲ
ート電極５に移動する電気的書込み動作を行う際には、
書込み動作の対象となる複数個のメモリセルの制御ゲー
ト７に半導体基板１に対して正電圧を印加し、他の全て
の電極と半導体基板１を接地する。上記に示したゲート
酸化膜厚，層間絶縁膜の膜厚設定では、制御ゲート７に
約２０Ｖ加えることにより、浮遊ゲート電極３と浮遊ゲ
ート電極５間の層間絶縁膜４に１０ＭＶ／cm程度の強い
電界が加わり、トンネル現象により電子が浮遊ゲート電
極３から浮遊ゲート電極５に移動する。約１ミリ秒以下
でメモリセルのしきい値電圧を５Ｖ以上に設定すること
ができる。この書込み動作では、同一ワード線上に接続
されたメモリセルの制御ゲートに正電圧が加わるため、
書込みを阻止するために、書込み阻止のメモリセルドレ
イン端子には約１０Ｖの正電圧を印加している。
ート電極５に移動する電気的書込み動作を行う際には、
書込み動作の対象となる複数個のメモリセルの制御ゲー
ト７に半導体基板１に対して正電圧を印加し、他の全て
の電極と半導体基板１を接地する。上記に示したゲート
酸化膜厚，層間絶縁膜の膜厚設定では、制御ゲート７に
約２０Ｖ加えることにより、浮遊ゲート電極３と浮遊ゲ
ート電極５間の層間絶縁膜４に１０ＭＶ／cm程度の強い
電界が加わり、トンネル現象により電子が浮遊ゲート電
極３から浮遊ゲート電極５に移動する。約１ミリ秒以下
でメモリセルのしきい値電圧を５Ｖ以上に設定すること
ができる。この書込み動作では、同一ワード線上に接続
されたメモリセルの制御ゲートに正電圧が加わるため、
書込みを阻止するために、書込み阻止のメモリセルドレ
イン端子には約１０Ｖの正電圧を印加している。
【００１８】一方、浮遊ゲート電極５に保持した電子を
浮遊ゲート電極３に移動する電気的消去動作を行う際に
は、消去動作の対象となるメモリセルの制御ゲート７に
半導体基板１に対して負電圧を印加し、半導体基板１を
接地する。例えば、制御ゲート７に約−２１Ｖ加えるこ
とにより、浮遊ゲート電極３と浮遊ゲート電極５間の層
間絶縁膜４に１０ＭＶ／cm程度の強い電界を書込み時と
は逆の方向に加えることができる。トンネル現象により
電子が浮遊ゲート電極５から浮遊ゲート電極３に移動
し、メモリセルのしきい値電圧を約０.８Ｖ に設定する
ことができる。
浮遊ゲート電極３に移動する電気的消去動作を行う際に
は、消去動作の対象となるメモリセルの制御ゲート７に
半導体基板１に対して負電圧を印加し、半導体基板１を
接地する。例えば、制御ゲート７に約−２１Ｖ加えるこ
とにより、浮遊ゲート電極３と浮遊ゲート電極５間の層
間絶縁膜４に１０ＭＶ／cm程度の強い電界を書込み時と
は逆の方向に加えることができる。トンネル現象により
電子が浮遊ゲート電極５から浮遊ゲート電極３に移動
し、メモリセルのしきい値電圧を約０.８Ｖ に設定する
ことができる。
【００１９】上記に示した消去，書込み動作において、
基板および制御ゲートからの電子の注入，放出を防止す
るために、層間絶縁膜５およびゲート酸化膜厚２に加わ
る電界の強度を５ＭＶ／cm以下に抑制しなければならな
い。本方式では、書き換え動作を層間絶縁膜４を介した
双方向のトンネル電流により行うため、層間絶縁膜４中
に蓄積する電子や正孔が起因するトラップを介した低電
界でのリーク電流の発生が抑制されている。
基板および制御ゲートからの電子の注入，放出を防止す
るために、層間絶縁膜５およびゲート酸化膜厚２に加わ
る電界の強度を５ＭＶ／cm以下に抑制しなければならな
い。本方式では、書き換え動作を層間絶縁膜４を介した
双方向のトンネル電流により行うため、層間絶縁膜４中
に蓄積する電子や正孔が起因するトラップを介した低電
界でのリーク電流の発生が抑制されている。
【００２０】本発明の第２の実施例を図６を用いて説明
する。
する。
【００２１】第１の実施例では、浮遊ゲート電極３と浮
遊ゲート電極５の間での電子のトンネル現象を浮遊ゲー
ト間の層間絶縁膜の一部の領域を用いて行っていた。こ
れに対して、図６では、下層の浮遊ゲート電極３の側壁
に層間絶縁膜１５を形成し、浮遊ゲート３を覆うように
上層の浮遊ゲート電極５を形成した。浮遊ゲート電極３
と浮遊ゲート電極５間での電子のトンネル注入放出は、
側壁の層間絶縁膜を用いて行う。各層間絶縁膜の膜厚設
定の例は、第１の実施例と同様であり、特に、層間絶縁
膜１３は約５０ｎｍ、層間絶縁膜１５は約１０ｎｍであ
るが、これに限定されるものではない。本実施例では、
トンネル領域の面積を浮遊ゲート電極３の高さで制御す
ることが可能となる。
遊ゲート電極５の間での電子のトンネル現象を浮遊ゲー
ト間の層間絶縁膜の一部の領域を用いて行っていた。こ
れに対して、図６では、下層の浮遊ゲート電極３の側壁
に層間絶縁膜１５を形成し、浮遊ゲート３を覆うように
上層の浮遊ゲート電極５を形成した。浮遊ゲート電極３
と浮遊ゲート電極５間での電子のトンネル注入放出は、
側壁の層間絶縁膜を用いて行う。各層間絶縁膜の膜厚設
定の例は、第１の実施例と同様であり、特に、層間絶縁
膜１３は約５０ｎｍ、層間絶縁膜１５は約１０ｎｍであ
るが、これに限定されるものではない。本実施例では、
トンネル領域の面積を浮遊ゲート電極３の高さで制御す
ることが可能となる。
【００２２】上記二つの実施例では、２層の浮遊ゲート
電極間でのみ電荷の移動を行っているが、例えば、シリ
コン基板１側より、ホットエレクトロン現象ないしはト
ンネル現象を用いて浮遊ゲート電極３中に電子を注入
し、浮遊ゲート電極３と浮遊ゲート電極５中の電子の総
和を変化させ、メモリセルのしきい値電圧を変動させる
ことができる。
電極間でのみ電荷の移動を行っているが、例えば、シリ
コン基板１側より、ホットエレクトロン現象ないしはト
ンネル現象を用いて浮遊ゲート電極３中に電子を注入
し、浮遊ゲート電極３と浮遊ゲート電極５中の電子の総
和を変化させ、メモリセルのしきい値電圧を変動させる
ことができる。
【００２３】また、二つのしきい値電圧状態を情報の１
と０に対応させているが、しきい値電圧の値を二値と規
定する必要はない。メモリセルのしきい値電圧を読み出
しながら、トンネル注入放出現象により、二層の浮遊ゲ
ート間での電子密度の配分を変化させ、メモリセルのし
きい値電圧を多値に制御することが可能であり、一つの
メモリセルで多値の情報を記憶することができる。
と０に対応させているが、しきい値電圧の値を二値と規
定する必要はない。メモリセルのしきい値電圧を読み出
しながら、トンネル注入放出現象により、二層の浮遊ゲ
ート間での電子密度の配分を変化させ、メモリセルのし
きい値電圧を多値に制御することが可能であり、一つの
メモリセルで多値の情報を記憶することができる。
【００２４】この多値情報の記憶機能を用いると、メモ
リセルをカウンタとして用いることができる。すなわ
ち、図７に示すように、制御ゲートに加える高電圧の時
間に対して、メモリセルのしきい値が上昇する。このし
きい値電圧の変動をセンスアンプにより読み出すことに
より、入力に関するビットカウントが可能である。
リセルをカウンタとして用いることができる。すなわ
ち、図７に示すように、制御ゲートに加える高電圧の時
間に対して、メモリセルのしきい値が上昇する。このし
きい値電圧の変動をセンスアンプにより読み出すことに
より、入力に関するビットカウントが可能である。
【００２５】
【発明の効果】本発明によれば、電気的に書換え可能な
不揮発性半導体記憶装置において、二層の浮遊ゲート電
極間でのトンネル現象を用いて書込み，消去の両動作を
行うため、ゲート酸化膜の劣化が発生せず、書き換え回
数に依存したメモリセルの駆動能力の低下の問題が生じ
ない。その結果、百万回以上の書き換え回数を達成する
ことができた。また、書込み，消去の両動作ともに１ビ
ットあたりの消費電流が１ｎＡ以下であり、消費電力を
抑制できる。これにより、メモリチップの外部３Ｖ単一
電源化が可能である。さらに、本発明のメモリセルで
は、１ビットの情報が一つのＭＯＳ型トランジスタで記
憶できるため、メモリセル面積の低減化が可能である。
不揮発性半導体記憶装置において、二層の浮遊ゲート電
極間でのトンネル現象を用いて書込み，消去の両動作を
行うため、ゲート酸化膜の劣化が発生せず、書き換え回
数に依存したメモリセルの駆動能力の低下の問題が生じ
ない。その結果、百万回以上の書き換え回数を達成する
ことができた。また、書込み，消去の両動作ともに１ビ
ットあたりの消費電流が１ｎＡ以下であり、消費電力を
抑制できる。これにより、メモリチップの外部３Ｖ単一
電源化が可能である。さらに、本発明のメモリセルで
は、１ビットの情報が一つのＭＯＳ型トランジスタで記
憶できるため、メモリセル面積の低減化が可能である。
【００２６】本発明により製作された大規模不揮発性半
導体メモリチップにより、小型携帯用ファイルカードが
実現できるとともに、多量の画像データを処理する電子
スチルカメラ用のデータ保存用ファイルシステムを構築
でき、さらに、高品質音楽観賞用カード型の携帯型録音
再生機の製作が可能になる。
導体メモリチップにより、小型携帯用ファイルカードが
実現できるとともに、多量の画像データを処理する電子
スチルカメラ用のデータ保存用ファイルシステムを構築
でき、さらに、高品質音楽観賞用カード型の携帯型録音
再生機の製作が可能になる。
【図１】本発明の不揮発性半導体記憶装置に用いられる
メモリセルの断面図。
メモリセルの断面図。
【図２】本発明の第１の実施例における不揮発性半導体
記憶装置のワード線に垂直な断面図。
記憶装置のワード線に垂直な断面図。
【図３】本発明の不揮発性半導体記憶装置の直流特性
図。
図。
【図４】本発明の第１の実施例における不揮発性半導体
記憶装置のワード線に並行な断面構造図。
記憶装置のワード線に並行な断面構造図。
【図５】本発明の不揮発性半導体記憶装置の浮遊ゲート
電圧特性図。
電圧特性図。
【図６】本発明の第２の実施例における不揮発性半導体
記憶装置のワード線に並行な断面図。
記憶装置のワード線に並行な断面図。
【図７】メモリセルのしきい値電圧の変動と制御ゲート
への電圧印加時間の関係を示す説明図。
への電圧印加時間の関係を示す説明図。
１…ｐ型半導体基板、２…ゲート酸化膜、３，５…浮遊
ゲート電極、４，６，１３，１５…層間絶縁膜、７…制
御ゲート、９…ソース領域、８…ドレイン領域、１０…
絶縁膜、１１，１２…絶縁膜。
ゲート電極、４，６，１３，１５…層間絶縁膜、７…制
御ゲート、９…ソース領域、８…ドレイン領域、１０…
絶縁膜、１１，１２…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/10 ４７１ 7210−4Ｍ
Claims (5)
- 【請求項１】データ読み出し領域と記憶領域を積層し、
前記記憶領域が複数の記憶単位の積層構造からなること
を特徴とする不揮発性半導体記憶装置。 - 【請求項２】ＭＯＳ型トランジスタにおいて、データ読
み出し領域となるチャネル領域と、ゲート電極間に、記
憶領域となる複数層の積層構造の浮遊ゲートを有するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項３】第１導電型半導体基板に第２導電型のソー
ス領域およびドレイン領域を備え、前記ソース領域の表
面から前記ドレイン領域の表面にかけて均一な膜厚を有
するゲート絶縁膜を介して形成された第１の浮遊ゲート
電極と、前記第１の浮遊ゲート電極の上に第１の層間絶
縁膜を介して形成された第２の浮遊ゲート電極と、前記
第２の浮遊ゲート電極上に第２の層間絶縁膜を介して形
成された制御ゲートを備えたことを特徴とする不揮発性
半導体記憶装置。 - 【請求項４】請求項２または３において、前記第１およ
び第２の浮遊ゲート電極間で電荷を移動し、しきい値電
圧差を発生する不揮発性半導体記憶装置。 - 【請求項５】第１導電型半導体基板に第２導電型のソー
ス領域およびドレイン領域を備え、前記ソース領域の表
面から前記ドレイン領域の表面にかけて均一な膜厚を有
するゲート絶縁膜を介して形成された第１の浮遊ゲート
電極と、前記第１の浮遊ゲート電極の直上に第１の層間
絶縁膜を介し、前記第１の浮遊ゲート電極の側面に第２
の層間絶縁膜を介して形成された第２の浮遊ゲート電極
と、前記第２の浮遊ゲート電極上に第３の層間絶縁膜を
介して形成された制御ゲートを備えたことを特徴とする
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133145A JPH06350097A (ja) | 1993-06-03 | 1993-06-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133145A JPH06350097A (ja) | 1993-06-03 | 1993-06-03 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350097A true JPH06350097A (ja) | 1994-12-22 |
Family
ID=15097789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133145A Pending JPH06350097A (ja) | 1993-06-03 | 1993-06-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350097A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005001A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| KR100347550B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법 |
| KR100373472B1 (ko) * | 1999-04-27 | 2003-02-25 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치와 그 제조 방법 |
| JP2007227571A (ja) * | 2006-02-22 | 2007-09-06 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| KR100806087B1 (ko) * | 2006-08-31 | 2008-02-21 | 한국과학기술원 | 비 휘발성 메모리 및 그 제조방법 |
-
1993
- 1993-06-03 JP JP5133145A patent/JPH06350097A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373472B1 (ko) * | 1999-04-27 | 2003-02-25 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치와 그 제조 방법 |
| US6943074B2 (en) | 1999-04-27 | 2005-09-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a two-layer gate structure and method for manufacturing the same |
| KR20010005001A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| KR100347550B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법 |
| JP2007227571A (ja) * | 2006-02-22 | 2007-09-06 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| US7791127B2 (en) | 2006-02-22 | 2010-09-07 | Kabushiki Kaisha Toshiba | Semiconductor memory and method for manufacturing a semiconductor memory |
| KR100806087B1 (ko) * | 2006-08-31 | 2008-02-21 | 한국과학기술원 | 비 휘발성 메모리 및 그 제조방법 |
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