JPH0831967B2 - クロック位相制御回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、サブサンプルされたテレビジョン信号を受
信・復調するテレビジョン受信装置に適用されるクロッ
ク位相制御回路に関する。

（従来の技術） 高精細なテレビジョン信号を、帯域が制限された伝送
路においても送信可能とする一方式にサブサンプル伝送
方式（電子通信学会論文誌、Vol.J68-D,No.4 P.647,198
5）がある。

サブサンプル伝送方式では、アナログテレビジョン信
号を一定のサブサンプリングクロックでサンプリング
し、得られたサンプル値を間引いて送信する。受信側で
は送信側と同じサンプリングクロックを再生し、受信信
号をリサンプルして再生テレビジョン信号を得ている。

上記リサンプルに際して用いられるクロックは、テレ
ビジョン信号の水平同期信号に同期してPLL回路に再生
される。ところが、前記PLL回路は、水平同期信号の広
域スペクトル成分が少ないことによる等価的な入力S/N
の劣化や、微小な波形歪等によって、その定常誤差を完
全には除去できない。このため、必ずしも最適なサンプ
リング位相のクロックが再生されるとは限らなかった。
サンプル位相がずれると第３図に示すように、ひとつの
パルスを伝送したときに、そのパルスのピーク点以外の
サンプル点においてリンギングが現われる。

ところで、サンプル値伝送を適正に行なうための必要
条件に、パルスのリンギングがピーク点以外には現われ
ないという条件がある。これを満たすため、サブサンプ
ル伝送方式ではマッチッングフィルタによりパルス波形
を正確に行なっている。しかし、このパルス整形を正し
く行なったとしても上述の如くリサンプリングクロック
の位相がずれると、サンプル値の情報間に干渉が生じ
る。この干渉は隣接するサンプル点間に波及的に拡が
り、画像は著しいリンギング妨害を被る。

従来は上記リンギングが最少となるように手動にてク
ロック位相を調整していた。

（発明が解決しようとする問題点） 上述した従来の手動によるリンギング回避は、伝送路
の特性変動があるとこれを適正に行なうことが著しく困
難となる。すなわち、地上放送においては、ゴースト障
害により伝送路特性が時々刻々に変動してしまう場合に
は、手動制御は不可能となるし、ケーブル伝送を考えた
場合には、伝送路（ケーブル）反射により、リンギング
の発生状態が変化するため、やはり手動調整が難しい。
さらに上記リンギングの発生原因である位相ずれは、受
信装置を製造する際の回路ばらつきによっても生じるた
め、製品出荷時にも装置の特性を揃えるべく手動調整が
要求される。この調整は装置毎に行なう必要があるた
め、非常に煩わしいものである。

さらに位相調整を仮に終えたとしても、受信信号のS/
Nが小さく、ノイズが大きな場合には、調整点近傍での
位相変動が著しくなる。このクロック位相のジッタは、
画像劣化を引き起こす原因となる。

本発明は上述の従来の問題点を解決するために成され
たもので、リサンプリングクロックの位相調整を自動的
に行ない得ると共に、制御収束後の位相ジッタを排除し
得るクロック位相制御回路を提供することを目的とす
る。

［発明の構成］ （問題点を解決するための手段） 本発明に係るクロック位相制御回路は、送信信号中に
挿入される波形歪情報を検出するための参照信号を用い
て受信信号のリンギング量を検出する手段を備え、検出
されたリンギング量を最少とするようにクロック位相を
変化させるべくループ制御を行なうものである。

そしてこの位相制御は、クロック位相がロックしてか
ら一定時間のみ行なわれ、その後はホールドされる。さ
らに収束後、伝送特性等の変動による位相ずれに対処す
るため、検出されるリンギング量をリーク積分し、この
リーク積分値が、あるしきい値を越えたとき、すなわち
位相変動が許容しがたいものとなったときに上記位相制
御を再開する。

（作用） 上記構成により、受信信号のリンギング量は最少にな
るように自動制御される。また位相が収束した後におけ
る位相のジッタも排除され、安定した再生画像を得るこ
とができる。

（実施例） 以下、図面を用いて本発明の一実施例を説明する。第
１図に本発明の第１の実施例を示す。この実施例におい
ては、送信信号はゴースト障害等の波形歪情報を検出す
るための参照信号としてパルス波形がその垂直同期信号
中に挿入されているものを想定している。

入力テレビジョン信号（１）は、A/D変換器（２）に
よってサンプリングクロック（３）を用いてサンプリン
グされ、またデジタル化される。前記A/D変換器（２）
が出力するデジタルテレビジョン信号（４）は、位相検
出器（５）並びに波形メモリ（６）に導かれる。位相検
出器（５）は、テレビジョン信号（４）中の水平同期信
号と前サンプリングクロック（３）との位相差を検出す
る。検出された位相差出力（７）は、加算器（８）を介
してループフィルタ（９）に供給され、積分される。ル
ープフィルタ（９）の積分出力（10）は、D/A変換器（1
1）により直流アナログ電圧に変換され、次段の電圧制
御発振器（VCO）（12）に発振制御電圧（13）として供
給される。前記VCO（12）は、制御電圧（13）の値に従
い、その出力である前記サンプリングクロック（３）の
位相を変化させる。以上1PLL制御系により、サンプリン
グクロック（３）は水平同期信号に位相同期したものと
なるが、リンギングが最少となるようには未だその位相
は制御されていない。

以下、本発明の要部である自動制御系について説明す
る。前記デジタルテレビジョン信号（４）が供給される
波形メモリ（６）は、テレビジョン信号の垂直同期信号
中に含まれるパルスのサンプル値xk（ｋ＝−M,…，−1,
0,1,…,M）をパルス到来毎に順次更新して記憶する。上
記パルスは第４図に示すように、もしサンプル位相が適
正であればx0＝１、xk＝０（ｋ≠０）となるような波形
となる。

前記波形メモリ（６）が出力する前記パルスのサンプ
ル値xkは、ピーク検出器（14）及び誤差演算器（15）に
導びかれる。ピーク検出器（15）は前記最大値x0を入力
し、前記サンプル値xkよりこの値を除くサンプル値xk
（ｋ≠０）を用いて、以下の絶対値和のいずれかを求め
る。

E A1＝Σ|xk|、E A2＝Σ|xk-xk-1| E M1＝Σxk²、E M2＝Σ（xk-xk-1)² 上記E A1、E A2はリンギング量の絶対値和、E M1、E
M2はリンギングの２乗値和に相当し、いずれもリンギン
グ量を示す指標となる。特にE A2、E M2はリンギング成
分の差分を演算しているため、直流分に影響されない検
出量となっており好適である。以下、E A1、E A2、E M
1、E M2を総称して誤差信号Ｅとする。

前記誤差演算器（15）の出力する誤差信号Ｅは、比較
器（16）、レジスタ（17）に供給される。レジスタ（1
7）は供給される誤差信号Ｅに対して自身が記憶する以
前の誤差信号Ｅ′を上記比較器（16）に供給する。比較
器（16）は両誤差信号Ｅ、Ｅ′の値を比較し、また後述
する修正値ｄ′の極性に基づき修正値ｄを決定し、累積
器（18）並びにレジスタ（19）に出力する。上記修正値
ｄ′はこのレジスタ（19）が出力する自身が記憶した以
前の修正値である。上記修正値ｄの値は以下のように決
定される。

＋Δ：（Ｅ＜Ｅ′かつｄ′＞０）または （Ｅ＞Ｅ′かつｄ′＜０） ｄ＝ 0:E＝Ｅ′ −Δ：（Ｅ＜Ｅ′かつｄ′＜０）または （Ｅ＞Ｅ′かつｄ′＞０） ここでΔは固定された微小量である。上記より明らか
なように修正値ｄの値は、Ｅ＜Ｅ′すなわち制御の結
果、リンギング量が減少していくときには、従前の制御
方向を維持するべく従前と同一の極性をとりつつΔだけ
変化する。またＥ＞Ｅ′すなわち制御結果が悪化する方
向にある場合には、従前と異なる極性をとって逆方向に
Δだけ変化する。

このような修正値ｄは、パルスが到来する度に累積器
（18）により累積され、累積値Ｄは前述の加算器（８）
において位相差出力（７）に重畳される。この結果、先
に説明したPLL制御系においてVCO（12）の出力クロック
（３）の位相には上記累積値Ｄに比例したオフセットが
生じることになる。この位相オフセットの変化に応じて
誤差信号Ｅも変化するため、結局ループ制御が働き累積
値Ｄは入力ノイズによって±Δの振動はするものの、最
終的には誤差信号Ｅを最少化する値に落ち着き、平衡状
態に達する。

さて、以下に上記平衡状態に達した後に、位相変動が
発生した場合の対処の仕方を説明する。位相検出器
（５）は、クロック再生ループのロック状態を示すロッ
ク・アンロック信号（ａ）をコントローラ（20）に向け
供給している。ロック・アンロック信号（ａ）は第２図
に示すようにロック時に「１」、アンロック時に「０」
のパルス信号である。前記コントローラ（20）は、信号
（ａ）の立ち上がりからT0の期間「１」となる位相ゲー
ト信号（ｂ）を出力する。このゲート信号（ｂ）の供給
を受ける累積器（18）は、ゲート信号（ｂ）が「１」の
期間のみ作動し、「０」期間その動作を停止し累積値Ｄ
をホールドする。上記T0はクロックの位相値が収束する
のに十分な時間に設定さる。

一方、修正値ｄは積分器（21）に導かれる。積分器
（21）は下記のリーク積分を実行する。

yi＋１＝（１−β）yi＋αdi 積分器（21）の出力ｙは、比較器（22）に供給され、し
きい値y thrと比較される。比較器（22）はｙがy thrを
越えた時点で「１」となる位相変動検出信号（ｃ）をコ
ントローラ（20）に出力する。この位相変動検出信号
（ｃ）が「１」となる状態は、自動調整されて最適化さ
れたクロック位相が許容しがたい変動を示した状態であ
る。

すなわち、位相制御が進むとリンギング量が低下する
ため、修正値ｄも減少する。よって、積分器（21）の出
力ｙの値は位相の最適化が進められたある時点でしきい
値y thrより低下し、前記位相変動検出信号（ｃ）は
「０」となる。ところが、伝送路特性の変動等によっ
て、最適な位相が従前となるものとなった場合には、リ
ンギングが発生し積分値ｙが増大化し始める。この状態
が持続したある時点で積分値ｙは、しきい値y thrを越
え、位相変動検出信号（ｃ）は「１」となる。つまり検
出信号（ｃ）が「１」となっている状態は位相はずれを
起している状態を示している。よってコントローラ（2
0）は前記位相変動検出信号（ｃ）が「１」となると、
位相制御ゲート信号（ｂ）を再びT0の期間「１」とし、
位相制御を開始する。これにより、クロック位相のジッ
タを排除することができる。

［発明の効果］ 以上説明してきたように本発明によれば、サブサンプ
ルされたテレビジョン信号を受信・復調する際に、リサ
ンプリング位相ずれに起因して発生していたリンギング
を自動的に最少とすることができる。これにより従来、
行なうことが不可能あるいは困難であった手動調整によ
らず自動的に位相ずれを解消することができる。

さらにリンギング量をリーク積分により監視しつつ、
クロック位相制御の実行・停止を繰り返すため、位相ジ
ッタを防止することができ再生画像は常に良好な状態を
保つことができる。

【図面の簡単な説明】

第１図は本発明のクロック位相制御回路の一実施例を示
す回路ブロック図、第２図は本発明に用いられる各種制
御信号の波形図、第３図はサンプリングの位相ずれを説
明するためのパルス波形図である。 （１）……テレビジョン信号、（２）……A/D変換器、
（３）……サンプリングクロック、（４）……デジタル
テレビジョン信号、（５）……位相検出器、（６）……
波形メモリ、（14）……ピーク検出器、（15）……誤差
演算器、（16）……比較器、（18）……累積器、（20）
……コントローラ、（21）……積分器、（22）……比較
器、（ａ）……ロック・アンロック信号、（ｂ）……位
相制御ゲート信号、（ｃ）……位相変動検出信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 合志 清一 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 桜井 優 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所家電技術研究所内 (56)参考文献 特開 昭63−46073（ＪＰ，Ａ) 特開 昭61−163783（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】垂直同期区間内に波形歪情報を検出するた
   めの参照信号が挿入されておりサンプル値伝送されるア
   ナログテレビジョン信号を入力するA/D変換器と、このA
   /D変換器によりデジタル化されたテレビジョン信号を入
   力し前記A/D変換器に位相制御されたサンプリングクロ
   ックを供給すると共に系がロック状態にあるか否かを示
   すロック・アンロック信号を出力するPLL制御系と、前
   記参照信号をそれが到来する度に順次更新記憶する波形
   メモリ、及びこの波形メモリが供給する前記参照信号に
   基づく絶対値和あるいは２乗値和を誤差信号として算出
   する誤差演算手段、この誤差演算手段が順次出力する前
   記誤差信号同志を比較する比較手段、この比較手段の比
   較結果により検出される前記誤差信号の増減状態に応じ
   てその値が増減される修正値を出力する手段、前記修正
   値を累積しその累積値を位相制御信号として出力する累
   積器、前記修正値をリーク積分する積分器、この積分器
   の出力が所定のしきい値を越えたとき位相変動検出信号
   を出力する比較器、前記ロック・アンロック信号を入力
   しアンロックからロック状態に移行した時点で前記累積
   器を始動させクロック位相が最適化されるに十分な一定
   時間だけ動作させた後、前記位相制御信号をホールドし
   て出力すると共に前記位相変動検出信号が入力されたと
   きには再び前記累積器を前記一定期間動作させる制御手
   段を有する自動制御系とを具備し、前記PLL制御系に加
   えて前記位相制御信号により前記サンプリングクロック
   の位相制御を行なうことを特徴とするクロック位相制御
   回路。