JPH0832037A - 半導体基板の作製方法 - Google Patents
半導体基板の作製方法Info
- Publication number
- JPH0832037A JPH0832037A JP16518394A JP16518394A JPH0832037A JP H0832037 A JPH0832037 A JP H0832037A JP 16518394 A JP16518394 A JP 16518394A JP 16518394 A JP16518394 A JP 16518394A JP H0832037 A JPH0832037 A JP H0832037A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- manufacturing
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 結晶欠陥の残留を低減し、半導体特性を向上
させ、新たな界面準位の発生による半導体特性の低下を
回避する。 【構成】 第１の基体１上に形成された半導体層３を第
２の基体６と貼りあわせた後、第１の基体１を半導体層
３を残して選択的に除去する半導体基板の作製方法にお
いて、両基体の貼りあわせに先立ち、少なくとも第１の
基体１上の半導体層３中に存在する結晶欠陥を選択的に
非晶質化した後、融点より小さい温度で熱処理すること
により非晶質領域を再結晶化させた。
させ、新たな界面準位の発生による半導体特性の低下を
回避する。 【構成】 第１の基体１上に形成された半導体層３を第
２の基体６と貼りあわせた後、第１の基体１を半導体層
３を残して選択的に除去する半導体基板の作製方法にお
いて、両基体の貼りあわせに先立ち、少なくとも第１の
基体１上の半導体層３中に存在する結晶欠陥を選択的に
非晶質化した後、融点より小さい温度で熱処理すること
により非晶質領域を再結晶化させた。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の作製方法に
係わり、特に、エピタキシャルシリコン−オン−シリコ
ンウエハー、シリコン−オン−インシュレーターの作製
に好適な半導体基板の作製方法に関する。
係わり、特に、エピタキシャルシリコン−オン−シリコ
ンウエハー、シリコン−オン−インシュレーターの作製
に好適な半導体基板の作製方法に関する。
【０００２】
【従来の技術】ＳＯＩ基板は集積回路製作に必要な素子
間分離を行う上で有用である。これを実現する手法とし
て、特開平５−２１３３８号公報では多孔質シリコン上
にエピタキシャルシリコン層を成長させ、その後この基
板を第２の基板と絶縁層を介して貼りあわせ、第１の基
板を裏面より除去し、さらに多孔質層も除去するという
ＳＯＩ基板の形成方法を開示している。しかしこの公知
の手法では多孔質シリコンから成長した単結晶シリコン
中に結晶欠陥が存在することがあった。また、不純物の
拡散を抑制するために低温で成長を行う場合にも結晶欠
陥が導入されることがあった。
間分離を行う上で有用である。これを実現する手法とし
て、特開平５−２１３３８号公報では多孔質シリコン上
にエピタキシャルシリコン層を成長させ、その後この基
板を第２の基板と絶縁層を介して貼りあわせ、第１の基
板を裏面より除去し、さらに多孔質層も除去するという
ＳＯＩ基板の形成方法を開示している。しかしこの公知
の手法では多孔質シリコンから成長した単結晶シリコン
中に結晶欠陥が存在することがあった。また、不純物の
拡散を抑制するために低温で成長を行う場合にも結晶欠
陥が導入されることがあった。
【０００３】また、単結晶基体上へのエピタキシャル成
長によりＳＯＩ基板を作製することも広く行われている
が、基板とエピタキシャル成長層に格子の不整合がある
場合は結晶欠陥が導入されてしまう。たとえば、サファ
イア上のシリコンエピタキシャル成長（ＳＯＳ）では、
基体材料と単結晶薄層との格子定数の違いに起因するマ
イクロツインなどの結晶欠陥がエピタキシャル層と基体
界面近傍に多く発生することが報告されている。
長によりＳＯＩ基板を作製することも広く行われている
が、基板とエピタキシャル成長層に格子の不整合がある
場合は結晶欠陥が導入されてしまう。たとえば、サファ
イア上のシリコンエピタキシャル成長（ＳＯＳ）では、
基体材料と単結晶薄層との格子定数の違いに起因するマ
イクロツインなどの結晶欠陥がエピタキシャル層と基体
界面近傍に多く発生することが報告されている。
【０００４】これらの結晶欠陥を低減するために井上ら
は特開昭５６−４５０４７号公報において、サファイア
上に形成されたエピタキシャルシリコン層に第１のラン
ダムイオン注入を行って、結晶欠陥の多いエピタキシャ
ルシリコン層下部を非晶質化した後、熱処理を行い、非
晶質化されていないエピタキシャルシリコン上部からの
固相エピタキシャル成長により結晶性を回復させること
によりエピタキシャルシリコン中の結晶欠陥を低減して
いる。その後、同様にランダムイオン注入を行ってエピ
タキシャルシリコン層上部を非晶質化した後熱処理を行
い、第１のランダムイオン注入により結晶欠陥密度が低
減したエピタキシャルシリコン層下部からの固相エピタ
キシャル成長により単結晶薄層を形成している。
は特開昭５６−４５０４７号公報において、サファイア
上に形成されたエピタキシャルシリコン層に第１のラン
ダムイオン注入を行って、結晶欠陥の多いエピタキシャ
ルシリコン層下部を非晶質化した後、熱処理を行い、非
晶質化されていないエピタキシャルシリコン上部からの
固相エピタキシャル成長により結晶性を回復させること
によりエピタキシャルシリコン中の結晶欠陥を低減して
いる。その後、同様にランダムイオン注入を行ってエピ
タキシャルシリコン層上部を非晶質化した後熱処理を行
い、第１のランダムイオン注入により結晶欠陥密度が低
減したエピタキシャルシリコン層下部からの固相エピタ
キシャル成長により単結晶薄層を形成している。
【０００５】また、ＬＡＵ等はＡｐｐｌ．Ｐｈｙｓ．Ｌ
ｅｔｔ．３４（１），１Ｊａｎｕａｒｙ，７６，１９７
９において、チャネリングイオン注入および固相成長に
よりサファイア上のエピタキシャルシリコンの結晶欠陥
を低減させることを示している。
ｅｔｔ．３４（１），１Ｊａｎｕａｒｙ，７６，１９７
９において、チャネリングイオン注入および固相成長に
よりサファイア上のエピタキシャルシリコンの結晶欠陥
を低減させることを示している。
【０００６】一方、シリコン単結晶基体上でのＣＶＤに
よるシリコン単結晶のホモエピタキシャル成長では一般
的に確認される結晶欠陥密度は１０2 個／ｃｍ2 以下で
はあるが、不純物の拡散を抑えるために低温成長させた
場合でも結晶欠陥が増加してしまうことがあった。ま
た、多孔質シリコン上にエピタキシャル成長させる場
合、積層欠陥やマイクロツイン、転位などの結晶欠陥が
多く存在することが知られている。
よるシリコン単結晶のホモエピタキシャル成長では一般
的に確認される結晶欠陥密度は１０2 個／ｃｍ2 以下で
はあるが、不純物の拡散を抑えるために低温成長させた
場合でも結晶欠陥が増加してしまうことがあった。ま
た、多孔質シリコン上にエピタキシャル成長させる場
合、積層欠陥やマイクロツイン、転位などの結晶欠陥が
多く存在することが知られている。
【０００７】
【発明が解決しようとする課題】ＳＯＩ基板ではシリコ
ン層の結晶欠陥はキャリア移動度を低下させ、リーク電
流を増大させる問題を持っていた。シリコン層中の結晶
欠陥を低減させることは集積回路の特性向上には欠かせ
ない。結晶欠陥としては、積層欠陥、転位、マイクロツ
インがあるが、特に積層欠陥、転位は膜厚方向に貫通し
ていることが多い。井上らが特開昭５６−４５０４７号
公報で検討したランダムイオン注入法や、ＬａｕらがＡ
ｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３４（１），１Ｊａｎｕ
ａｒｙ，７６，１９７９で検討したチャネルイオン注入
法は膜中の特定深さに存在する結晶欠陥を回復させた
が、膜厚方向に連続して分布する積層欠陥や転位に対し
ては、その一部分を含む領域しか非晶質化されないた
め、その後の熱処理により結晶性を回復させる段階で非
晶質化されなかった部分に残留する積層欠陥や転位から
欠陥の再成長によりこれらの欠陥を除去することは困難
であった。
ン層の結晶欠陥はキャリア移動度を低下させ、リーク電
流を増大させる問題を持っていた。シリコン層中の結晶
欠陥を低減させることは集積回路の特性向上には欠かせ
ない。結晶欠陥としては、積層欠陥、転位、マイクロツ
インがあるが、特に積層欠陥、転位は膜厚方向に貫通し
ていることが多い。井上らが特開昭５６−４５０４７号
公報で検討したランダムイオン注入法や、ＬａｕらがＡ
ｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３４（１），１Ｊａｎｕ
ａｒｙ，７６，１９７９で検討したチャネルイオン注入
法は膜中の特定深さに存在する結晶欠陥を回復させた
が、膜厚方向に連続して分布する積層欠陥や転位に対し
ては、その一部分を含む領域しか非晶質化されないた
め、その後の熱処理により結晶性を回復させる段階で非
晶質化されなかった部分に残留する積層欠陥や転位から
欠陥の再成長によりこれらの欠陥を除去することは困難
であった。
【０００８】また、ＳＯＩ基板を作製した後にイオン注
入法により結晶欠陥を低減させる場合には半導体層と絶
縁層の界面でアトミックミキシングが起こると、新たな
界面準位を発生しリーク電流の増大、半導体層中への不
純物の混入につながるため注入エネルギーの厳密なコン
トロールが必要であった。そのため、もっとも結晶欠陥
の多い半導体層と絶縁層界面で、非晶質化が不十分とな
り熱処理により欠陥を回復させることが困難であった。
入法により結晶欠陥を低減させる場合には半導体層と絶
縁層の界面でアトミックミキシングが起こると、新たな
界面準位を発生しリーク電流の増大、半導体層中への不
純物の混入につながるため注入エネルギーの厳密なコン
トロールが必要であった。そのため、もっとも結晶欠陥
の多い半導体層と絶縁層界面で、非晶質化が不十分とな
り熱処理により欠陥を回復させることが困難であった。
【０００９】また、特開平５−２１３３８号公報で開示
されている手法は、多孔質層を除去する時に実施される
化学エッチングにおいて結晶欠陥部が選択的にエッチン
グされてエッチャントが侵入して埋め込み絶縁層を侵食
し、第１の基体と第２の基体の貼りあわせ面に空隙が形
成されることがあった。
されている手法は、多孔質層を除去する時に実施される
化学エッチングにおいて結晶欠陥部が選択的にエッチン
グされてエッチャントが侵入して埋め込み絶縁層を侵食
し、第１の基体と第２の基体の貼りあわせ面に空隙が形
成されることがあった。
【００１０】本発明は膜厚方向に貫通することの多い転
位、積層欠陥および半導体層と絶縁層界面近傍の結晶欠
陥を選択的に回復させて結晶欠陥のない半導体基板を作
製するものである。
位、積層欠陥および半導体層と絶縁層界面近傍の結晶欠
陥を選択的に回復させて結晶欠陥のない半導体基板を作
製するものである。
【００１１】
【課題を解決するための手段】本発明の半導体基板の作
製方法は、第１の基体上に形成された半導体層を第２の
基体と貼りあわせた後、第１の基体を半導体層を残して
選択的に除去する半導体基板の作製方法において、両基
体の貼りあわせに先立ち、少なくとも第１の基体上の半
導体層中に存在する結晶欠陥を選択的に非晶質化した
後、融点より小さい温度で熱処理することにより非晶質
領域を再結晶化させたことを特徴とする。
製方法は、第１の基体上に形成された半導体層を第２の
基体と貼りあわせた後、第１の基体を半導体層を残して
選択的に除去する半導体基板の作製方法において、両基
体の貼りあわせに先立ち、少なくとも第１の基体上の半
導体層中に存在する結晶欠陥を選択的に非晶質化した
後、融点より小さい温度で熱処理することにより非晶質
領域を再結晶化させたことを特徴とする。
【００１２】本発明においては、前記第１の基体上に形
成された半導体層中に存在する結晶欠陥の選択的な非晶
質化は、その転位線以外の方位からチャネリングイオン
注入を行い、膜厚方向に貫通する結晶欠陥である積層欠
陥や転位とその近傍部のみを選択的に非晶質化すること
で行なわれ、その後、半導体層全体に分布する結晶部分
を核とした固相エピタキシャル成長により結晶欠陥のな
い半導体単結晶層を形成し、さらに少なくとも表面に絶
縁層を有する第２の基体と貼りあわせた後、第１の基体
上の単結晶下部を選択的に除去することにより界面急峻
性の良いＳＯＩ基板を提供することができる。
成された半導体層中に存在する結晶欠陥の選択的な非晶
質化は、その転位線以外の方位からチャネリングイオン
注入を行い、膜厚方向に貫通する結晶欠陥である積層欠
陥や転位とその近傍部のみを選択的に非晶質化すること
で行なわれ、その後、半導体層全体に分布する結晶部分
を核とした固相エピタキシャル成長により結晶欠陥のな
い半導体単結晶層を形成し、さらに少なくとも表面に絶
縁層を有する第２の基体と貼りあわせた後、第１の基体
上の単結晶下部を選択的に除去することにより界面急峻
性の良いＳＯＩ基板を提供することができる。
【００１３】以下、本発明について更に詳細に説明す
る。単結晶では低指数軸または低指数面に沿った格子原
子の列に囲まれた、電子密度が比較的疎になっているチ
ャネルが形成されている。一般にチャネルに沿って注入
されたイオンは結晶の格子原子と小角散乱をしながら格
子原子の外殻電子にエネルギーを与えて進む。ランダム
方向から注入された場合に比べ、同じエネルギーでは深
い位置まで注入できる。
る。単結晶では低指数軸または低指数面に沿った格子原
子の列に囲まれた、電子密度が比較的疎になっているチ
ャネルが形成されている。一般にチャネルに沿って注入
されたイオンは結晶の格子原子と小角散乱をしながら格
子原子の外殻電子にエネルギーを与えて進む。ランダム
方向から注入された場合に比べ、同じエネルギーでは深
い位置まで注入できる。
【００１４】ここで、結晶欠陥が単結晶層に存在する場
合を考えてみる。結晶欠陥部分の原子は結晶格子からず
れた位置に存在するため、チャネリングに沿って進むイ
オンは結晶欠陥部分の原子のみと衝突する確率が高くな
る。その結果、結晶欠陥部分とその近傍が選択的に非晶
質化される。本発明者は、後述する実施例に示すよう
に、シリコン基体上に形成された単結晶シリコンに特定
の方位からチャネリングイオン注入を行うことにより結
晶欠陥を選択的に非晶質化し、欠陥を含まない部分では
元の単結晶性を維持できることを見いだした。さらに本
発明者は、結晶欠陥部分のみを選択的に非晶質化した試
料を固相エピタキシャル成長が進行する温度で熱処理を
施すことにより、単結晶領域に囲まれた非晶質領域が単
結晶領域からの固相エピタキシャル成長により単結晶化
し、かつ、新たな結晶欠陥も導入されないことを確認し
た。
合を考えてみる。結晶欠陥部分の原子は結晶格子からず
れた位置に存在するため、チャネリングに沿って進むイ
オンは結晶欠陥部分の原子のみと衝突する確率が高くな
る。その結果、結晶欠陥部分とその近傍が選択的に非晶
質化される。本発明者は、後述する実施例に示すよう
に、シリコン基体上に形成された単結晶シリコンに特定
の方位からチャネリングイオン注入を行うことにより結
晶欠陥を選択的に非晶質化し、欠陥を含まない部分では
元の単結晶性を維持できることを見いだした。さらに本
発明者は、結晶欠陥部分のみを選択的に非晶質化した試
料を固相エピタキシャル成長が進行する温度で熱処理を
施すことにより、単結晶領域に囲まれた非晶質領域が単
結晶領域からの固相エピタキシャル成長により単結晶化
し、かつ、新たな結晶欠陥も導入されないことを確認し
た。
【００１５】本発明はＳＯＩ構造を作製するに先立ち、
チャネリングイオン注入を行うために、従来、井上らが
特開昭５６−４５０４７号で示した手法やＬａｕらがＡ
ｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３４（１），１Ｊａｎｕ
ａｒｙ，７６，１９７９で示した手法がＳＯＳ構造を作
製した後でイオン注入する場合に比較して、単結晶シリ
コン層中の特に膜厚方向に貫通する場合の多い積層欠陥
や転位および半導体層と絶縁層界面近傍に多い結晶欠陥
の非晶質化に効果を見出だした。
チャネリングイオン注入を行うために、従来、井上らが
特開昭５６−４５０４７号で示した手法やＬａｕらがＡ
ｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３４（１），１Ｊａｎｕ
ａｒｙ，７６，１９７９で示した手法がＳＯＳ構造を作
製した後でイオン注入する場合に比較して、単結晶シリ
コン層中の特に膜厚方向に貫通する場合の多い積層欠陥
や転位および半導体層と絶縁層界面近傍に多い結晶欠陥
の非晶質化に効果を見出だした。
【００１６】また、半導体層中に存在する結晶欠陥を消
失させることにより、特開平５−２１３３８号公報で開
示された多孔質を除去する時に実施される化学エッチン
グでも特定部の選択的エッチングによる貼りあわせ界面
での空隙の発生も改善される。
失させることにより、特開平５−２１３３８号公報で開
示された多孔質を除去する時に実施される化学エッチン
グでも特定部の選択的エッチングによる貼りあわせ界面
での空隙の発生も改善される。
【００１７】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 〔実施例１〕図１（ａ）〜（ｄ）に本発明の半導体基板
の作製方法の第１実施例の製造工程の断面図を示す。
詳細に説明する。 〔実施例１〕図１（ａ）〜（ｄ）に本発明の半導体基板
の作製方法の第１実施例の製造工程の断面図を示す。
【００１８】図１（ａ）に示すように、５インチ〈００
１〉単結晶シリコンウエハー１をＨＦ水溶液中とアルコ
ールの混合溶液中で陽極化成して多孔質化し、多孔質シ
リコン層２を形成した後、ＣＶＤ法により多孔質シリコ
ン層２上にエピタキシャルシリコン層３を成長させる。
該シリコン層３には［０１１］方向、［１３４］方向お
よび［１１２］方向をもつ転位線４が透過電子顕微鏡に
より確認された。
１〉単結晶シリコンウエハー１をＨＦ水溶液中とアルコ
ールの混合溶液中で陽極化成して多孔質化し、多孔質シ
リコン層２を形成した後、ＣＶＤ法により多孔質シリコ
ン層２上にエピタキシャルシリコン層３を成長させる。
該シリコン層３には［０１１］方向、［１３４］方向お
よび［１１２］方向をもつ転位線４が透過電子顕微鏡に
より確認された。
【００１９】該シリコン層３の結晶の転位線方向以外の
チャネリング方位に対して１°以内の方向からＳｉ+ イ
オン、Ｃ+ イオン、Ｇｅ+ イオンまたはＰｂ+ イオンを
１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2 注入する。
注入方位としては〈１１１〉よりは〈１００〉が好まし
い。注入イオンはチャネリングするため、転位位置の原
子のみと衝突し転位を含む近傍を非晶質化する。また、
ＴＥＭの観察では欠陥は見られず、非晶質領域が点在す
ることを確認した。またそのほかの領域では単結晶であ
ることを電子線回折により確認した。注入イオンとの衝
突により非晶質化する時、注入イオンはその位置にとど
まるため、注入イオンとしてはシリコンと同じIV族のイ
オンを用いるのが望ましい。または、不活性ガスのイオ
ンも使うことができる。図１（ｂ）に示すように、イオ
ン注入の後、Ｎ2 雰囲気で１０００℃２ｈｒの熱処理を
行ない、非晶質部の結晶性を固相成長により回復させ
た。ＴＥＭ観察では欠陥は確認されなかった。また、セ
コエッチング（Ｋ2 Ｃｒ2 Ｏ 7 をＨＦ＋Ｈ2 Ｏで希釈し
た原液を原液：ＨＦ：Ｈ2 Ｏ＝１：２：３で希釈した液
中で３ｍｉｎエッチング）でも欠陥が顕在化されること
はなかった。
チャネリング方位に対して１°以内の方向からＳｉ+ イ
オン、Ｃ+ イオン、Ｇｅ+ イオンまたはＰｂ+ イオンを
１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2 注入する。
注入方位としては〈１１１〉よりは〈１００〉が好まし
い。注入イオンはチャネリングするため、転位位置の原
子のみと衝突し転位を含む近傍を非晶質化する。また、
ＴＥＭの観察では欠陥は見られず、非晶質領域が点在す
ることを確認した。またそのほかの領域では単結晶であ
ることを電子線回折により確認した。注入イオンとの衝
突により非晶質化する時、注入イオンはその位置にとど
まるため、注入イオンとしてはシリコンと同じIV族のイ
オンを用いるのが望ましい。または、不活性ガスのイオ
ンも使うことができる。図１（ｂ）に示すように、イオ
ン注入の後、Ｎ2 雰囲気で１０００℃２ｈｒの熱処理を
行ない、非晶質部の結晶性を固相成長により回復させ
た。ＴＥＭ観察では欠陥は確認されなかった。また、セ
コエッチング（Ｋ2 Ｃｒ2 Ｏ 7 をＨＦ＋Ｈ2 Ｏで希釈し
た原液を原液：ＨＦ：Ｈ2 Ｏ＝１：２：３で希釈した液
中で３ｍｉｎエッチング）でも欠陥が顕在化されること
はなかった。
【００２０】次に図１（ｃ）に示すように、該単結晶シ
リコン層３を０．５μｍ厚のＳｉＯ 2 層５を表面に有す
るシリコンウエハー６と貼りあわせ、Ｎ2 雰囲気中１０
００℃２ｈｒの熱処理で完全に接着させた。イオン注入
の後結晶性を回復させるために行う熱処理を省略してこ
の接着工程での熱処理のみにしても良い。
リコン層３を０．５μｍ厚のＳｉＯ 2 層５を表面に有す
るシリコンウエハー６と貼りあわせ、Ｎ2 雰囲気中１０
００℃２ｈｒの熱処理で完全に接着させた。イオン注入
の後結晶性を回復させるために行う熱処理を省略してこ
の接着工程での熱処理のみにしても良い。
【００２１】次に図１（ｄ）に示すように、４９％Ｈ
Ｆ：７０％ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１．２：１０：
１０液で基板裏面よりエッチングして多孔質シリコンを
露出させた後、４９％ＨＦ：３０％Ｈ2 Ｏ2 ＝１：５液
で多孔質シリコンをエッチングして除去しＳＯＩ基板を
作製した。
Ｆ：７０％ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１．２：１０：
１０液で基板裏面よりエッチングして多孔質シリコンを
露出させた後、４９％ＨＦ：３０％Ｈ2 Ｏ2 ＝１：５液
で多孔質シリコンをエッチングして除去しＳＯＩ基板を
作製した。
【００２２】本発明により作製したＳＯＩのシリコン層
中には、従来の特開平５−２１３３８号公報で開示され
た手法で作製したＳＯＩシリコン層中に見られた膜厚方
向に貫通する欠陥部は見いだされず、貼りあわせ界面で
の空隙の形成も従来の１／３まで抑制することができ
た。 〔実施例２〕図２（ａ）〜（ｄ）に本発明の半導体基板
の作製方法の第２実施例の製造工程の断面図を示す。
中には、従来の特開平５−２１３３８号公報で開示され
た手法で作製したＳＯＩシリコン層中に見られた膜厚方
向に貫通する欠陥部は見いだされず、貼りあわせ界面で
の空隙の形成も従来の１／３まで抑制することができ
た。 〔実施例２〕図２（ａ）〜（ｄ）に本発明の半導体基板
の作製方法の第２実施例の製造工程の断面図を示す。
【００２３】図２（ａ）に示すように、５インチ〈００
１〉単結晶シリコンウエハー１をＨＦ水溶液中とアルコ
ールの混合溶液中で陽極化成して多孔質化して、多孔質
シリコン層２を形成した後、ＣＶＤ法により多孔質シリ
コン層２上にエピタキシャルシリコン層３を成長させ
る。該シリコン層３には［０１１］方向、［１３４］方
向および［１１２］方向をもつ転位線４が透過電子顕微
鏡により確認された。
１〉単結晶シリコンウエハー１をＨＦ水溶液中とアルコ
ールの混合溶液中で陽極化成して多孔質化して、多孔質
シリコン層２を形成した後、ＣＶＤ法により多孔質シリ
コン層２上にエピタキシャルシリコン層３を成長させ
る。該シリコン層３には［０１１］方向、［１３４］方
向および［１１２］方向をもつ転位線４が透過電子顕微
鏡により確認された。
【００２４】該シリコン層３の結晶の転位線方向以外の
チャネリング方位に対して１°以内の方向からＳｉ+ イ
オン、Ｃ+ イオン、Ｇｅ+ イオンまたはＰｂ+ イオンを
１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2 注入する。
注入方位としては〈１１１〉よりは〈１００〉が好まし
い。注入イオンはチャネリングするため、転位位置の原
子のみと衝突し転位を含む近傍を非晶質化する。また、
ＴＥＭの観察では欠陥は見られず、非晶質領域が点在す
ることを確認した。またそのほかの領域では単結晶であ
ることを電子線回折により確認した。注入イオンとの衝
突により非晶質化する時、注入イオンはその位置にとど
まるため、注入イオンとしてはシリコンと同じIV族のイ
オンを用いるのが望ましい。または、不活性ガスのイオ
ンも使うことができる。図２（ｂ）に示すように、イオ
ン注入の後、Ｎ2 雰囲気で１０００℃２ｈｒの熱処理を
行ない、非晶質部の結晶性を固相成長により回復させ
た。ＴＥＭ観察では欠陥は確認されなかった。また、セ
コエッチング（Ｋ2 Ｃｒ2 Ｏ 7 をＨＦ＋Ｈ2 Ｏで希釈し
た原液を原液：ＨＦ：Ｈ2 Ｏ＝１：２：３で希釈した液
中で３ｍｉｎエッチング）でも欠陥が顕在化されること
はなかった。
チャネリング方位に対して１°以内の方向からＳｉ+ イ
オン、Ｃ+ イオン、Ｇｅ+ イオンまたはＰｂ+ イオンを
１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2 注入する。
注入方位としては〈１１１〉よりは〈１００〉が好まし
い。注入イオンはチャネリングするため、転位位置の原
子のみと衝突し転位を含む近傍を非晶質化する。また、
ＴＥＭの観察では欠陥は見られず、非晶質領域が点在す
ることを確認した。またそのほかの領域では単結晶であ
ることを電子線回折により確認した。注入イオンとの衝
突により非晶質化する時、注入イオンはその位置にとど
まるため、注入イオンとしてはシリコンと同じIV族のイ
オンを用いるのが望ましい。または、不活性ガスのイオ
ンも使うことができる。図２（ｂ）に示すように、イオ
ン注入の後、Ｎ2 雰囲気で１０００℃２ｈｒの熱処理を
行ない、非晶質部の結晶性を固相成長により回復させ
た。ＴＥＭ観察では欠陥は確認されなかった。また、セ
コエッチング（Ｋ2 Ｃｒ2 Ｏ 7 をＨＦ＋Ｈ2 Ｏで希釈し
た原液を原液：ＨＦ：Ｈ2 Ｏ＝１：２：３で希釈した液
中で３ｍｉｎエッチング）でも欠陥が顕在化されること
はなかった。
【００２５】次に図２（ｃ）に示すように、該単結晶シ
リコン層３を少なくとも表面に酸化アルミ層７を有する
アルミ基板等の第２の基体８と貼りあわせた後、Ｎ2 雰
囲気中１０００℃，２ｈｒの熱処理により密着させた。
リコン層３を少なくとも表面に酸化アルミ層７を有する
アルミ基板等の第２の基体８と貼りあわせた後、Ｎ2 雰
囲気中１０００℃，２ｈｒの熱処理により密着させた。
【００２６】次に図２（ｄ）に示すように、４９％Ｈ
Ｆ：７０％ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１．２：１０：
１０液で基板裏面よりエッチングして多孔質シリコンを
露出させた後、４９％ＨＦ：３０％Ｈ2 Ｏ2 ＝１：５液
で多孔質シリコンをエッチングして除去し結晶欠陥のな
いＳＯＩ基板を作製した。
Ｆ：７０％ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１．２：１０：
１０液で基板裏面よりエッチングして多孔質シリコンを
露出させた後、４９％ＨＦ：３０％Ｈ2 Ｏ2 ＝１：５液
で多孔質シリコンをエッチングして除去し結晶欠陥のな
いＳＯＩ基板を作製した。
【００２７】第２の基体としてサファイアを用いること
ができる。この場合の製造工程の断面図を図３（ａ）〜
（ｄ）に示した。図中、９はサファイア基板を示す。
ができる。この場合の製造工程の断面図を図３（ａ）〜
（ｄ）に示した。図中、９はサファイア基板を示す。
【００２８】以上説明した各実施例では、結晶欠陥をな
くした後に第２の基体と貼りあわせているため、半導体
層と絶縁層の界面の急峻性は良く、イオン注入により界
面に導入される凹凸に伴うキャリヤ移動度の低下を改善
することができる。
くした後に第２の基体と貼りあわせているため、半導体
層と絶縁層の界面の急峻性は良く、イオン注入により界
面に導入される凹凸に伴うキャリヤ移動度の低下を改善
することができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、従
来問題とされていたＳＯＩ基板等での結晶欠陥の残留を
低減でき、半導体特性を向上できる。また、従来手法で
はイオン注入に伴い導入される単結晶層と絶縁層近傍で
の原子撹拌が本発明では抑えられるため、新たな界面準
位の発生による半導体特性の低下も回避できる。
来問題とされていたＳＯＩ基板等での結晶欠陥の残留を
低減でき、半導体特性を向上できる。また、従来手法で
はイオン注入に伴い導入される単結晶層と絶縁層近傍で
の原子撹拌が本発明では抑えられるため、新たな界面準
位の発生による半導体特性の低下も回避できる。
【図１】（ａ）〜（ｄ）は、本発明の半導体基板の作製
方法の第１実施例の製造工程の断面図である。
方法の第１実施例の製造工程の断面図である。
【図２】（ａ）〜（ｄ）は、本発明の半導体基板の作製
方法の第２実施例の製造工程の断面図である。
方法の第２実施例の製造工程の断面図である。
【図３】（ａ）〜（ｄ）は、第２の基体としてサファイ
アを用いた場合の製造工程の断面図である。
アを用いた場合の製造工程の断面図である。
１ 単結晶シリコンウエハー ２ 多孔質シリコン層 ３ エピタキシャルシリコン層 ４ 転位線（結晶欠陥） ５ ＳｉＯ2 層 ６ シリコンウエハー ７ 酸化アルミ層 ８ アルミ基板 ９ サファイア基板
Claims (8)
- 【請求項１】 第１の基体上に形成された半導体層を第
２の基体と貼りあわせた後、第１の基体を半導体層を残
して選択的に除去する半導体基板の作製方法において、 両基体の貼りあわせに先立ち、少なくとも第１の基体上
の半導体層中に存在する結晶欠陥を選択的に非晶質化し
た後、融点より小さい温度で熱処理することにより非晶
質領域を再結晶化させたことを特徴とする半導体基板の
作製方法。 - 【請求項２】 前記第１の基体は少なくとも表面に多孔
質層を有することを特徴とする請求項１に記載の半導体
基板の作製方法。 - 【請求項３】 前記第２の基体は少なくとも表面に酸化
シリコン層を有することを特徴とする請求項１に記載の
半導体基板の作製方法。 - 【請求項４】 前記第２の基体は少なくとも表面に酸化
アルミ層を有することを特徴とする請求項１に記載の半
導体基板の作製方法。 - 【請求項５】 前記第２の基体はサファイアであること
を特徴とする請求項１に記載の半導体基板の作製方法。 - 【請求項６】 前記結晶欠陥の選択的非晶質化は、前記
半導体層へのチャネリングイオン打ち込みにより行なう
ことを特徴とする請求項１に記載の半導体基板の作製方
法。 - 【請求項７】 前記結晶欠陥の選択的非晶質化は、前記
半導体層に存在する転位線以外の方向からのチャネリン
グイオン打ち込みにより行なうことを特徴とする請求項
６に記載の半導体基板の作製方法。 - 【請求項８】 前記チャネリングイオン打ち込みは、前
記半導体層を構成する元素と同族の元素のイオンないし
は不活性ガスのイオンによるものであることを特徴とす
る請求項６又は請求項７に記載の半導体基板の作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518394A JPH0832037A (ja) | 1994-07-18 | 1994-07-18 | 半導体基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518394A JPH0832037A (ja) | 1994-07-18 | 1994-07-18 | 半導体基板の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832037A true JPH0832037A (ja) | 1996-02-02 |
Family
ID=15807427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16518394A Pending JPH0832037A (ja) | 1994-07-18 | 1994-07-18 | 半導体基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832037A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106909B2 (en) | 2001-12-25 | 2006-09-12 | Canon Kabushiki Kaisha | Method and apparatus for encoding image data in accordance with a target data size |
| US7136531B2 (en) | 2002-04-09 | 2006-11-14 | Canon Kabushiki Kaisha | Image encoder, image encoding method, image encoding computer program, and storage medium |
| WO2013002212A1 (ja) * | 2011-06-30 | 2013-01-03 | 京セラ株式会社 | 複合基板およびその製造方法 |
| JP2014216555A (ja) * | 2013-04-26 | 2014-11-17 | 株式会社豊田自動織機 | 半導体基板の製造方法 |
-
1994
- 1994-07-18 JP JP16518394A patent/JPH0832037A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106909B2 (en) | 2001-12-25 | 2006-09-12 | Canon Kabushiki Kaisha | Method and apparatus for encoding image data in accordance with a target data size |
| US7136531B2 (en) | 2002-04-09 | 2006-11-14 | Canon Kabushiki Kaisha | Image encoder, image encoding method, image encoding computer program, and storage medium |
| WO2013002212A1 (ja) * | 2011-06-30 | 2013-01-03 | 京セラ株式会社 | 複合基板およびその製造方法 |
| JPWO2013002212A1 (ja) * | 2011-06-30 | 2015-02-23 | 京セラ株式会社 | 複合基板およびその製造方法 |
| US9287351B2 (en) | 2011-06-30 | 2016-03-15 | Kyocera Corporation | Composite substrate and method for manufacturing same |
| JP2014216555A (ja) * | 2013-04-26 | 2014-11-17 | 株式会社豊田自動織機 | 半導体基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6100165A (en) | Method of manufacturing semiconductor article | |
| EP0528229B1 (en) | Method for preparing semiconductor member | |
| US6054363A (en) | Method of manufacturing semiconductor article | |
| JP3250673B2 (ja) | 半導体素子基体とその作製方法 | |
| US6221738B1 (en) | Substrate and production method thereof | |
| JP3214631B2 (ja) | 半導体基体及びその作製方法 | |
| JPH05175469A (ja) | 半導体基材の作製方法 | |
| EP0843346B1 (en) | Method of manufacturing a semiconductor article | |
| KR20130029110A (ko) | 절연체 기판상의 실리콘 마감을 위한 방법 | |
| JP2994837B2 (ja) | 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板 | |
| JP2910001B2 (ja) | 半導体基材及びその作製方法 | |
| US5258322A (en) | Method of producing semiconductor substrate | |
| JP2901031B2 (ja) | 半導体基材及びその作製方法 | |
| EP0449589A1 (en) | Method of producing a SOI structure | |
| US7749817B2 (en) | Single-crystal layer on a dielectric layer | |
| EP0553774A1 (en) | Semiconductor device and method for producing the same | |
| JPH10326883A (ja) | 基板及びその作製方法 | |
| JPH0832037A (ja) | 半導体基板の作製方法 | |
| JP2010199338A (ja) | 貼り合わせウェーハの製造方法 | |
| JP2010251523A (ja) | 部分ｓｏｉウェーハの製造方法 | |
| JPH10200079A (ja) | 半導体部材の製造方法および半導体部材 | |
| JPH04346418A (ja) | 半導体基材の作製方法 | |
| JP3119384B2 (ja) | 半導体基板及びその作製方法 | |
| JP3342442B2 (ja) | 半導体基板の作製方法及び半導体基板 | |
| JPH06342784A (ja) | 多孔質シリコンをエッチングするためのエッチング液、該エッチング液を用いたエッチング方法及び該エッチング液を用いた半導体基材の作製方法 |