JPH0832052A - 化合物半導体エピタキシャルウェハ - Google Patents
化合物半導体エピタキシャルウェハInfo
- Publication number
- JPH0832052A JPH0832052A JP16802794A JP16802794A JPH0832052A JP H0832052 A JPH0832052 A JP H0832052A JP 16802794 A JP16802794 A JP 16802794A JP 16802794 A JP16802794 A JP 16802794A JP H0832052 A JPH0832052 A JP H0832052A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- gaas
- doping
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 ＨＥＭＴのチャネル層の移動度の低下を防
ぎ、増幅率ｇm の低下を防ぐことができる化合物半導体
エピタキシャルウェハを提供する。 【構成】 化合物半導体基板１１上に、ノンドープＧａ
Ａｓ層１２、必要に応じてノンドープＩｎＧａＡｓ層、
ノンドープＡｌＧａＡｓ層１３あるいはノンドープＧａ
Ａｓ層を順次積層し、該ノンドープＡｌＧａＡｓ層１３
上にＳｉドープのＡｌＧａＡｓ層１４あるいはＧａＡｓ
層をこの順に積層し、前記ＳｉドープのＡｌＧａＡｓ層
１４あるいはＧａＡｓ層の前記ノンドープＡｌＧａＡｓ
層１３近傍部分にＳｉのδドーピング層１４ａを形成し
た化合物半導体エピタキシャルウェハにおいて、前記δ
ドーピング層１４ａの少なくとも片側の近傍あるいは隣
接した部分に、前記ＳｉドープあるいはノンドープのＡ
ｌＧａＡｓ層１４あるいはＧａＡｓ層中にＩｎを添加し
たＡｌＧａＡｓ層１４ｂあるいはＧａＡｓ層を形成した
ことを特徴とする化合物半導体エピタキシャルウェハ。
ぎ、増幅率ｇm の低下を防ぐことができる化合物半導体
エピタキシャルウェハを提供する。 【構成】 化合物半導体基板１１上に、ノンドープＧａ
Ａｓ層１２、必要に応じてノンドープＩｎＧａＡｓ層、
ノンドープＡｌＧａＡｓ層１３あるいはノンドープＧａ
Ａｓ層を順次積層し、該ノンドープＡｌＧａＡｓ層１３
上にＳｉドープのＡｌＧａＡｓ層１４あるいはＧａＡｓ
層をこの順に積層し、前記ＳｉドープのＡｌＧａＡｓ層
１４あるいはＧａＡｓ層の前記ノンドープＡｌＧａＡｓ
層１３近傍部分にＳｉのδドーピング層１４ａを形成し
た化合物半導体エピタキシャルウェハにおいて、前記δ
ドーピング層１４ａの少なくとも片側の近傍あるいは隣
接した部分に、前記ＳｉドープあるいはノンドープのＡ
ｌＧａＡｓ層１４あるいはＧａＡｓ層中にＩｎを添加し
たＡｌＧａＡｓ層１４ｂあるいはＧａＡｓ層を形成した
ことを特徴とする化合物半導体エピタキシャルウェハ。
Description
【０００１】
【産業上の利用分野】本発明は、高電子移動度トランジ
スタ用の化合物半導体エピタキシャルウェハに関する。
スタ用の化合物半導体エピタキシャルウェハに関する。
【０００２】
【従来の技術】高電子移動度トランジスタ（High Elect
ron Mobility Transistor:ＨＥＭＴ）は、低雑音特性を
有する増幅素子として衛星放送受信機などに用いられて
いる。このＨＥＭＴは、例えば図３に示すような構造を
しており、ＧａＡｓ基板１上にチャネル層２、スペーサ
層３、キャリア供給層４、コンタクト層５を積層して形
成されている。符号６、７、８は、それぞれソース電
極、ドレイン電極およびゲート電極である。図４はこの
素子の形成に用いられるエピタキシャルウェハの断面図
であり、１１はＧａＡｓ基板、１２はチャネル層２とな
るノンドープＧａＡｓ層（厚さ１μｍ）、１３はスペー
サ層３となるノンドープＡｌX Ｇａ1-X Ａｓ（Ｘ：０．
２〜０．３）層（厚さ３ｎｍ）、１４はキャリア供給層
４となるＳｉドープｎ−ＡｌX Ｇａ1-X Ａｓ（Ｘ：０．
２〜０．３）層（厚さ３０ｎｍ、ドープ濃度３×１０18
ｃｍ-3）、１５はコンタクト層となるＳｉドープＧａＡ
ｓ層（厚さ５０ｎｍ、ドープ濃度３×１０18ｃｍ-3）で
ある。
ron Mobility Transistor:ＨＥＭＴ）は、低雑音特性を
有する増幅素子として衛星放送受信機などに用いられて
いる。このＨＥＭＴは、例えば図３に示すような構造を
しており、ＧａＡｓ基板１上にチャネル層２、スペーサ
層３、キャリア供給層４、コンタクト層５を積層して形
成されている。符号６、７、８は、それぞれソース電
極、ドレイン電極およびゲート電極である。図４はこの
素子の形成に用いられるエピタキシャルウェハの断面図
であり、１１はＧａＡｓ基板、１２はチャネル層２とな
るノンドープＧａＡｓ層（厚さ１μｍ）、１３はスペー
サ層３となるノンドープＡｌX Ｇａ1-X Ａｓ（Ｘ：０．
２〜０．３）層（厚さ３ｎｍ）、１４はキャリア供給層
４となるＳｉドープｎ−ＡｌX Ｇａ1-X Ａｓ（Ｘ：０．
２〜０．３）層（厚さ３０ｎｍ、ドープ濃度３×１０18
ｃｍ-3）、１５はコンタクト層となるＳｉドープＧａＡ
ｓ層（厚さ５０ｎｍ、ドープ濃度３×１０18ｃｍ-3）で
ある。
【０００３】近年、このＨＥＭＴデバイスを高性能化す
るために、キャリア供給層の不純物Ｓｉを平面状に高密
度に添加する方法として、δドープ法あるいはプレーナ
ドープ法と呼ばれる方法を用いて、キャリア供給層のス
ペーサ層近傍部分にＳｉのδドーピング層を形成して、
キャリア供給層の厚さを薄くし、ゲート電極とチャネル
層の距離を短くする構造が開発されている。この素子に
用いられるエピタキシャルウェハの構造例を図５に示
す。図５において、１４ａはＳｉのδドーピング層であ
る。なお、δドーピング層は、不純物原子を平面状に数
原子層以下の厚さで高密度に添加し、厚さ方向に局在化
させた層を称している。この構造は、平面状にＳｉを高
密度に添加してδドーピング層１４ａを形成することに
より、δドーピング層１４ａから充分な電子を発生させ
てチャネル層２に送り込めるようにしたものである。δ
ドーピング層１４ａのＳｉの添加面密度は、通常、１〜
８×１０12ｃｍ-2となっている。なお、ＧａＡｓおよび
ＡｌX Ｇａ1-X Ａｓの原子の面密度は６．２５８×１０
14ｃｍ-2（Zincblend 構造で、格子定数５．６５３３
Å）なので、δドーピング層１４ａのＳｉ原子の量は、
Ｇａ原子の量に対して１％程度の値となる。
るために、キャリア供給層の不純物Ｓｉを平面状に高密
度に添加する方法として、δドープ法あるいはプレーナ
ドープ法と呼ばれる方法を用いて、キャリア供給層のス
ペーサ層近傍部分にＳｉのδドーピング層を形成して、
キャリア供給層の厚さを薄くし、ゲート電極とチャネル
層の距離を短くする構造が開発されている。この素子に
用いられるエピタキシャルウェハの構造例を図５に示
す。図５において、１４ａはＳｉのδドーピング層であ
る。なお、δドーピング層は、不純物原子を平面状に数
原子層以下の厚さで高密度に添加し、厚さ方向に局在化
させた層を称している。この構造は、平面状にＳｉを高
密度に添加してδドーピング層１４ａを形成することに
より、δドーピング層１４ａから充分な電子を発生させ
てチャネル層２に送り込めるようにしたものである。δ
ドーピング層１４ａのＳｉの添加面密度は、通常、１〜
８×１０12ｃｍ-2となっている。なお、ＧａＡｓおよび
ＡｌX Ｇａ1-X Ａｓの原子の面密度は６．２５８×１０
14ｃｍ-2（Zincblend 構造で、格子定数５．６５３３
Å）なので、δドーピング層１４ａのＳｉ原子の量は、
Ｇａ原子の量に対して１％程度の値となる。
【０００４】また、ＨＥＭＴデバイスをさらに高性能化
することを狙って、チャネル層にＧａＡｓよりも電子移
動度が高く、より電子親力の高いＩｎY Ｇａ1-Y Ａｓ
（Ｙ：０．１〜０．３）を用いたＨＥＭＴも開発されて
おり、この素子はＰ−ＨＥＭＴ（Pseudo-Morphic High
Electron Mobility Transistor）と呼ばれている。δド
ープ法を用いて形成したＰ−ＨＥＭＴ用のエピタキシャ
ルウェハの断面の例を図６に示す。符号２２はチャネル
層となるノンドープＩｎZ Ｇａ1-Z Ａｓ（Ｚ：０．２〜
０．３）層（厚さ１０ｎｍ）である。このような構造の
Ｐ−ＨＥＭＴは、電子を高移動度、高飽和速度で走行さ
せ、ゲート電極でその電子の走行する量、つまり電流を
制御することができるために、高い周波数（＞１ＧＨ
ｚ）で高い増幅率かつ低い雑音で動作させることのでき
る増幅素子として広く用いられている。
することを狙って、チャネル層にＧａＡｓよりも電子移
動度が高く、より電子親力の高いＩｎY Ｇａ1-Y Ａｓ
（Ｙ：０．１〜０．３）を用いたＨＥＭＴも開発されて
おり、この素子はＰ−ＨＥＭＴ（Pseudo-Morphic High
Electron Mobility Transistor）と呼ばれている。δド
ープ法を用いて形成したＰ−ＨＥＭＴ用のエピタキシャ
ルウェハの断面の例を図６に示す。符号２２はチャネル
層となるノンドープＩｎZ Ｇａ1-Z Ａｓ（Ｚ：０．２〜
０．３）層（厚さ１０ｎｍ）である。このような構造の
Ｐ−ＨＥＭＴは、電子を高移動度、高飽和速度で走行さ
せ、ゲート電極でその電子の走行する量、つまり電流を
制御することができるために、高い周波数（＞１ＧＨ
ｚ）で高い増幅率かつ低い雑音で動作させることのでき
る増幅素子として広く用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ＨＥＭＴ用のエピタキシャルウェハには、次のような問
題があった。即ち、 １）チャネル層に充分な量の電子を送り込むために、か
つ、通常のユニフォームドープ構造よりキャリア供給層
の厚さを薄くするためには、Ｓｉのδドープの密度を前
述のように１〜８×１０12ｃｍ-2という高密度にするこ
とが必要である。しかしながら、この様な高密度のドー
ピングを行うと、積層する際の成長条件（成長温度な
ど）によっては、通常のユニフォームドープのものに比
べて、同一電子密度でチャネル層の電子移動度が低くな
り、その結果、ＨＥＭＴデバイスの性能の指標の一つで
ある増幅率ｇm が低下するという問題が生じた。 ２）この電子移動度の低下を防ぐために、キャリア供給
層とチャネル層の間にある不純物を添加しないスペーサ
層の厚さと、キャリア供給層へのδドープの密度を適切
に制御して、従来のＨＥＭＴデバイスと同等の電子密度
で、同等以上の電子移動度が得られるようにすることが
必要になるが、そのための積層条件を適切に設定するこ
とが困難であり、また、安定した特性が得られないとい
う問題があった。
ＨＥＭＴ用のエピタキシャルウェハには、次のような問
題があった。即ち、 １）チャネル層に充分な量の電子を送り込むために、か
つ、通常のユニフォームドープ構造よりキャリア供給層
の厚さを薄くするためには、Ｓｉのδドープの密度を前
述のように１〜８×１０12ｃｍ-2という高密度にするこ
とが必要である。しかしながら、この様な高密度のドー
ピングを行うと、積層する際の成長条件（成長温度な
ど）によっては、通常のユニフォームドープのものに比
べて、同一電子密度でチャネル層の電子移動度が低くな
り、その結果、ＨＥＭＴデバイスの性能の指標の一つで
ある増幅率ｇm が低下するという問題が生じた。 ２）この電子移動度の低下を防ぐために、キャリア供給
層とチャネル層の間にある不純物を添加しないスペーサ
層の厚さと、キャリア供給層へのδドープの密度を適切
に制御して、従来のＨＥＭＴデバイスと同等の電子密度
で、同等以上の電子移動度が得られるようにすることが
必要になるが、そのための積層条件を適切に設定するこ
とが困難であり、また、安定した特性が得られないとい
う問題があった。
【０００６】このように、Ｓｉのδドーピング層を形成
するとチャネル層の移動度が低下する原因は、平面状に
高密度でドーピングされたＳｉが拡散してチャネル層に
至り、チャネル層における電子の走行を妨げることによ
ると推察される。この推察を検証するために、以下の試
みを行った。即ち、Ｓｉが拡散する原因として熱拡散が
考えられるので、ＭＯＣＶＤ法あるいはＭＢＥ法にて積
層した結晶を、積層後に積層の際の温度（６００〜７０
０℃の成長温度）で長時間保持（通常は、積層後に速や
かに降温する）して、その際の結晶の移動度を測定し
た。一例として、成長温度６５０℃にて積層した結晶
を、積層終了後に３０分間さらに同温度で保持したとこ
ろ、積層後に速やかに降温した通常の工程ものに比較し
て、チャネル層の移動度が３０％減少した。一方、δド
ーピングを行わない、ユニフォームドープの結晶につい
ても同様の条件で移動度を測定したところ、移動度は１
０％減少した。以上のことから、δドーピングした結晶
の方がＳｉの拡散がより大きいことが考えられる。従っ
て、成長後の成長温度での保持をしなくても、同様の原
因で、δドーピングをした結晶の移動度がユニフォーム
ドープの結晶よりも低下すると考えられる。このような
現象が起きる原因は、以下のように考察することができ
る。即ち、ＳｉとＡｌＧａＡｓの格子定数の違いから、
Ｓｉのδドープ層の近傍が歪みを受け、この歪みがＳｉ
の拡散を促進することが考えられる。なお、Ｓｉの格子
定数は約５．４３Å、ＡｌＡｓおよびＧａＡｓの格子定
数は約５．６５Åである。因みに、Ｓｉのδドープの面
密度を前述のように〜５×１０12ｃｍ-2とすると、その
Ｓｉ原子の量はＧａ原子の量に対して１％程度になる。
一方、Ｓｉをユニフォームドープする場合、例えばＳｉ
のユニフォームドープ密度を３×１０18ｃｍ-3とする
と、ＧａＡｓ結晶中のＧａ原子の密度は２．２×１０22
ｃｍ-3であるから、Ｓｉ原子の量はＧａ原子の量に対し
て０．０１４％程度になる。従って、Ｓｉをδドープす
ると、ユニフォームドープする場合に比較して、Ｓｉ原
子のＧａ原子に対する割合が７０倍になり、それにとも
ない、Ｓｉのδドーピングに伴う歪みも極めて大きくな
る。この大きな歪みがＳｉの拡散を増大させると考えら
れる。
するとチャネル層の移動度が低下する原因は、平面状に
高密度でドーピングされたＳｉが拡散してチャネル層に
至り、チャネル層における電子の走行を妨げることによ
ると推察される。この推察を検証するために、以下の試
みを行った。即ち、Ｓｉが拡散する原因として熱拡散が
考えられるので、ＭＯＣＶＤ法あるいはＭＢＥ法にて積
層した結晶を、積層後に積層の際の温度（６００〜７０
０℃の成長温度）で長時間保持（通常は、積層後に速や
かに降温する）して、その際の結晶の移動度を測定し
た。一例として、成長温度６５０℃にて積層した結晶
を、積層終了後に３０分間さらに同温度で保持したとこ
ろ、積層後に速やかに降温した通常の工程ものに比較し
て、チャネル層の移動度が３０％減少した。一方、δド
ーピングを行わない、ユニフォームドープの結晶につい
ても同様の条件で移動度を測定したところ、移動度は１
０％減少した。以上のことから、δドーピングした結晶
の方がＳｉの拡散がより大きいことが考えられる。従っ
て、成長後の成長温度での保持をしなくても、同様の原
因で、δドーピングをした結晶の移動度がユニフォーム
ドープの結晶よりも低下すると考えられる。このような
現象が起きる原因は、以下のように考察することができ
る。即ち、ＳｉとＡｌＧａＡｓの格子定数の違いから、
Ｓｉのδドープ層の近傍が歪みを受け、この歪みがＳｉ
の拡散を促進することが考えられる。なお、Ｓｉの格子
定数は約５．４３Å、ＡｌＡｓおよびＧａＡｓの格子定
数は約５．６５Åである。因みに、Ｓｉのδドープの面
密度を前述のように〜５×１０12ｃｍ-2とすると、その
Ｓｉ原子の量はＧａ原子の量に対して１％程度になる。
一方、Ｓｉをユニフォームドープする場合、例えばＳｉ
のユニフォームドープ密度を３×１０18ｃｍ-3とする
と、ＧａＡｓ結晶中のＧａ原子の密度は２．２×１０22
ｃｍ-3であるから、Ｓｉ原子の量はＧａ原子の量に対し
て０．０１４％程度になる。従って、Ｓｉをδドープす
ると、ユニフォームドープする場合に比較して、Ｓｉ原
子のＧａ原子に対する割合が７０倍になり、それにとも
ない、Ｓｉのδドーピングに伴う歪みも極めて大きくな
る。この大きな歪みがＳｉの拡散を増大させると考えら
れる。
【０００７】
【課題を解決するための手段】本発明は上記問題点を解
決した化合物半導体エピタキシャルウェハを提供するも
ので、化合物半導体基板上に、ノンドープＧａＡｓ層、
必要に応じてノンドープＩｎＧａＡｓ層、ノンドープＡ
ｌＧａＡｓ層あるいはノンドープＧａＡｓ層を順次積層
し、該ノンドープＡｌＧａＡｓ層上にＳｉドープのＡｌ
ＧａＡｓ層あるいはＧａＡｓ層をこの順に積層し、前記
ＳｉドープのＡｌＧａＡｓ層あるいはＧａＡｓ層の前記
ノンドープＡｌＧａＡｓ層近傍部分にＳｉのδドーピン
グ層を形成した化合物半導体エピタキシャルウェハにお
いて、前記δドーピング層の少なくとも片側の近傍ある
いは隣接した部分に、前記Ｓｉドープあるいはノンドー
プのＡｌＧａＡｓ層あるいはＧａＡｓ層中にＩｎを添加
したＡｌＧａＡｓ層あるいはＧａＡｓ層を形成したこと
を第１発明とする。
決した化合物半導体エピタキシャルウェハを提供するも
ので、化合物半導体基板上に、ノンドープＧａＡｓ層、
必要に応じてノンドープＩｎＧａＡｓ層、ノンドープＡ
ｌＧａＡｓ層あるいはノンドープＧａＡｓ層を順次積層
し、該ノンドープＡｌＧａＡｓ層上にＳｉドープのＡｌ
ＧａＡｓ層あるいはＧａＡｓ層をこの順に積層し、前記
ＳｉドープのＡｌＧａＡｓ層あるいはＧａＡｓ層の前記
ノンドープＡｌＧａＡｓ層近傍部分にＳｉのδドーピン
グ層を形成した化合物半導体エピタキシャルウェハにお
いて、前記δドーピング層の少なくとも片側の近傍ある
いは隣接した部分に、前記Ｓｉドープあるいはノンドー
プのＡｌＧａＡｓ層あるいはＧａＡｓ層中にＩｎを添加
したＡｌＧａＡｓ層あるいはＧａＡｓ層を形成したこと
を第１発明とする。
【０００８】また、前記発明において、Ｉｎを添加した
ＡｌＧａＡｓ層あるいはＧａＡｓ層の組成は、ＩｎY Ａ
ｌX Ｇａ1-X-Y ＡｓあるいはＩｎY Ｇａ1-Y Ａｓとし
て、Ｉｎの組成Ｙは次式で示される範囲にあることを第
２発明とするものである。即ち、 Ｙ0 ＝（ａGaAs−ａsi）・（ａInAs−ａGaAs）-1・δａ
GaAs 2 ／２・１／ｎ ０．７Ｙ0 ≦Ｙ≦Ｙ0 １．３ ただし、ＧａＡｓ、ＩｎＡｓ、Ｓｉの格子定数を、それ
ぞれａGaAs、ａInAs、ａ siとする。また、δドーピング
層のドーピング面密度をδ、Ｉｎを添加した層の厚さを
ｎ原子層とする。さらに、上記第２発明において、ｎ≦
６とすることを第３発明とするものである。
ＡｌＧａＡｓ層あるいはＧａＡｓ層の組成は、ＩｎY Ａ
ｌX Ｇａ1-X-Y ＡｓあるいはＩｎY Ｇａ1-Y Ａｓとし
て、Ｉｎの組成Ｙは次式で示される範囲にあることを第
２発明とするものである。即ち、 Ｙ0 ＝（ａGaAs−ａsi）・（ａInAs−ａGaAs）-1・δａ
GaAs 2 ／２・１／ｎ ０．７Ｙ0 ≦Ｙ≦Ｙ0 １．３ ただし、ＧａＡｓ、ＩｎＡｓ、Ｓｉの格子定数を、それ
ぞれａGaAs、ａInAs、ａ siとする。また、δドーピング
層のドーピング面密度をδ、Ｉｎを添加した層の厚さを
ｎ原子層とする。さらに、上記第２発明において、ｎ≦
６とすることを第３発明とするものである。
【０００９】
【作用】上述のように、Ｓｉのδドーピング層の少なく
とも片側の近傍（隣接することも含む）にＩｎを添加し
たＡｌＧａＡｓ層あるいはＧａＡｓ層を数原子層の厚さ
で形成すると、ＩｎＡｓの格子定数は約６．０６であ
り、ＡｌＡｓおよびＧａＡｓの格子定数よりも大きいの
で、Ｉｎを添加したＡｌＧａＡｓ層はＳｉのδドーピン
グ層とは逆の歪みを生ずる。従って、δドーピング層近
傍の歪みは緩和され、Ｓｉの熱拡散は抑制されるので、
チャネル層の移動度が低下するのを防ぐことができる。
なお、ＩｎはＧａと同じ３族元素であり、添加しても価
電子を生じないので、電子を供給する不純物として働か
ず、チャネル層に悪影響を与えることがない。
とも片側の近傍（隣接することも含む）にＩｎを添加し
たＡｌＧａＡｓ層あるいはＧａＡｓ層を数原子層の厚さ
で形成すると、ＩｎＡｓの格子定数は約６．０６であ
り、ＡｌＡｓおよびＧａＡｓの格子定数よりも大きいの
で、Ｉｎを添加したＡｌＧａＡｓ層はＳｉのδドーピン
グ層とは逆の歪みを生ずる。従って、δドーピング層近
傍の歪みは緩和され、Ｓｉの熱拡散は抑制されるので、
チャネル層の移動度が低下するのを防ぐことができる。
なお、ＩｎはＧａと同じ３族元素であり、添加しても価
電子を生じないので、電子を供給する不純物として働か
ず、チャネル層に悪影響を与えることがない。
【００１０】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。 （実施例１）図１は、本発明にかかるＨＥＭＴ用の化合
物半導体エピタキシャルウェハの一実施例の断面図であ
る。図中の符号は、従来技術の説明に用いた図５と同一
の符号を用いている。本実施例は、ＧａＡｓ基板１１上
にチャネル層となるノンドープＧａＡｓ層（厚さ１μ
ｍ）１２、スペーサ層となるノンドープＡｌX Ｇａ1-X
Ａｓ層（Ｘ：０．２〜０．３）（厚さ３ｎｍ）層１３、
キャリア供給層となるＳｉドープｎ−ＡｌX Ｇａ1-X Ａ
ｓ（Ｘ：０．２〜０．３）層（厚さ３０ｎｍ、ドープ濃
度３×１０18ｃｍ-3）１４、コンタクト層となるＳｉド
ープＧａＡｓ層（厚さ５０ｎｍ、ドープ濃度３×１０18
ｃｍ-3）１５を順次積層して形成されている。Ｓｉドー
プｎ−ＡｌX Ｇａ1-X Ａｓ層１４のノンドープＡｌX Ｇ
ａ1-X Ａｓ層１３近傍には、Ｓｉの添加面密度が５×１
０12ｃｍ-2のδドーピング層１４ａを設ける。また、δ
ドーピング層１４ａの近傍、ノンドープＡｌX Ｇａ1-X
Ａｓ層１３側にＩｎを添加したＩｎY ＡｌX Ｇａ1-X-Y
Ａｓ（Ｘ：０．２〜０．３）層１４ｂを設ける。
する。 （実施例１）図１は、本発明にかかるＨＥＭＴ用の化合
物半導体エピタキシャルウェハの一実施例の断面図であ
る。図中の符号は、従来技術の説明に用いた図５と同一
の符号を用いている。本実施例は、ＧａＡｓ基板１１上
にチャネル層となるノンドープＧａＡｓ層（厚さ１μ
ｍ）１２、スペーサ層となるノンドープＡｌX Ｇａ1-X
Ａｓ層（Ｘ：０．２〜０．３）（厚さ３ｎｍ）層１３、
キャリア供給層となるＳｉドープｎ−ＡｌX Ｇａ1-X Ａ
ｓ（Ｘ：０．２〜０．３）層（厚さ３０ｎｍ、ドープ濃
度３×１０18ｃｍ-3）１４、コンタクト層となるＳｉド
ープＧａＡｓ層（厚さ５０ｎｍ、ドープ濃度３×１０18
ｃｍ-3）１５を順次積層して形成されている。Ｓｉドー
プｎ−ＡｌX Ｇａ1-X Ａｓ層１４のノンドープＡｌX Ｇ
ａ1-X Ａｓ層１３近傍には、Ｓｉの添加面密度が５×１
０12ｃｍ-2のδドーピング層１４ａを設ける。また、δ
ドーピング層１４ａの近傍、ノンドープＡｌX Ｇａ1-X
Ａｓ層１３側にＩｎを添加したＩｎY ＡｌX Ｇａ1-X-Y
Ａｓ（Ｘ：０．２〜０．３）層１４ｂを設ける。
【００１１】ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂのＩ
ｎ添加量および厚さは、δドーピング層１４ａによる歪
みを相殺するように設定する。即ち、ＧａＡｓ結晶およ
びＡｌＧａＡｓ結晶はZincblend 構造であるので、Ｇａ
原子とＡｌ原子の面密度は、ＧａＡｓ結晶の格子定数を
ａGaAsとすると、 (4×1/4 +1)/ａGaAs 2 ＝2/ａGaAs 2 で与えられる。なお、ＡｌＡｓ結晶の格子定数は、Ｓｉ
あるいはＩｎＡｓの格子定数と比較して充分にＧａＡｓ
に近いので、ＧａＡｓの格子定数と等しいとした。そこ
で、δドープするＳｉ原子の面密度をδとすると、Ｇａ
Ａｓ、ＩｎＡｓ、Ｓｉの格子定数を、それぞれａGaAs、
ａInAs、ａsiとして、δドーピング層１４ａにより生ず
る歪みは、略（ａGaAs−ａsi）δ（2/ａGaAs 2 ）-1とな
る。一方、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂの歪み
は、その厚さをｎ原子層として、略（ａInAs−ａGaAs）
Ｙｎとなる。従って、歪みを相殺するＩｎ組成をＹ 0 と
すると、（ａGaAs−ａsi）δ（2/ａGaAs 2 ）-1＝（ａ
InAs−ａGaAs）Ｙ0 ｎとなるので、 Ｙ0 ＝（ａGaAs−ａsi）・（ａInAs−ａGaAs）-1・δａ
GaAs 2 ／２・１／ｎ となる。因みに、ｎ＝１、δ＝５×１０12ｃｍ-2とする
と、Ｙ0 ＝０．００４４となる。本実施例のエピタキシ
ャルウェハをＭＯＣＶＤ法で製作し、チャネル層となる
ノンドープＧａＡｓ層１２の移動度を測定したところ、
積層する際の成長条件の変動による移動度の低下がなく
なり、また、このエピタキシャルウェハを用いて製作し
たＨＥＭＴ素子の増幅率ｇm は、ばらつきなく安定し、
高性能な素子が得られた。
ｎ添加量および厚さは、δドーピング層１４ａによる歪
みを相殺するように設定する。即ち、ＧａＡｓ結晶およ
びＡｌＧａＡｓ結晶はZincblend 構造であるので、Ｇａ
原子とＡｌ原子の面密度は、ＧａＡｓ結晶の格子定数を
ａGaAsとすると、 (4×1/4 +1)/ａGaAs 2 ＝2/ａGaAs 2 で与えられる。なお、ＡｌＡｓ結晶の格子定数は、Ｓｉ
あるいはＩｎＡｓの格子定数と比較して充分にＧａＡｓ
に近いので、ＧａＡｓの格子定数と等しいとした。そこ
で、δドープするＳｉ原子の面密度をδとすると、Ｇａ
Ａｓ、ＩｎＡｓ、Ｓｉの格子定数を、それぞれａGaAs、
ａInAs、ａsiとして、δドーピング層１４ａにより生ず
る歪みは、略（ａGaAs−ａsi）δ（2/ａGaAs 2 ）-1とな
る。一方、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂの歪み
は、その厚さをｎ原子層として、略（ａInAs−ａGaAs）
Ｙｎとなる。従って、歪みを相殺するＩｎ組成をＹ 0 と
すると、（ａGaAs−ａsi）δ（2/ａGaAs 2 ）-1＝（ａ
InAs−ａGaAs）Ｙ0 ｎとなるので、 Ｙ0 ＝（ａGaAs−ａsi）・（ａInAs−ａGaAs）-1・δａ
GaAs 2 ／２・１／ｎ となる。因みに、ｎ＝１、δ＝５×１０12ｃｍ-2とする
と、Ｙ0 ＝０．００４４となる。本実施例のエピタキシ
ャルウェハをＭＯＣＶＤ法で製作し、チャネル層となる
ノンドープＧａＡｓ層１２の移動度を測定したところ、
積層する際の成長条件の変動による移動度の低下がなく
なり、また、このエピタキシャルウェハを用いて製作し
たＨＥＭＴ素子の増幅率ｇm は、ばらつきなく安定し、
高性能な素子が得られた。
【００１２】（実施例２）図２は、本発明にかかる化合
物半導体エピタキシャルウェハの他の実施例の断面図で
ある。本実施例は、図６に示したＰ−ＨＥＭＴ用の化合
物半導体エピタキシャルウェハを改良したものである。
その構造は、図２に示すように、前記実施例におけるノ
ンドープＧａＡｓ層１２とノンドープＡｌX Ｇａ1-X Ａ
ｓ層１３の間にチャネル層となるノンドープＩｎZ Ｇａ
1-Z Ａｓ（Ｚ：０．２〜０．３）層（厚さ１０ｎｍ）２
２を挿入したものである。
物半導体エピタキシャルウェハの他の実施例の断面図で
ある。本実施例は、図６に示したＰ−ＨＥＭＴ用の化合
物半導体エピタキシャルウェハを改良したものである。
その構造は、図２に示すように、前記実施例におけるノ
ンドープＧａＡｓ層１２とノンドープＡｌX Ｇａ1-X Ａ
ｓ層１３の間にチャネル層となるノンドープＩｎZ Ｇａ
1-Z Ａｓ（Ｚ：０．２〜０．３）層（厚さ１０ｎｍ）２
２を挿入したものである。
【００１３】なお、上記実施例において、キャリア供給
層となるＳｉドープｎ−ＡｌX Ｇａ 1-X Ａｓ層１４はＧ
ａＡｓで構成してもよい。また、δドーピング層１４ａ
近傍に形成するＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂあ
るいはＩｎY Ｇａ1-Y Ａｓ層については、Ｉｎの添加量
は、前記Ｙ0 に限定されず、０．７Ｙ0 ≦Ｙ≦Ｙ0 １．
３の範囲であれば、移動度の低下や素子の増幅率ｇm の
低下、ばらつきがなくなり、所望の効果を得ることが出
来る。また、その厚さについては、６原子層以内であれ
ば、所望の効果を得ることが出来、６原子層を越える
と、その効果が顕著でなく、移動度が低下する場合も生
じた。さらに、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂあ
るいはＩｎY Ｇａ1-Y Ａｓ層は、δドーピング層１４ａ
の近傍、ＧａＡｓ基板１側に設けたが、δドーピング層
１４ａの近傍、ＧａＡｓ基板１とは反対側に設けてもよ
く、あるいは、δドーピング層１４ａの両側に設けても
よい。ただし、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂあ
るいはＩｎY Ｇａ1-Y Ａｓ層をδドーピング層１４ａの
両側に設ける場合には、合計の層厚を６原子層以内にす
る。
層となるＳｉドープｎ−ＡｌX Ｇａ 1-X Ａｓ層１４はＧ
ａＡｓで構成してもよい。また、δドーピング層１４ａ
近傍に形成するＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂあ
るいはＩｎY Ｇａ1-Y Ａｓ層については、Ｉｎの添加量
は、前記Ｙ0 に限定されず、０．７Ｙ0 ≦Ｙ≦Ｙ0 １．
３の範囲であれば、移動度の低下や素子の増幅率ｇm の
低下、ばらつきがなくなり、所望の効果を得ることが出
来る。また、その厚さについては、６原子層以内であれ
ば、所望の効果を得ることが出来、６原子層を越える
と、その効果が顕著でなく、移動度が低下する場合も生
じた。さらに、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂあ
るいはＩｎY Ｇａ1-Y Ａｓ層は、δドーピング層１４ａ
の近傍、ＧａＡｓ基板１側に設けたが、δドーピング層
１４ａの近傍、ＧａＡｓ基板１とは反対側に設けてもよ
く、あるいは、δドーピング層１４ａの両側に設けても
よい。ただし、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層１４ｂあ
るいはＩｎY Ｇａ1-Y Ａｓ層をδドーピング層１４ａの
両側に設ける場合には、合計の層厚を６原子層以内にす
る。
【００１４】
【発明の効果】以上説明したように本発明によれば、化
合物半導体基板上に、ノンドープＧａＡｓ層、必要に応
じてノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡ
ｓ層あるいはノンドープＧａＡｓ層を順次積層し、該ノ
ンドープＡｌＧａＡｓ層上にＳｉドープのＡｌＧａＡｓ
層あるいはＧａＡｓ層をこの順に積層し、前記Ｓｉドー
プのＡｌＧａＡｓ層あるいはＧａＡｓ層の前記ノンドー
プＡｌＧａＡｓ層近傍部分にＳｉのδドーピング層を形
成した化合物半導体エピタキシャルウェハにおいて、前
記δドーピング層の少なくとも片側の近傍あるいは隣接
した部分に、前記ＳｉドープあるいはノンドープのＡｌ
ＧａＡｓ層あるいはＧａＡｓ層中にＩｎを添加したＡｌ
ＧａＡｓ層あるいはＧａＡｓ層を形成するため、δドー
ピング層からノンドープＧａＡｓ層へのＳｉの熱拡散は
抑制されるので、ノンドープＧａＡｓ層の移動度が低下
するのを防ぐことができ、この化合物半導体エピタキシ
ャルウェハを用いてＨＥＭＴを製作すると、増幅率ｇm
の低下を防ぐことができるという優れた効果がある。
合物半導体基板上に、ノンドープＧａＡｓ層、必要に応
じてノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡ
ｓ層あるいはノンドープＧａＡｓ層を順次積層し、該ノ
ンドープＡｌＧａＡｓ層上にＳｉドープのＡｌＧａＡｓ
層あるいはＧａＡｓ層をこの順に積層し、前記Ｓｉドー
プのＡｌＧａＡｓ層あるいはＧａＡｓ層の前記ノンドー
プＡｌＧａＡｓ層近傍部分にＳｉのδドーピング層を形
成した化合物半導体エピタキシャルウェハにおいて、前
記δドーピング層の少なくとも片側の近傍あるいは隣接
した部分に、前記ＳｉドープあるいはノンドープのＡｌ
ＧａＡｓ層あるいはＧａＡｓ層中にＩｎを添加したＡｌ
ＧａＡｓ層あるいはＧａＡｓ層を形成するため、δドー
ピング層からノンドープＧａＡｓ層へのＳｉの熱拡散は
抑制されるので、ノンドープＧａＡｓ層の移動度が低下
するのを防ぐことができ、この化合物半導体エピタキシ
ャルウェハを用いてＨＥＭＴを製作すると、増幅率ｇm
の低下を防ぐことができるという優れた効果がある。
【図１】本発明にかかる化合物半導体エピタキシャルウ
ェハの一実施例の断面図である。
ェハの一実施例の断面図である。
【図２】本発明にかかる化合物半導体エピタキシャルウ
ェハの他の実施例の断面図である。
ェハの他の実施例の断面図である。
【図３】ＨＥＭＴの断面図である。
【図４】従来のＨＥＭＴの作製に用いた化合物半導体エ
ピタキシャルウェハの断面図である。
ピタキシャルウェハの断面図である。
【図５】従来のＨＥＭＴの作製に用いた他の化合物半導
体エピタキシャルウェハの断面図である。
体エピタキシャルウェハの断面図である。
【図６】従来のＰ−ＨＥＭＴの作製に用いた化合物半導
体エピタキシャルウェハの断面図である。
体エピタキシャルウェハの断面図である。
１１ ＧａＡｓ基板 １２ ノンドープＧａＡｓ層 １３ ノンドープＡｌX Ｇａ1-X Ａｓ層 １４ Ｓｉドープｎ−ＡｌX Ｇａ1-X Ａｓ層 １４ａ δドーピング層 １４ｂ ＩｎY ＡｌX Ｇａ1-X-Y Ａｓ層 １５ ＳｉドープＧａＡｓ層 ２２ ノンドープＩｎZ Ｇａ1-Z Ａｓ層
Claims (3)
- 【請求項１】 化合物半導体基板上に、ノンドープＧａ
Ａｓ層、必要に応じてノンドープＩｎＧａＡｓ層、ノン
ドープＡｌＧａＡｓ層あるいはノンドープＧａＡｓ層を
順次積層し、該ノンドープＡｌＧａＡｓ層上にＳｉドー
プのＡｌＧａＡｓ層あるいはＧａＡｓ層をこの順に積層
し、前記ＳｉドープのＡｌＧａＡｓ層あるいはＧａＡｓ
層の前記ノンドープＡｌＧａＡｓ層近傍部分にＳｉのδ
ドーピング層を形成した化合物半導体エピタキシャルウ
ェハにおいて、前記δドーピング層の少なくとも片側の
近傍あるいは隣接した部分に、前記Ｓｉドープあるいは
ノンドープのＡｌＧａＡｓ層あるいはＧａＡｓ層中にＩ
ｎを添加したＡｌＧａＡｓ層あるいはＧａＡｓ層を形成
したことを特徴とする化合物半導体エピタキシャルウェ
ハ。 - 【請求項２】 Ｉｎを添加したＡｌＧａＡｓ層あるいは
ＧａＡｓ層の組成は、ＩｎY ＡｌX Ｇａ1-X-Y Ａｓある
いはＩｎY Ｇａ1-Y Ａｓであることを特徴とする請求項
１記載の化合物半導体エピタキシャルウェハ。ここで、 Ｙ0 ＝（ａGaAs−ａsi）・（ａInAs−ａGaAs）-1・δａ
GaAs 2 ／２・１／ｎ として、０．７Ｙ0 ≦Ｙ≦Ｙ0 １．３とする。ただし、
ＧａＡｓ、ＩｎＡｓ、Ｓｉの格子定数を、それぞれａ
GaAs、ａInAs、ａsiとする。また、δドーピング層のド
ーピング面密度をδ、Ｉｎを添加した層の厚さをｎ原子
層とする。 - 【請求項３】 ｎが６以下であることを特徴とする請求
項２記載の化合物半導体エピタキシャルウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16802794A JPH0832052A (ja) | 1994-07-20 | 1994-07-20 | 化合物半導体エピタキシャルウェハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16802794A JPH0832052A (ja) | 1994-07-20 | 1994-07-20 | 化合物半導体エピタキシャルウェハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832052A true JPH0832052A (ja) | 1996-02-02 |
Family
ID=15860465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16802794A Pending JPH0832052A (ja) | 1994-07-20 | 1994-07-20 | 化合物半導体エピタキシャルウェハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436019B1 (ko) * | 2001-12-26 | 2004-06-12 | 광주과학기술원 | 저온성장 화합물반도체를 이용한 ｈｅｍｔ 구조의 ｍｓｍ광검출기 제조방법 |
| JP2004327959A (ja) * | 2003-04-25 | 2004-11-18 | National Cheng Kung Univ | 電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタ |
| US9564525B2 (en) | 2015-05-14 | 2017-02-07 | Mitsubishi Electric Corporation | Compound semiconductor device |
-
1994
- 1994-07-20 JP JP16802794A patent/JPH0832052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436019B1 (ko) * | 2001-12-26 | 2004-06-12 | 광주과학기술원 | 저온성장 화합물반도체를 이용한 ｈｅｍｔ 구조의 ｍｓｍ광검출기 제조방법 |
| JP2004327959A (ja) * | 2003-04-25 | 2004-11-18 | National Cheng Kung Univ | 電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタ |
| US9564525B2 (en) | 2015-05-14 | 2017-02-07 | Mitsubishi Electric Corporation | Compound semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4912558B2 (ja) | 半導体構造体 | |
| US6756615B2 (en) | Heterojunction bipolar transistor and its manufacturing method | |
| EP3311414B1 (en) | Doped barrier layers in epitaxial group iii nitrides | |
| JP3449116B2 (ja) | 半導体装置 | |
| US5952672A (en) | Semiconductor device and method for fabricating the same | |
| JP2000349278A (ja) | Ｉｉｉ−ｖ族化合物半導体結晶 | |
| JP3458349B2 (ja) | 半導体装置 | |
| US20040169194A1 (en) | Semiconductor device | |
| US8441037B2 (en) | Semiconductor device having a thin film stacked structure | |
| JPH07183494A (ja) | ヘテロ接合ｆｅｔ | |
| JPH081955B2 (ja) | 反転変調ドープされたヘテロ構造の製造方法 | |
| JP3667331B2 (ja) | ヘテロ電界効果トランジスタ、およびその製造方法、ならびにそれを備えた送受信装置 | |
| KR102781870B1 (ko) | 다중 스트레인 구조를 가지는 AlGaN/GaN 이종 접합 구조의 고전자 이동도 트랜지스터 소자 | |
| KR102781862B1 (ko) | 입체 구조를 갖는 AlGaN/GaN 이종 접합 구조의 FET 및 RF HEMT 소자 | |
| JPH0832052A (ja) | 化合物半導体エピタキシャルウェハ | |
| JP2557373B2 (ja) | 化合物半導体装置 | |
| US5828087A (en) | AlInAs semiconductor device contaning Si and P | |
| JP2530496B2 (ja) | 半導体ヘテロ構造およびその製造方法 | |
| JPH09237889A (ja) | 半導体結晶積層体及びそれを用いた半導体装置 | |
| JP2500457B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP2773782B2 (ja) | 化合物半導体ヘテロ接合構造 | |
| JP3505884B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH11345812A (ja) | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 | |
| JP4907065B2 (ja) | 化合物半導体、その製造方法及び化合物半導体素子 |