JPH0832063B2 - ビデオ信号処理回路 - Google Patents
ビデオ信号処理回路Info
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- JPH0832063B2 JPH0832063B2 JP1130960A JP13096089A JPH0832063B2 JP H0832063 B2 JPH0832063 B2 JP H0832063B2 JP 1130960 A JP1130960 A JP 1130960A JP 13096089 A JP13096089 A JP 13096089A JP H0832063 B2 JPH0832063 B2 JP H0832063B2
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- 238000001514 detection method Methods 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000005070 sampling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Landscapes
- Facsimile Image Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、特にカラーハードコピー装置等に用いて
好適なビデオ信号処理回路に関する。
好適なビデオ信号処理回路に関する。
「従来の技術」 ビデオ信号を所定のサンプリング周期毎にA/D変換
し、その結果得られる一連のデジタルデータに基づき、
印刷を行うカラーハードコピー装置が知られている。こ
の種のカラーハードコピー装置を、モニタ表示装置を備
えたホストコンピュータに接続し、モニタ画面のカラー
ハードコピーを得ようとする場合、カラーハードコピー
装置におけるA/D変換の基準レベルをホストコンピュー
タから送られてくるビデオ信号のレベルに合わせて調整
する必要がある。ここで、ホストコンピュータが同一機
種であっても、上記ビデオ信号レベルは各製品間で多少
のばらつきがあるので、上述の基準レベル調整は、カラ
ーハードコピー装置をホストコンピュータに接続する場
合に必要不可欠であった。そして、その際の基準レベル
調整は、従来、例えば第２図に示すような装置構成によ
り行われていた。
し、その結果得られる一連のデジタルデータに基づき、
印刷を行うカラーハードコピー装置が知られている。こ
の種のカラーハードコピー装置を、モニタ表示装置を備
えたホストコンピュータに接続し、モニタ画面のカラー
ハードコピーを得ようとする場合、カラーハードコピー
装置におけるA/D変換の基準レベルをホストコンピュー
タから送られてくるビデオ信号のレベルに合わせて調整
する必要がある。ここで、ホストコンピュータが同一機
種であっても、上記ビデオ信号レベルは各製品間で多少
のばらつきがあるので、上述の基準レベル調整は、カラ
ーハードコピー装置をホストコンピュータに接続する場
合に必要不可欠であった。そして、その際の基準レベル
調整は、従来、例えば第２図に示すような装置構成によ
り行われていた。
第２図において、A/D変換器１には所定のサンプリン
グ周期のサンプリングクロックが与えられる。そして、
ビデオ信号はサンプリング周期毎にA/D変換器１によっ
てA/D変換される。ビデオ信号入力の開始当初、A/D変換
器１には適当な高電位および低電位が、各々、白レベル
に対応する基準レベルVref1および黒レベルに対応するV
ref2の初期値として与えられ、これらの基準レベルに従
ってA/D変換が行われる。そして、その結果得られるデ
ジタルデータがフレームメモリ２に順次記憶される。
グ周期のサンプリングクロックが与えられる。そして、
ビデオ信号はサンプリング周期毎にA/D変換器１によっ
てA/D変換される。ビデオ信号入力の開始当初、A/D変換
器１には適当な高電位および低電位が、各々、白レベル
に対応する基準レベルVref1および黒レベルに対応するV
ref2の初期値として与えられ、これらの基準レベルに従
ってA/D変換が行われる。そして、その結果得られるデ
ジタルデータがフレームメモリ２に順次記憶される。
そして、フレームメモリ２に格納されたデジタルデー
タはCPU3によって読み出され、CPU3は読出データの中に
白レベル相当のデータ（例えばオール“1"）および黒レ
ベル相当のデータ（例えばオール“0"）が各々少なくと
も１個あるか否かを判定する。ここで、白レベル相当の
データがない場合は、白レベルに対応する基準レベルVr
ef1が高すぎることを意味し、黒レベル相当のデータが
ない場合は、黒レベルに対応する基準レベルVref2が低
すぎることを意味しする。そして、CPU3は、その判定結
果から基準レベルVref1およびVref2を現状のままに設定
しておいてよいか否かを判断し、変更が必要な場合に、
白レベルに相当する基準レベルデータDref1および黒レ
ベルに相当する基準レベルデータDref2を変更する。
タはCPU3によって読み出され、CPU3は読出データの中に
白レベル相当のデータ（例えばオール“1"）および黒レ
ベル相当のデータ（例えばオール“0"）が各々少なくと
も１個あるか否かを判定する。ここで、白レベル相当の
データがない場合は、白レベルに対応する基準レベルVr
ef1が高すぎることを意味し、黒レベル相当のデータが
ない場合は、黒レベルに対応する基準レベルVref2が低
すぎることを意味しする。そして、CPU3は、その判定結
果から基準レベルVref1およびVref2を現状のままに設定
しておいてよいか否かを判断し、変更が必要な場合に、
白レベルに相当する基準レベルデータDref1および黒レ
ベルに相当する基準レベルデータDref2を変更する。
これらのデータDref1およびDref2は順次、D/A変換器
４によってD/A変換され、データDref1およびDref2に対
応する電圧が比較電圧保持回路５によって順次サンプル
ホールドされる。そして、データDref1に対応する電圧
が白レベルに対応する新たな基準レベルVref1としてA/D
変換器１に与えられ、データDref2に対応する電圧が黒
レベルに対応する新たな基準レベルVref2としてA/D変換
器１に与えられる。このようにして基準レベルVref1お
よびVref2の更新が行われる。
４によってD/A変換され、データDref1およびDref2に対
応する電圧が比較電圧保持回路５によって順次サンプル
ホールドされる。そして、データDref1に対応する電圧
が白レベルに対応する新たな基準レベルVref1としてA/D
変換器１に与えられ、データDref2に対応する電圧が黒
レベルに対応する新たな基準レベルVref2としてA/D変換
器１に与えられる。このようにして基準レベルVref1お
よびVref2の更新が行われる。
「発明が解決しようとする課題」 ところで、上述した従来の基準レベル調整方式におい
て、基準レベルVref1およびVref2をビデオ信号レベルに
応じた正確な値に設定するためには、フレームメモリ２
の記憶データを読み出し、それに応じて基準レベルVref
1およびVref2を更新するという動作を数回繰り返す必要
がある。このため、基準レベルの調整に時間がかかると
いう問題があった。
て、基準レベルVref1およびVref2をビデオ信号レベルに
応じた正確な値に設定するためには、フレームメモリ２
の記憶データを読み出し、それに応じて基準レベルVref
1およびVref2を更新するという動作を数回繰り返す必要
がある。このため、基準レベルの調整に時間がかかると
いう問題があった。
この発明は上述した事情に鑑みてなされたもので、フ
レームメモリ２の記憶データを読み出さず、短時間で基
準レベルVref1およびVref2の調整を行い、ビデオ信号に
対応したデジタル信号を迅速に得ることができるビデオ
信号処理回路を提供することを目的としている。
レームメモリ２の記憶データを読み出さず、短時間で基
準レベルVref1およびVref2の調整を行い、ビデオ信号に
対応したデジタル信号を迅速に得ることができるビデオ
信号処理回路を提供することを目的としている。
「課題を解決するための手段」 この発明は、アナログのビデオ信号が入力されて、該
ビデオ信号に対応するデジタルデータを逐次出力するビ
デオ信号処理回路であって、白レベルに対応する第１の
基準レベルおよび黒レベルに対応する第２の基準レベル
が入力され、該第１および第２の基準レベルに基づいて
入力された前記ビデオ信号をA/D変換するA/D変換器と、
前記A/D変換器が出力する前記デジタルデータを白レベ
ルに対応する第１の基準デジタルデータと比較し、比較
結果を白レベル検出信号として出力する白レベル検出手
段と、前記A/D変換器が出力する前記デジタルデータを
黒レベルに対応する第２の基準デジタルデータと比較
し、比較結果を黒レベル検出信号として出力する黒レベ
ル検出手段と、前記A/D変換器が出力する前記デジタル
データが前記第１の基準デジタルデータを上回った場合
に前記第１の基準レベルを更新し、前記A/D変換器の出
力デジタルデータが前記第２の基準デジタルデータを下
回った場合に前記第２の基準レベルを更新する基準レベ
ル制御手段とを具備することを特徴としている。
ビデオ信号に対応するデジタルデータを逐次出力するビ
デオ信号処理回路であって、白レベルに対応する第１の
基準レベルおよび黒レベルに対応する第２の基準レベル
が入力され、該第１および第２の基準レベルに基づいて
入力された前記ビデオ信号をA/D変換するA/D変換器と、
前記A/D変換器が出力する前記デジタルデータを白レベ
ルに対応する第１の基準デジタルデータと比較し、比較
結果を白レベル検出信号として出力する白レベル検出手
段と、前記A/D変換器が出力する前記デジタルデータを
黒レベルに対応する第２の基準デジタルデータと比較
し、比較結果を黒レベル検出信号として出力する黒レベ
ル検出手段と、前記A/D変換器が出力する前記デジタル
データが前記第１の基準デジタルデータを上回った場合
に前記第１の基準レベルを更新し、前記A/D変換器の出
力デジタルデータが前記第２の基準デジタルデータを下
回った場合に前記第２の基準レベルを更新する基準レベ
ル制御手段とを具備することを特徴としている。
「作用」 上記構成によれば、入力ビデオ信号がA/D変換され、
その結果得られるデジタルデータが白レベルに対応する
第１の基準デジタルデータおよび黒レベルに対応する第
２の基準デジタルデータと比較される。そして、比較結
果が白レベル検出信号および黒レベル検出信号として出
力され、これらの検出信号に基づいて前記A/D変換にお
ける基準レベルが調整される。
その結果得られるデジタルデータが白レベルに対応する
第１の基準デジタルデータおよび黒レベルに対応する第
２の基準デジタルデータと比較される。そして、比較結
果が白レベル検出信号および黒レベル検出信号として出
力され、これらの検出信号に基づいて前記A/D変換にお
ける基準レベルが調整される。
「実施例」 以下、図面を参照して本発明の一実施例について説明
する。
する。
第１図はこの発明の一実施例によるビデオ信号処理回
路の構成を示すブロック図である。なお、同図におい
て、前述の第２図と対応する部分には同一の符号を付
し、その説明を省略する。
路の構成を示すブロック図である。なお、同図におい
て、前述の第２図と対応する部分には同一の符号を付
し、その説明を省略する。
第１図に示すビデオ信号処理回路は、A/D変換器１の
出力デジタルデータが白レベルに相当する基準デジタル
データDH（例えばオール“1"）に一致する時にレベル
“1"を出力する白レベル検出回路６、A/D変換器１の出
力デジタルデータが黒レベルに相当する基準デジタルデ
ータDL（例えばオール“0"）に一致する時にレベル“1"
を出力する黒レベル検出回路７、白レベル検出回路６お
よび黒レベル検出回路７の出力信号を各々保持するフリ
ップフロップ8,9、およびANDゲート10を設け、フリップ
フロップ8,9の出力信号に基づいてCPU3が基準レベルデ
ータDref1およびDref2を更新するようにした点が、前述
した第２図の構成と異なる。
出力デジタルデータが白レベルに相当する基準デジタル
データDH（例えばオール“1"）に一致する時にレベル
“1"を出力する白レベル検出回路６、A/D変換器１の出
力デジタルデータが黒レベルに相当する基準デジタルデ
ータDL（例えばオール“0"）に一致する時にレベル“1"
を出力する黒レベル検出回路７、白レベル検出回路６お
よび黒レベル検出回路７の出力信号を各々保持するフリ
ップフロップ8,9、およびANDゲート10を設け、フリップ
フロップ8,9の出力信号に基づいてCPU3が基準レベルデ
ータDref1およびDref2を更新するようにした点が、前述
した第２図の構成と異なる。
この構成において、ビデオ信号の入力が開始される
と、ANDゲート10の第１の入力端のレベルが“1"とされ
る。そして、サンプリングクロックはA/D変換器１に入
力されると共に、ANDゲート10を介しフリップフロップ
8,9に入力される。従って、A/D変換器１から白レベルに
相当するデジタルデータが出力されると、それ以後の１
サンプリング周期の間、フリップフロップ８の出力信号
が“1"となり、A/D変換器１から黒レベルに相当するデ
ジタルデータが出力されると、それ以後の１サンプリン
グ周期の間、フリップフロップ９の出力信号が“1"とな
る。
と、ANDゲート10の第１の入力端のレベルが“1"とされ
る。そして、サンプリングクロックはA/D変換器１に入
力されると共に、ANDゲート10を介しフリップフロップ
8,9に入力される。従って、A/D変換器１から白レベルに
相当するデジタルデータが出力されると、それ以後の１
サンプリング周期の間、フリップフロップ８の出力信号
が“1"となり、A/D変換器１から黒レベルに相当するデ
ジタルデータが出力されると、それ以後の１サンプリン
グ周期の間、フリップフロップ９の出力信号が“1"とな
る。
CPU3は、所定期間毎に、フリップフロップ８および９
の出力信号を監視し、各出力信号が各々少なくとも１回
“1"となるか否かを判断する。そして、CPU3は、この判
断結果に基づいて、白レベルおよび黒レベルに相当する
基準レベルVref1およびVref2を現状のままに設定してお
いて良いか否かを判断し、変更が必要と判断した場合
に、データDref1およびDref2を更新する。
の出力信号を監視し、各出力信号が各々少なくとも１回
“1"となるか否かを判断する。そして、CPU3は、この判
断結果に基づいて、白レベルおよび黒レベルに相当する
基準レベルVref1およびVref2を現状のままに設定してお
いて良いか否かを判断し、変更が必要と判断した場合
に、データDref1およびDref2を更新する。
このビデオ信号処理回路によれば、A/D変換器１の出
力データがフレームメモリ２に入力されるのと並行し、
白レベル、黒レベルの検出および基準レベルVref1,Vref
2の最適化制御が行われる。従って、前述した第２図の
構成の場合のように、フレームメモリ２の記憶内容を読
み出す時間を必要とせず、短時間に基準レベルVref1,Vr
ef2を最適値に制御することができる。
力データがフレームメモリ２に入力されるのと並行し、
白レベル、黒レベルの検出および基準レベルVref1,Vref
2の最適化制御が行われる。従って、前述した第２図の
構成の場合のように、フレームメモリ２の記憶内容を読
み出す時間を必要とせず、短時間に基準レベルVref1,Vr
ef2を最適値に制御することができる。
なお、上記実施例では、白レベルおよび黒レベルに相
当するデータが所定期間内に各々少なくとも１個発見さ
れた場合に基準レベルVref1およびVref2が最適であると
判断するようにしたが、基準レベルが最適か否かの判断
基準は上記実施例に限定されるものではなく、印刷しよ
うとする画像の種類に応じて設定することが可能であ
る。
当するデータが所定期間内に各々少なくとも１個発見さ
れた場合に基準レベルVref1およびVref2が最適であると
判断するようにしたが、基準レベルが最適か否かの判断
基準は上記実施例に限定されるものではなく、印刷しよ
うとする画像の種類に応じて設定することが可能であ
る。
「発明の効果」 以上説明したように、この発明によれば、アナログの
ビデオ信号が入力されて、該ビデオ信号に対応するデジ
タルデータを逐次出力するビデオ信号処理回路であっ
て、白レベルに対応する第１の基準レベルおよび黒レベ
ルに対応する第２の基準レベルが入力され、該第１およ
び第２の基準レベルに基づいて入力された前記ビデオ信
号をA/D変換するA/D変換器と、前記A/D変換器が出力す
る前記デジタルデータを白レベルに対応する第１の基準
デジタルデータと比較し、比較結果を白レベル検出信号
として出力する白レベル検出手段と、前記A/D変換器が
出力する前記デジタルデータを黒レベルに対応する第２
の基準デジタルデータと比較し、比較結果を黒レベル検
出信号として出力する黒レベル検出手段と、前記A/D変
換器が出力する前記デジタルデータが前記第１の基準デ
ジタルデータを上回った場合に前記第１の基準レベルを
更新し、前記A/D変換器の出力デジタルデータが前記第
２の基準デジタルデータを下回った場合に前記第２の基
準レベルを更新する基準レベル制御手段とを具備してな
るので、短時間で前記第１および第２の基準レベルの調
整を行うことができ、ビデオ信号に対応したデジタル信
号を迅速に得ることができるという効果が得られる。
ビデオ信号が入力されて、該ビデオ信号に対応するデジ
タルデータを逐次出力するビデオ信号処理回路であっ
て、白レベルに対応する第１の基準レベルおよび黒レベ
ルに対応する第２の基準レベルが入力され、該第１およ
び第２の基準レベルに基づいて入力された前記ビデオ信
号をA/D変換するA/D変換器と、前記A/D変換器が出力す
る前記デジタルデータを白レベルに対応する第１の基準
デジタルデータと比較し、比較結果を白レベル検出信号
として出力する白レベル検出手段と、前記A/D変換器が
出力する前記デジタルデータを黒レベルに対応する第２
の基準デジタルデータと比較し、比較結果を黒レベル検
出信号として出力する黒レベル検出手段と、前記A/D変
換器が出力する前記デジタルデータが前記第１の基準デ
ジタルデータを上回った場合に前記第１の基準レベルを
更新し、前記A/D変換器の出力デジタルデータが前記第
２の基準デジタルデータを下回った場合に前記第２の基
準レベルを更新する基準レベル制御手段とを具備してな
るので、短時間で前記第１および第２の基準レベルの調
整を行うことができ、ビデオ信号に対応したデジタル信
号を迅速に得ることができるという効果が得られる。
第１図はこの発明の一実施例によるビデオ信号処理回路
の構成を示すブロック図、第２図は従来のビデオ信号処
理回路の構成を示すブロック図である。 １……A/D変換器、６……白レベル検出回路、７……黒
レベル検出回路、３……CPU、４……D/A変換器、５……
比較電圧保持回路。
の構成を示すブロック図、第２図は従来のビデオ信号処
理回路の構成を示すブロック図である。 １……A/D変換器、６……白レベル検出回路、７……黒
レベル検出回路、３……CPU、４……D/A変換器、５……
比較電圧保持回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/407 5/14 Ｚ 5/91 Ｈ０４Ｎ 1/40 １０１ Ｂ １０３ Ｂ
Claims (1)
- 【請求項１】アナログのビデオ信号が入力されて、該ビ
デオ信号に対応するデジタルデータを逐次出力するビデ
オ信号処理回路であって、 白レベルに対応する第１の基準レベルおよび黒レベルに
対応する第２の基準レベルが入力され、該第１および第
２の基準レベルに基づいて入力された前記ビデオ信号を
A/D変換するA/D変換器と、 前記A/D変換器が出力する前記デジタルデータを白レベ
ルに対応する第１の基準デジタルデータと比較し、比較
結果を白レベル検出信号として出力する白レベル検出手
段と、 前記A/D変換器が出力する前記デジタルデータを黒レベ
ルに対応する第２の基準デジタルデータと比較し、比較
結果を黒レベル検出信号として出力する黒レベル検出手
段と、 前記A/D変換器が出力する前記デジタルデータが前記第
１の基準デジタルデータを上回った場合に前記第１の基
準レベルを更新し、前記A/D変換器の出力デジタルデー
タが前記第２の基準デジタルデータを下回った場合に前
記第２の基準レベルを更新する基準レベル制御手段と を具備することを特徴とするビデオ信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130960A JPH0832063B2 (ja) | 1989-05-24 | 1989-05-24 | ビデオ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130960A JPH0832063B2 (ja) | 1989-05-24 | 1989-05-24 | ビデオ信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309784A JPH02309784A (ja) | 1990-12-25 |
| JPH0832063B2 true JPH0832063B2 (ja) | 1996-03-27 |
Family
ID=15046656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130960A Expired - Lifetime JPH0832063B2 (ja) | 1989-05-24 | 1989-05-24 | ビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535136U (ja) * | 1978-08-31 | 1980-03-06 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334522A (ja) * | 1993-05-17 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | Ａ／ｄ変換器の基準電圧調整方法及び装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108276U (ja) * | 1986-12-29 | 1988-07-12 | ||
| JPS63175576A (ja) * | 1987-01-14 | 1988-07-19 | Ricoh Co Ltd | 画像読取装置の信号処理回路 |
-
1989
- 1989-05-24 JP JP1130960A patent/JPH0832063B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535136U (ja) * | 1978-08-31 | 1980-03-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309784A (ja) | 1990-12-25 |
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