JPH08320746A - バス駆動回路、レシーバ回路およびバスシステム - Google Patents
バス駆動回路、レシーバ回路およびバスシステムInfo
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- JPH08320746A JPH08320746A JP7125113A JP12511395A JPH08320746A JP H08320746 A JPH08320746 A JP H08320746A JP 7125113 A JP7125113 A JP 7125113A JP 12511395 A JP12511395 A JP 12511395A JP H08320746 A JPH08320746 A JP H08320746A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【目的】 データ線の本数を増やすことなく、消費電力
を削減できるバスシステムを得る。 【構成】 プリチャージ期間に、データ線駆動回路２３
ｐ，２３ｎによって充放電することにより、バス１のデ
ータ線３０，３１の電位をそれぞれ電源電位VDD，接地
電位GNDにする。イコライズ期間に、データ線３０，３
１をスイッチ３によって接続することで、データ線３
０，３１の電位を電源電位VDDと接地電位GNDの中間の電
位にする。データ転送期間に、データ線駆動回路２３
ｐ，２３ｎによってそれぞれ選択的にデータ線３０と電
源ラインとを、データ線３１と接地ラインとを接続する
ことにより、データ線３０，３１を伝達する信号を中間
の電位と電源電位VDD，中間の電位と接地電位GNDとの間
で振幅させる。レシーバ回路２５は伝達されたその信号
を、電源電位VDDと接地電位GNDとの間で振幅する信号に
変換する。
を削減できるバスシステムを得る。 【構成】 プリチャージ期間に、データ線駆動回路２３
ｐ，２３ｎによって充放電することにより、バス１のデ
ータ線３０，３１の電位をそれぞれ電源電位VDD，接地
電位GNDにする。イコライズ期間に、データ線３０，３
１をスイッチ３によって接続することで、データ線３
０，３１の電位を電源電位VDDと接地電位GNDの中間の電
位にする。データ転送期間に、データ線駆動回路２３
ｐ，２３ｎによってそれぞれ選択的にデータ線３０と電
源ラインとを、データ線３１と接地ラインとを接続する
ことにより、データ線３０，３１を伝達する信号を中間
の電位と電源電位VDD，中間の電位と接地電位GNDとの間
で振幅させる。レシーバ回路２５は伝達されたその信号
を、電源電位VDDと接地電位GNDとの間で振幅する信号に
変換する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路を構
成している複数の回路ブロックあるいは素子の情報伝達
を行うためのバスを駆動するためのバス駆動回路、その
バスを伝達する信号を受け取るためのレシーバ回路およ
びそのバス駆動回路とレシーバ回路とを用いるバスシス
テムに関し、特にバスを伝わる信号の論理振幅を小さく
するためにＭＯＳトランジスタを用いて構成されたバス
駆動回路、ＭＯＳトランジスタを用いたレシーバ回路お
よびそのバス駆動回路とレシーバ回路とを用いるバスシ
ステムに関するものである。
成している複数の回路ブロックあるいは素子の情報伝達
を行うためのバスを駆動するためのバス駆動回路、その
バスを伝達する信号を受け取るためのレシーバ回路およ
びそのバス駆動回路とレシーバ回路とを用いるバスシス
テムに関し、特にバスを伝わる信号の論理振幅を小さく
するためにＭＯＳトランジスタを用いて構成されたバス
駆動回路、ＭＯＳトランジスタを用いたレシーバ回路お
よびそのバス駆動回路とレシーバ回路とを用いるバスシ
ステムに関するものである。
【０００２】
【従来の技術】近年、半導体集積回路（以下ＩＣとい
う。）の集積度の向上に伴い、一度に処理できるＩＣの
データ量が増加している。ＩＣ内部の回路ブロック間の
データの受け渡しを円滑にするため、ＩＣで処理するデ
ータ量が増加するのに対応して、各回路ブロックをつな
いで情報を伝達するためのバスのバス幅（データ線数）
も増加している。
う。）の集積度の向上に伴い、一度に処理できるＩＣの
データ量が増加している。ＩＣ内部の回路ブロック間の
データの受け渡しを円滑にするため、ＩＣで処理するデ
ータ量が増加するのに対応して、各回路ブロックをつな
いで情報を伝達するためのバスのバス幅（データ線数）
も増加している。
【０００３】図１６は従来のバスシステムの構成を示す
ブロック図である。図１６において、１はｎ本のデータ
線で構成されたバス、２〜５はＩＣ内に設けられた回路
ブロック、６，７は回路ブロック２の出力に応じてバス
１のデータ線を駆動するためのデータ線駆動回路、８，
９はバス１のデータ線から情報を取り込むためのデータ
バッファ、１０，１１は回路ブロック４の出力に応じて
バス１のデータ線を駆動するためのデータ線駆動回路で
ある。バス駆動回路は少なくとも一つのデータ線駆動回
路を含んでいる。
ブロック図である。図１６において、１はｎ本のデータ
線で構成されたバス、２〜５はＩＣ内に設けられた回路
ブロック、６，７は回路ブロック２の出力に応じてバス
１のデータ線を駆動するためのデータ線駆動回路、８，
９はバス１のデータ線から情報を取り込むためのデータ
バッファ、１０，１１は回路ブロック４の出力に応じて
バス１のデータ線を駆動するためのデータ線駆動回路で
ある。バス駆動回路は少なくとも一つのデータ線駆動回
路を含んでいる。
【０００４】例えば、データ線駆動回路６，７とデータ
線駆動回路１０，１１とは、その出力線がワイヤドＯＲ
されるため、バス１を駆動しないときには出力がハイイ
ンピーダンス状態となることが必要になる。データ線駆
動回路をハイインピーダンスにするタイミングを調整す
るため、データ線駆動回路６，７は信号Ｅ１によって制
御され、データ線駆動回路１０，１１は信号Ｅ２によっ
て制御される。同じ回路ブロックの出力をバスに与える
データ線駆動回路が常に同じ信号によって制御される必
要はなく、例えば、バス駆動回路１３のように２つの信
号Ｅ３，Ｅ４によって制御されていてもよい。また、回
路ブロック５のように、一つの回路ブロックにバス駆動
回路１３とレシーバ回路１２とを共に備えていてもよ
い。なお、データ線駆動回路を制御するための信号Ｅ１
〜Ｅ４は、図には示されていない制御回路から与えられ
る。
線駆動回路１０，１１とは、その出力線がワイヤドＯＲ
されるため、バス１を駆動しないときには出力がハイイ
ンピーダンス状態となることが必要になる。データ線駆
動回路をハイインピーダンスにするタイミングを調整す
るため、データ線駆動回路６，７は信号Ｅ１によって制
御され、データ線駆動回路１０，１１は信号Ｅ２によっ
て制御される。同じ回路ブロックの出力をバスに与える
データ線駆動回路が常に同じ信号によって制御される必
要はなく、例えば、バス駆動回路１３のように２つの信
号Ｅ３，Ｅ４によって制御されていてもよい。また、回
路ブロック５のように、一つの回路ブロックにバス駆動
回路１３とレシーバ回路１２とを共に備えていてもよ
い。なお、データ線駆動回路を制御するための信号Ｅ１
〜Ｅ４は、図には示されていない制御回路から与えられ
る。
【０００５】一般に、バスの配線長は数ｍｍ程度にもな
るため、寄生容量が大きく、その充放電電流は決して小
さくない。近年、バスの消費電流削減に関する研究がさ
かんに発表されるのは、バス幅増加にともなうその充放
電電流の増加が大きな問題となってきたためである。
るため、寄生容量が大きく、その充放電電流は決して小
さくない。近年、バスの消費電流削減に関する研究がさ
かんに発表されるのは、バス幅増加にともなうその充放
電電流の増加が大きな問題となってきたためである。
【０００６】バスの消費電流削減に関して提案されたバ
スシステムの構成を図１７に示す。図１７（ａ）には２
ビットの情報を伝達するためのバス駆動回路の回路図
を、図１７（ｂ）には４ビット以上の情報を伝達するた
めのバス駆動回路の構成を表したブロック図を示す。図
１７に示すバスシステムは、例えば、ヒロユキ ヤマウチ、ヒロノリ ア
カマツ、ツトム フシ゛タ、「ア ロー ハ゜ワー コンフ゜リート チャーシ゛-リサイクリンク゛ ハ゛ス
アーキテクチャー フォ ウルトラ-ハイ テ゛ータ レート ULSI」、1994 シンホ゜シ゛ウム
オン VLSI サーキット タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜、第２１頁〜
２２頁（Hiroyuki Yamauchi,Hironori Akamatsu and Ts
utomu Fujita,"ALow Power Complete Change-Recycling
Bus Architecture for Ultra-High DataRate ULSI's",
1994 Symposium on VLSI Circuits Digest of Technica
l Papers,pp.21-22）に記載されている。図１７におい
て、PM0〜PM4はＰＭＯＳトランジスタ、NM0〜NM4はＮＭ
ＯＳトランジスタ、２０〜２３はデータ線、Cp0，Cp1，
Cn0，Cn1はそれぞれバスを構成しているデータ線２０〜
２３の寄生容量である。図１７に記載されたバスの各デ
ータ線は２種類のデータ線駆動回路のどちらかにより駆
動される。つまり、ＰチャネルＭＯＳトランジスタによ
り構成されるデータ線駆動回路PDRとＮチャネルＭＯＳ
トランジスタにより構成されるデータ線駆動回路NDRで
ある。言い換えれば、バス駆動回路は複数組のデータ線
駆動回路PDR，NDRによって構成されていることになる。
バスを通して信号を伝達する際、それぞれのデータ線駆
動回路は、入力および出力に相補信号を用いる。データ
線駆動回路PDRの入力には信号Pin0とその反転信号Pin1
が与えられ、出力には信号Pout0とその反転信号Pout1が
発生する。同じく、データ線駆動回路NDRの入力には信
号Nin0とその反転信号Nin1が与えられ、出力にはNout0
とその反転信号Nout1が発生する。ＥＱＰはデータ線駆
動回路PDRのイコライズ信号、ＥＱＮはデータ線駆動回
路NDRのイコライズ信号で、両者は互いに相補的であ
る。
スシステムの構成を図１７に示す。図１７（ａ）には２
ビットの情報を伝達するためのバス駆動回路の回路図
を、図１７（ｂ）には４ビット以上の情報を伝達するた
めのバス駆動回路の構成を表したブロック図を示す。図
１７に示すバスシステムは、例えば、ヒロユキ ヤマウチ、ヒロノリ ア
カマツ、ツトム フシ゛タ、「ア ロー ハ゜ワー コンフ゜リート チャーシ゛-リサイクリンク゛ ハ゛ス
アーキテクチャー フォ ウルトラ-ハイ テ゛ータ レート ULSI」、1994 シンホ゜シ゛ウム
オン VLSI サーキット タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜、第２１頁〜
２２頁（Hiroyuki Yamauchi,Hironori Akamatsu and Ts
utomu Fujita,"ALow Power Complete Change-Recycling
Bus Architecture for Ultra-High DataRate ULSI's",
1994 Symposium on VLSI Circuits Digest of Technica
l Papers,pp.21-22）に記載されている。図１７におい
て、PM0〜PM4はＰＭＯＳトランジスタ、NM0〜NM4はＮＭ
ＯＳトランジスタ、２０〜２３はデータ線、Cp0，Cp1，
Cn0，Cn1はそれぞれバスを構成しているデータ線２０〜
２３の寄生容量である。図１７に記載されたバスの各デ
ータ線は２種類のデータ線駆動回路のどちらかにより駆
動される。つまり、ＰチャネルＭＯＳトランジスタによ
り構成されるデータ線駆動回路PDRとＮチャネルＭＯＳ
トランジスタにより構成されるデータ線駆動回路NDRで
ある。言い換えれば、バス駆動回路は複数組のデータ線
駆動回路PDR，NDRによって構成されていることになる。
バスを通して信号を伝達する際、それぞれのデータ線駆
動回路は、入力および出力に相補信号を用いる。データ
線駆動回路PDRの入力には信号Pin0とその反転信号Pin1
が与えられ、出力には信号Pout0とその反転信号Pout1が
発生する。同じく、データ線駆動回路NDRの入力には信
号Nin0とその反転信号Nin1が与えられ、出力にはNout0
とその反転信号Nout1が発生する。ＥＱＰはデータ線駆
動回路PDRのイコライズ信号、ＥＱＮはデータ線駆動回
路NDRのイコライズ信号で、両者は互いに相補的であ
る。
【０００７】次にこの回路の動作について説明する。説
明を簡単にするため、図１７（ａ）に示した２ビット構
成のバスの場合を以下に述べる。この場合、一つのデー
タ線駆動回路PDRと一つのデータ線駆動回路NDRで一つの
回路ブロックのバス駆動回路が構成される。データ線駆
動回路PDRの端子ＰＨは電源電位VDDに、データ線駆動回
路NDRの端子ＮＬは接地電位GNDに接続される。データ線
駆動回路PDRの端子ＰＬとデータ線駆動回路NDRの端子Ｎ
Ｈはお互いに接続される。
明を簡単にするため、図１７（ａ）に示した２ビット構
成のバスの場合を以下に述べる。この場合、一つのデー
タ線駆動回路PDRと一つのデータ線駆動回路NDRで一つの
回路ブロックのバス駆動回路が構成される。データ線駆
動回路PDRの端子ＰＨは電源電位VDDに、データ線駆動回
路NDRの端子ＮＬは接地電位GNDに接続される。データ線
駆動回路PDRの端子ＰＬとデータ線駆動回路NDRの端子Ｎ
Ｈはお互いに接続される。
【０００８】初期状態において、端子ＰＨは電源電位VD
D、端子ＮＬは接地電位GND、端子ＰＬおよび端子ＮＨは
VDD／２になっているものと仮定する。また、各寄生容
量Cp0，Cp1，Cn0，Cn1の大きさも等しいと仮定する。図
１８に図１７（ａ）に示した回路のタイミングチャート
を示す。このデータ線駆動回路PDR，NDRの動作の１サイ
クルは、イコライズ期間Ｅｑとデータ転送期間Ｅｖから
構成される。先ず、イコライズ期間Ｅｑではイコライズ
信号ＥＱＮがハイレベル、イコライズ信号ＥＱＰはロウ
レベルとなり、データ線２０，２１間のイコライズおよ
びデータ線２２，２３間のイコライズを行う。つまり、
データ線駆動回路PDRでは、ＰチャネルＭＯＳトランジ
スタPM4が導通することで、データ線２０，２１が接続
される。データ線２０，２１の電位は寄生容量Cp0とCp1
に蓄積された電荷の保存則により次のように決定され
る。寄生容量Cp0とイコライズ前の電荷量Ｑｐ０との間
には、Ｑｐ０＝Cp0・VDDの関係がある。一方、寄生容量
Cp1とイコライズ前の電荷量Ｑｐ１との間には、Ｑｐ１
＝Cp1・VDD／２の関係がある。イコライズ後のデータ線
２０，２１の電位Ｖは、Ｖ・（Cp0＋Cp1）＝Ｑｐ０＋Ｑ
ｐ１で与えられ、つまり電位Ｖは３・VDD／４である。
データ線駆動回路NDRでは、ＮチャネルＭＯＳトランジ
スタNM4が導通することで、データ線２２，２３が接続
される。データ線２２，２３の電位はVDD／４となる。
このとき、イコライズ用のトランジスタPM4,NM4以外の
トランジスタが導通しないように、信号Pin0，Pin1がと
もにハイレベルになり、信号Nin0，Nin1がともにロウレ
ベルとなる。
D、端子ＮＬは接地電位GND、端子ＰＬおよび端子ＮＨは
VDD／２になっているものと仮定する。また、各寄生容
量Cp0，Cp1，Cn0，Cn1の大きさも等しいと仮定する。図
１８に図１７（ａ）に示した回路のタイミングチャート
を示す。このデータ線駆動回路PDR，NDRの動作の１サイ
クルは、イコライズ期間Ｅｑとデータ転送期間Ｅｖから
構成される。先ず、イコライズ期間Ｅｑではイコライズ
信号ＥＱＮがハイレベル、イコライズ信号ＥＱＰはロウ
レベルとなり、データ線２０，２１間のイコライズおよ
びデータ線２２，２３間のイコライズを行う。つまり、
データ線駆動回路PDRでは、ＰチャネルＭＯＳトランジ
スタPM4が導通することで、データ線２０，２１が接続
される。データ線２０，２１の電位は寄生容量Cp0とCp1
に蓄積された電荷の保存則により次のように決定され
る。寄生容量Cp0とイコライズ前の電荷量Ｑｐ０との間
には、Ｑｐ０＝Cp0・VDDの関係がある。一方、寄生容量
Cp1とイコライズ前の電荷量Ｑｐ１との間には、Ｑｐ１
＝Cp1・VDD／２の関係がある。イコライズ後のデータ線
２０，２１の電位Ｖは、Ｖ・（Cp0＋Cp1）＝Ｑｐ０＋Ｑ
ｐ１で与えられ、つまり電位Ｖは３・VDD／４である。
データ線駆動回路NDRでは、ＮチャネルＭＯＳトランジ
スタNM4が導通することで、データ線２２，２３が接続
される。データ線２２，２３の電位はVDD／４となる。
このとき、イコライズ用のトランジスタPM4,NM4以外の
トランジスタが導通しないように、信号Pin0，Pin1がと
もにハイレベルになり、信号Nin0，Nin1がともにロウレ
ベルとなる。
【０００９】イコライズ期間の次の期間、即ちデータ転
送期間Ｅｖにデータ転送を行う。このとき、データ線駆
動回路PDR，NDRの各入力には伝送するデータに応じた電
位が与えられる。例えば、信号Pin0がハイレベル、信号
Pin1がロウレベルであるとする。また、信号Nin0がハイ
レベル、信号Nin1がロウレベルであるとする。この時、
ＰチャネルＭＯＳトランジスタPM1，PM2およびＮチャネ
ルＭＯＳトランジスタNM0，NM3が全て導通するので、デ
ータ線２１の寄生容量は充電されて出力信号Pout1はVDD
とほぼ等しくなり、データ線２３の寄生容量からは放電
されて出力信号Nout1はGNDとほぼ等しくなる。
送期間Ｅｖにデータ転送を行う。このとき、データ線駆
動回路PDR，NDRの各入力には伝送するデータに応じた電
位が与えられる。例えば、信号Pin0がハイレベル、信号
Pin1がロウレベルであるとする。また、信号Nin0がハイ
レベル、信号Nin1がロウレベルであるとする。この時、
ＰチャネルＭＯＳトランジスタPM1，PM2およびＮチャネ
ルＭＯＳトランジスタNM0，NM3が全て導通するので、デ
ータ線２１の寄生容量は充電されて出力信号Pout1はVDD
とほぼ等しくなり、データ線２３の寄生容量からは放電
されて出力信号Nout1はGNDとほぼ等しくなる。
【００１０】データ線２０とデータ線２２はそれぞれト
ランジスタPM2，NM0を介して接続される。イコライズ時
点でのデータ線２０から出力される信号Pout0が３・VDD
／４、データ線２２から出力される信号Nout0がVDD／４
であったことを考えると、互いに接続されたデータ線２
０，２２の電位はVDD／２となることがわかる。
ランジスタPM2，NM0を介して接続される。イコライズ時
点でのデータ線２０から出力される信号Pout0が３・VDD
／４、データ線２２から出力される信号Nout0がVDD／４
であったことを考えると、互いに接続されたデータ線２
０，２２の電位はVDD／２となることがわかる。
【００１１】入力信号Pin0がロウレベル、その相補信号
である入力信号Pin1がハイレベルのときには、データ線
２０を通して出力される信号Pout0はVDD、データ線２１
を通して出力される信号Pout1はVDD／２となる。また、
入力信号Nin0がロウレベル、入力信号Nin1がハイレベル
のときには、データ線２２を通して出力される信号Nout
0はGND、データ線２３を通して出力される信号Nout1はV
DD／２となる。
である入力信号Pin1がハイレベルのときには、データ線
２０を通して出力される信号Pout0はVDD、データ線２１
を通して出力される信号Pout1はVDD／２となる。また、
入力信号Nin0がロウレベル、入力信号Nin1がハイレベル
のときには、データ線２２を通して出力される信号Nout
0はGND、データ線２３を通して出力される信号Nout1はV
DD／２となる。
【００１２】データを受け取るレシーバ側では、この相
補信号の電位差を検出する。このようにデータ転送期間
には、入力信号Pin0,Pin1に応じて一対のデータ線２
０，２１に互いに相補的な出力信号Pout0,Pout1が出力
され、入力信号Nin0,Nin1に応じて一対のデータ線２
２，２３に互いに相補的な出力信号Nout0,Nout1が出力
される。バス幅が２ビットを越える場合、つまりバスが
２対以上のデータ線を有する場合には、図１７（ａ）に
示したデータ線駆動回路PDR,NDRを直列に積み重ねるこ
とで拡張される。例えば、図１７（ｂ）に示すようにく
み重ね、バス幅がｎビット（ｎは偶数）の場合、電源側
からｎ／２個のデータ線駆動回路PDRを直列に接続し、
そこから接地側に向かいｎ／２個のデータ線駆動回路ND
Rを直列に接続する。
補信号の電位差を検出する。このようにデータ転送期間
には、入力信号Pin0,Pin1に応じて一対のデータ線２
０，２１に互いに相補的な出力信号Pout0,Pout1が出力
され、入力信号Nin0,Nin1に応じて一対のデータ線２
２，２３に互いに相補的な出力信号Nout0,Nout1が出力
される。バス幅が２ビットを越える場合、つまりバスが
２対以上のデータ線を有する場合には、図１７（ａ）に
示したデータ線駆動回路PDR,NDRを直列に積み重ねるこ
とで拡張される。例えば、図１７（ｂ）に示すようにく
み重ね、バス幅がｎビット（ｎは偶数）の場合、電源側
からｎ／２個のデータ線駆動回路PDRを直列に接続し、
そこから接地側に向かいｎ／２個のデータ線駆動回路ND
Rを直列に接続する。
【００１３】このバスシステムの動作を別の視点から見
れば、イコライズ期間に一つのデータ線対を構成するデ
ータ線間で電荷の授受が行われ、データ転送期間に隣接
するデータ線対間で電荷の授受が行われているといえ
る。図１７（ａ）のようにバス幅が２ビットの場合、デ
ータ転送期間に電源電位VDDを供給するための電源ライ
ンからデータ線２０の寄生容量Cp0へ電荷が供給され、
次のイコライズ期間では寄生容量Cp0からデータ線２１
の寄生容量Cp1へその電荷が転送される。さらに、その
電荷は次のデータ転送期間にデータ線２０の寄生容量Cp
0からデータ線２２の寄生容量Cn0へ転送され、さらにそ
の電荷は次のイコライズ期間にデータ線２２の寄生容量
Cn0からデータ線２３の寄生容量Cn1へ転送される。そし
て、その電荷は次のデータ転送期間にデータ線２３の寄
生容量Cn1から接地電位GNDを供給するための接地ライン
へ放電される。
れば、イコライズ期間に一つのデータ線対を構成するデ
ータ線間で電荷の授受が行われ、データ転送期間に隣接
するデータ線対間で電荷の授受が行われているといえ
る。図１７（ａ）のようにバス幅が２ビットの場合、デ
ータ転送期間に電源電位VDDを供給するための電源ライ
ンからデータ線２０の寄生容量Cp0へ電荷が供給され、
次のイコライズ期間では寄生容量Cp0からデータ線２１
の寄生容量Cp1へその電荷が転送される。さらに、その
電荷は次のデータ転送期間にデータ線２０の寄生容量Cp
0からデータ線２２の寄生容量Cn0へ転送され、さらにそ
の電荷は次のイコライズ期間にデータ線２２の寄生容量
Cn0からデータ線２３の寄生容量Cn1へ転送される。そし
て、その電荷は次のデータ転送期間にデータ線２３の寄
生容量Cn1から接地電位GNDを供給するための接地ライン
へ放電される。
【００１４】このように、１サイクル中に消費される電
荷は、電源電位VDDを供給するための電源ラインから寄
生容量Cp0に充電される最初の電荷、換言すると寄生容
量Cn1から接地電位GNDを供給するための接地ラインへ放
電される電荷だけである。すなわち、データ線２０を通
して出力される出力信号Pout0を３・VDD／４からVDDに
引き上げるための電荷だけであるから、図１６に示した
インバータで構成されたデータ線駆動回路に比べて消費
電流の大幅な削減が可能となる。
荷は、電源電位VDDを供給するための電源ラインから寄
生容量Cp0に充電される最初の電荷、換言すると寄生容
量Cn1から接地電位GNDを供給するための接地ラインへ放
電される電荷だけである。すなわち、データ線２０を通
して出力される出力信号Pout0を３・VDD／４からVDDに
引き上げるための電荷だけであるから、図１６に示した
インバータで構成されたデータ線駆動回路に比べて消費
電流の大幅な削減が可能となる。
【００１５】
【発明が解決しようとする課題】従来のバス駆動回路は
以上のように構成されているので後述するような問題が
ある。まず第１に、図１７に示した従来のバス駆動回路
を用いれようとすれば、出力信号が相補的でなければな
らず、１ビットのデータを伝達するためにデータ線が２
本必要になる。近年バス幅が大幅に増大する傾向にあ
り、バスがＩＣ内に占める面積を無視できなくなってき
ているが、このように１ビット当たりのデータ線の本数
が増加することはバス幅を増大するには非常に不利であ
る。図１６に示す従来のバスシステムを用いればそのよ
うな問題は発生しないが、消費電力の削減はできない。
以上のように構成されているので後述するような問題が
ある。まず第１に、図１７に示した従来のバス駆動回路
を用いれようとすれば、出力信号が相補的でなければな
らず、１ビットのデータを伝達するためにデータ線が２
本必要になる。近年バス幅が大幅に増大する傾向にあ
り、バスがＩＣ内に占める面積を無視できなくなってき
ているが、このように１ビット当たりのデータ線の本数
が増加することはバス幅を増大するには非常に不利であ
る。図１６に示す従来のバスシステムを用いればそのよ
うな問題は発生しないが、消費電力の削減はできない。
【００１６】第２に、図１７に示したバス駆動回路を用
いようとすると、データ線の電位を所定の電位にする必
要があるが、そのためのデータ線の初期化に時間がかか
るという問題がある。上述の動作説明で示したように、
初期状態でデータ線駆動回路PDRの端子ＰＨの電位をVD
D、データ線駆動回路NDRの端子ＮＬの電位をGND、端子
ＰＬおよび端子ＮＬの電位をVDD／２にしないと、バス
駆動回路PDR,NDRに所望の動作を行わせることができな
い。電源投入時にはすべてのデータ線の電位が不定であ
るため、データ線の電位を所望の値にするためにイコラ
イズとダミーデータの転送をかなりの回数繰り返す必要
がある。
いようとすると、データ線の電位を所定の電位にする必
要があるが、そのためのデータ線の初期化に時間がかか
るという問題がある。上述の動作説明で示したように、
初期状態でデータ線駆動回路PDRの端子ＰＨの電位をVD
D、データ線駆動回路NDRの端子ＮＬの電位をGND、端子
ＰＬおよび端子ＮＬの電位をVDD／２にしないと、バス
駆動回路PDR,NDRに所望の動作を行わせることができな
い。電源投入時にはすべてのデータ線の電位が不定であ
るため、データ線の電位を所望の値にするためにイコラ
イズとダミーデータの転送をかなりの回数繰り返す必要
がある。
【００１７】第３の問題は、バス駆動回路の動作スピー
ドに関する問題である。図１７に示したバス駆動回路を
用いるには、データ転送期間に電荷を隣接するデータ線
対間で転送する際に、直列接続された２個のＭＯＳトラ
ンジスタを通過する必要がある。また、ビット数増加に
対応してデータ線駆動回路を直列に積み上げていくと、
積み上げられた多くのバス駆動回路の中には電源から遠
く離れるものがでてくる。ＭＯＳトランジスタの基板バ
イアス効果のため、電源から遠くに位置するデータ線駆
動回路PDRほど駆動力が低下し、接地電位から遠くに位
置するデータ線駆動回路NDRほど駆動力が低下する。こ
れらのことから、データ線の電位が確定するまでの時間
が長くなり、ひいてはバスシステムの動作速度を遅くし
て対応しなければならなくなる。
ドに関する問題である。図１７に示したバス駆動回路を
用いるには、データ転送期間に電荷を隣接するデータ線
対間で転送する際に、直列接続された２個のＭＯＳトラ
ンジスタを通過する必要がある。また、ビット数増加に
対応してデータ線駆動回路を直列に積み上げていくと、
積み上げられた多くのバス駆動回路の中には電源から遠
く離れるものがでてくる。ＭＯＳトランジスタの基板バ
イアス効果のため、電源から遠くに位置するデータ線駆
動回路PDRほど駆動力が低下し、接地電位から遠くに位
置するデータ線駆動回路NDRほど駆動力が低下する。こ
れらのことから、データ線の電位が確定するまでの時間
が長くなり、ひいてはバスシステムの動作速度を遅くし
て対応しなければならなくなる。
【００１８】また、第３の問題に関係して、レシーバ回
路の動作スピードに関する第４の問題も派生する。デー
タ線対を構成する２本のデータ線間の電位差は、バス幅
をｎとするとVDD／ｎとなるため、バス幅の増加に伴
い、より小さな電位差を検知できる高性能のレシーバ回
路が要求される。一般に、電位差が小さくなるに従っ
て、それを検知する時間は飛躍的に大きくなる。また、
電位差が小さくなることによって、データ線に乗る微小
ノイズの影響も無視できなくなるため、実用上、適用で
きるビット幅は自ずと制限される。
路の動作スピードに関する第４の問題も派生する。デー
タ線対を構成する２本のデータ線間の電位差は、バス幅
をｎとするとVDD／ｎとなるため、バス幅の増加に伴
い、より小さな電位差を検知できる高性能のレシーバ回
路が要求される。一般に、電位差が小さくなるに従っ
て、それを検知する時間は飛躍的に大きくなる。また、
電位差が小さくなることによって、データ線に乗る微小
ノイズの影響も無視できなくなるため、実用上、適用で
きるビット幅は自ずと制限される。
【００１９】この発明は上記のような問題点を解消する
ためになされたものであり、論理振幅が電源電圧VDDと
接地電圧GND間で振幅するバス駆動回路に比べて消費電
流を削減し、図１７に示したバス駆動回路に比べて面
積、スピード、構成素子数の点で優位となるバス駆動回
路およびそのバス駆動回路と対にして用いるレシーバ回
路並びにそれらで構成されるバスシステムを提供するこ
とを目的とする。
ためになされたものであり、論理振幅が電源電圧VDDと
接地電圧GND間で振幅するバス駆動回路に比べて消費電
流を削減し、図１７に示したバス駆動回路に比べて面
積、スピード、構成素子数の点で優位となるバス駆動回
路およびそのバス駆動回路と対にして用いるレシーバ回
路並びにそれらで構成されるバスシステムを提供するこ
とを目的とする。
【００２０】
【課題を解決するための手段】第１の発明に係るバス駆
動回路は、集積回路内に形成され、プリチャージ期間、
イコライズ期間及びデータ転送期間を順に経てデータ線
毎にそれぞれ異なる情報を伝達するバスを駆動するバス
駆動回路であって、前記集積回路内に形成され、前記バ
スに含まれて所定の容量を持つ第１及び第２のデータ線
間に接続され、前記イコライズ期間にその期間を示すイ
コライズ信号に応じて前記第１及び第２のデータ線を接
続するための第１のスイッチ手段と、前記集積回路内に
形成され、前記第１のデータ線に接続された第１の端
子、及び第１の電源に接続された第２の端子を有し、前
記プリチャージ期間に該第１の端子と該第２の端子との
間を接続する第２のスイッチ手段と、前記集積回路内に
形成され、前記第２のデータ線に接続された第１の端
子、及び第２の電源に接続された第２の端子を有し、前
記プリチャージ期間に該第１の端子と該第２の端子との
間を接続する第３のスイッチ手段と、前記集積回路内に
形成され、前記第１のデータ線に接続された第１の端
子、第１の電源に接続された第２の端子、及び前記第１
のデータ線で伝達する情報を示す第１の入力信号を受け
取る制御端子を有し、前記データ転送期間に該制御端子
で受け取る前記第１の入力信号に基づいて該第１の端子
と該第２の端子との間の接続を選択的に行う第４のスイ
ッチ手段、または、前記集積回路内に形成され、前記第
２のデータ線に接続された第１の端子、第２の電源に接
続された第２の端子、及び前記第２のデータ線で伝達す
る情報を示す第２の入力信号を受け取る制御端子を有
し、前記データ転送期間に該制御端子で受け取る前記第
２の入力信号に基づいて、該第１の端子と該第２の端子
との間の接続を選択的に行う第５のスイッチ手段のうち
の少なくとも一方とを備えて構成される。
動回路は、集積回路内に形成され、プリチャージ期間、
イコライズ期間及びデータ転送期間を順に経てデータ線
毎にそれぞれ異なる情報を伝達するバスを駆動するバス
駆動回路であって、前記集積回路内に形成され、前記バ
スに含まれて所定の容量を持つ第１及び第２のデータ線
間に接続され、前記イコライズ期間にその期間を示すイ
コライズ信号に応じて前記第１及び第２のデータ線を接
続するための第１のスイッチ手段と、前記集積回路内に
形成され、前記第１のデータ線に接続された第１の端
子、及び第１の電源に接続された第２の端子を有し、前
記プリチャージ期間に該第１の端子と該第２の端子との
間を接続する第２のスイッチ手段と、前記集積回路内に
形成され、前記第２のデータ線に接続された第１の端
子、及び第２の電源に接続された第２の端子を有し、前
記プリチャージ期間に該第１の端子と該第２の端子との
間を接続する第３のスイッチ手段と、前記集積回路内に
形成され、前記第１のデータ線に接続された第１の端
子、第１の電源に接続された第２の端子、及び前記第１
のデータ線で伝達する情報を示す第１の入力信号を受け
取る制御端子を有し、前記データ転送期間に該制御端子
で受け取る前記第１の入力信号に基づいて該第１の端子
と該第２の端子との間の接続を選択的に行う第４のスイ
ッチ手段、または、前記集積回路内に形成され、前記第
２のデータ線に接続された第１の端子、第２の電源に接
続された第２の端子、及び前記第２のデータ線で伝達す
る情報を示す第２の入力信号を受け取る制御端子を有
し、前記データ転送期間に該制御端子で受け取る前記第
２の入力信号に基づいて、該第１の端子と該第２の端子
との間の接続を選択的に行う第５のスイッチ手段のうち
の少なくとも一方とを備えて構成される。
【００２１】第２の発明に係るバス駆動回路は、集積回
路内に形成され、プリチャージ期間、イコライズ期間及
びデータ転送期間を順に経てデータ線毎にそれぞれ異な
る情報を伝達するバスを駆動するバス駆動回路であっ
て、前記集積回路内に形成され、前記バスに含まれて所
定の容量を持つ第１及び第２のデータ線間に接続され、
前記イコライズ期間に、その期間を示すイコライズ信号
に応じて前記第１及び第２のデータ線を接続するための
第１のスイッチ手段と、前記集積回路内に形成され、前
記第１のデータ線に接続された第１の端子、第１の電源
に接続された第２の端子、及び前記第１のデータ線で伝
達する情報を示す第１の入力信号を受け取る制御端子を
有し、前記プリチャージ期間に該第１の端子と該第２の
端子との間を接続し、前記データ転送期間に該制御端子
で受け取る前記第１の入力信号に基づいて該第１の端子
と該第２の端子との間の接続を選択的に行う第２のスイ
ッチ手段と、前記集積回路内に形成され、前記第２のデ
ータ線に接続された第１の端子、第２の電源に接続され
た第２の端子、及び前記第２のデータ線で伝達する情報
を示す第２の入力信号を受け取る制御端子を有し、前記
プリチャージ期間に該第１の端子と該第２の端子との間
を接続し、前記データ転送期間に該制御端子で受け取る
前記第２の入力信号に基づいて、該第１の端子と該第２
の端子との間の接続を選択的に行う第３のスイッチ手段
とを備えて構成される。
路内に形成され、プリチャージ期間、イコライズ期間及
びデータ転送期間を順に経てデータ線毎にそれぞれ異な
る情報を伝達するバスを駆動するバス駆動回路であっ
て、前記集積回路内に形成され、前記バスに含まれて所
定の容量を持つ第１及び第２のデータ線間に接続され、
前記イコライズ期間に、その期間を示すイコライズ信号
に応じて前記第１及び第２のデータ線を接続するための
第１のスイッチ手段と、前記集積回路内に形成され、前
記第１のデータ線に接続された第１の端子、第１の電源
に接続された第２の端子、及び前記第１のデータ線で伝
達する情報を示す第１の入力信号を受け取る制御端子を
有し、前記プリチャージ期間に該第１の端子と該第２の
端子との間を接続し、前記データ転送期間に該制御端子
で受け取る前記第１の入力信号に基づいて該第１の端子
と該第２の端子との間の接続を選択的に行う第２のスイ
ッチ手段と、前記集積回路内に形成され、前記第２のデ
ータ線に接続された第１の端子、第２の電源に接続され
た第２の端子、及び前記第２のデータ線で伝達する情報
を示す第２の入力信号を受け取る制御端子を有し、前記
プリチャージ期間に該第１の端子と該第２の端子との間
を接続し、前記データ転送期間に該制御端子で受け取る
前記第２の入力信号に基づいて、該第１の端子と該第２
の端子との間の接続を選択的に行う第３のスイッチ手段
とを備えて構成される。
【００２２】第３の発明に係るバス駆動回路は、第２の
発明のバス駆動回路において、前記第２のスイッチ手段
は、前記第１のデータ線に接続された第１の電流電極、
前記第１の電源に接続された第２の電流電極、及び前記
第１の入力信号を受け取る制御電極を有する第１導電型
の第１のＭＯＳトランジスタを備え、前記第３のスイッ
チ手段は、前記第２のデータ線に接続された第１の電流
電極、前記第２の電源に接続された第２の電流電極、及
び前記第２の入力信号を受け取る制御電極を有する第２
導電型の第２のＭＯＳトランジスタを備えて構成され
る。
発明のバス駆動回路において、前記第２のスイッチ手段
は、前記第１のデータ線に接続された第１の電流電極、
前記第１の電源に接続された第２の電流電極、及び前記
第１の入力信号を受け取る制御電極を有する第１導電型
の第１のＭＯＳトランジスタを備え、前記第３のスイッ
チ手段は、前記第２のデータ線に接続された第１の電流
電極、前記第２の電源に接続された第２の電流電極、及
び前記第２の入力信号を受け取る制御電極を有する第２
導電型の第２のＭＯＳトランジスタを備えて構成され
る。
【００２３】第４の発明に係るバス駆動回路は、第２の
発明のバス駆動回路において、前記第２のスイッチ手段
は、前記第１のデータ線に接続された第１の電流電極、
前記第１の電源に接続された第２の電流電極、及び制御
電極を有する第１導電型の第１のＭＯＳトランジスタ
と、前記プリチャージ期間を示すプリチャージ信号、前
記イコライズ信号及び第１の入力信号を入力し、前記プ
リチャージ期間には、前記第１のＭＯＳトランジスタを
導通状態とする信号を、前記イコライズ期間には前記第
１のＭＯＳトランジスタを非導通状態とする信号を、前
記データ転送期間には前記第１の入力信号を前記第１の
ＭＯＳトランジスタの前記制御電極に対して出力する第
１の変換回路とを備え、前記第３のスイッチ手段は、前
記第２のデータ線に接続された第１の電流電極、前記第
２の電源に接続された第２の電流電極、及び制御電極を
有する第２導電型の第２のＭＯＳトランジスタと、前記
プリチャージ信号、前記イコライズ信号及び第２の入力
信号を入力し、前記プリチャージ期間には、前記第２の
ＭＯＳトランジスタを導通状態とする信号を、前記イコ
ライズ期間には前記第２のＭＯＳトランジスタを非導通
状態とする信号を、前記データ転送期間には前記第２の
入力信号を前記第２のＭＯＳトランジスタの前記制御電
極に対して出力する第２の変換回路とを備えて構成され
る。
発明のバス駆動回路において、前記第２のスイッチ手段
は、前記第１のデータ線に接続された第１の電流電極、
前記第１の電源に接続された第２の電流電極、及び制御
電極を有する第１導電型の第１のＭＯＳトランジスタ
と、前記プリチャージ期間を示すプリチャージ信号、前
記イコライズ信号及び第１の入力信号を入力し、前記プ
リチャージ期間には、前記第１のＭＯＳトランジスタを
導通状態とする信号を、前記イコライズ期間には前記第
１のＭＯＳトランジスタを非導通状態とする信号を、前
記データ転送期間には前記第１の入力信号を前記第１の
ＭＯＳトランジスタの前記制御電極に対して出力する第
１の変換回路とを備え、前記第３のスイッチ手段は、前
記第２のデータ線に接続された第１の電流電極、前記第
２の電源に接続された第２の電流電極、及び制御電極を
有する第２導電型の第２のＭＯＳトランジスタと、前記
プリチャージ信号、前記イコライズ信号及び第２の入力
信号を入力し、前記プリチャージ期間には、前記第２の
ＭＯＳトランジスタを導通状態とする信号を、前記イコ
ライズ期間には前記第２のＭＯＳトランジスタを非導通
状態とする信号を、前記データ転送期間には前記第２の
入力信号を前記第２のＭＯＳトランジスタの前記制御電
極に対して出力する第２の変換回路とを備えて構成され
る。
【００２４】第５の発明に係るレシーバ回路は、第１の
電源の出力電位及び該第１の電源の出力電位と第２の電
源の出力電位の中間の電位の間で振幅する信号を伝送す
るデータ線に接続され、該データ線から情報を受け取る
レシーバ回路であって、前記データ線に接続された制御
電極、第１の電源に接続された第１の電流電極、及び第
２の電流電極を有する第１導電型の第１のＭＯＳトラン
ジスタと、前記第１のＭＯＳトランジスタの前記第２の
電流電極に接続された第１の電流電極、プリチャージ期
間を示すプリチャージ信号を受ける制御電極、及び所定
の容量を有する信号線に接続された第２の電流電極を有
する第１導電型の第２のＭＯＳトランジスタと、第２の
電源に接続された第１の電流電極、前記信号線に接続さ
れた第２の電流電極、及び前記プリチャージ信号を受け
る制御電極を有する第２導電型の第３のＭＯＳトランジ
スタとを備え、プリチャージ期間に前記第２のＭＯＳト
ランジスタが非導通になると共に前記第３のＭＯＳトラ
ンジスタが導通状態となり、データ線から信号を受け取
るときには前記第２のＭＯＳトランジスタが導通状態と
なると共に前記第３のＭＯＳトランジスタが非導通状態
となることを特徴とする。
電源の出力電位及び該第１の電源の出力電位と第２の電
源の出力電位の中間の電位の間で振幅する信号を伝送す
るデータ線に接続され、該データ線から情報を受け取る
レシーバ回路であって、前記データ線に接続された制御
電極、第１の電源に接続された第１の電流電極、及び第
２の電流電極を有する第１導電型の第１のＭＯＳトラン
ジスタと、前記第１のＭＯＳトランジスタの前記第２の
電流電極に接続された第１の電流電極、プリチャージ期
間を示すプリチャージ信号を受ける制御電極、及び所定
の容量を有する信号線に接続された第２の電流電極を有
する第１導電型の第２のＭＯＳトランジスタと、第２の
電源に接続された第１の電流電極、前記信号線に接続さ
れた第２の電流電極、及び前記プリチャージ信号を受け
る制御電極を有する第２導電型の第３のＭＯＳトランジ
スタとを備え、プリチャージ期間に前記第２のＭＯＳト
ランジスタが非導通になると共に前記第３のＭＯＳトラ
ンジスタが導通状態となり、データ線から信号を受け取
るときには前記第２のＭＯＳトランジスタが導通状態と
なると共に前記第３のＭＯＳトランジスタが非導通状態
となることを特徴とする。
【００２５】第６の発明に係るレシーバ回路は、第４の
発明のレシーバ回路において、前記信号線に接続された
一方端、及び他方端を有し、前記プリチャージ期間に非
導通状態となり、前記データ線を通して伝送された信号
に応じた出力が前記信号線に出力されている期間のうち
の少なくとも一部の期間で導通状態となるトランスファ
ゲートと、前記トランスファゲートの前記他方端に接続
された入力端子、及び出力端子とを有し、２つの安定な
状態を持ち、該入力端子に与えられるデータによって２
つの安定な状態のうちの一方の状態を取るとともにその
状態に応じた信号を該出力端子から出力するデータ保持
手段とをさらに備えて構成される。
発明のレシーバ回路において、前記信号線に接続された
一方端、及び他方端を有し、前記プリチャージ期間に非
導通状態となり、前記データ線を通して伝送された信号
に応じた出力が前記信号線に出力されている期間のうち
の少なくとも一部の期間で導通状態となるトランスファ
ゲートと、前記トランスファゲートの前記他方端に接続
された入力端子、及び出力端子とを有し、２つの安定な
状態を持ち、該入力端子に与えられるデータによって２
つの安定な状態のうちの一方の状態を取るとともにその
状態に応じた信号を該出力端子から出力するデータ保持
手段とをさらに備えて構成される。
【００２６】第７の発明に係るバスシステムは、集積回
路内に設けられ、第１の容量を有する第１のデータ線及
び第２の容量を有する第２のデータ線を含む複数のデー
タ線を有し、前記第１のデータ線を第１の電源に接続す
るとともに前記第２のデータ線を第２の電源に接続する
プリチャージ期間、複数の前記データ線を前記第１及び
第２の電源と接続しないようにするとともに前記第１の
データ線と前記第２のデータ線とを互いに接続するイコ
ライズ期間、及び前記各データ線にそれぞれ異なる情報
を伝達するデータ転送期間を順に経ることによって複数
の回路ブロック間で情報転送を行うためのバスと、前記
集積回路内に形成され、前記第１及び第２のデータ線間
に接続され、前記イコライズ期間にその期間を示すイコ
ライズ信号に応じて前記第１及び第２のデータ線を接続
するための第１のスイッチ手段、前記集積回路内に形成
され、前記第１のデータ線に接続された第１の端子、第
１の電源に接続された第２の端子、及び前記第１のデー
タ線で伝達する情報を示す第１の入力信号を受け取る制
御端子を有し、前記プリチャージ期間に該第１の端子と
該第２の端子との間を接続する第２のスイッチ手段、前
記集積回路内に形成され、前記第２のデータ線に接続さ
れた第１の端子、第２の電源に接続された第２の端子を
有し、前記プリチャージ期間に該第１の端子と該第２の
端子との間を接続する第３のスイッチ手段、並びに前記
集積回路内に形成され、前記第１のデータ線に接続され
た第１の端子、第１の電源に接続された第２の端子を有
し、前記データ転送期間に該制御端子で受け取る前記第
１の入力信号に基づいて該第１の端子と該第２の端子と
の間の接続を選択的に行う第４のスイッチ手段、また
は、前記集積回路内に形成され、前記第２のデータ線に
接続された第１の端子、第２の電源に接続された第２の
端子、及び前記第２のデータ線で伝達する情報を示す第
２の入力信号を受け取る制御端子を有し、前記データ転
送期間に該制御端子で受け取る前記第２の入力信号に基
づいて、該第１の端子と該第２の端子との間の接続を選
択的に行う第５のスイッチ手段のうちの少なくとも一方
を有するバス駆動回路と、前記集積回路内に設けられ、
前記第１または第２のデータ線のうちの少なくとも一方
に接続され、前記第１または第２のデータ線を通して伝
達された信号に応じて前記第１の電源が出力する電位と
前記第２の電源が出力する電位との間で振幅する信号を
出力するレシーバ回路と、前記集積回路内に設けられ、
少なくとも前記バス駆動回路と前記レシーバ回路とに接
続され、前記データ転送期間を指示するデータ転送信号
を少なくとも出力する制御回路とを備えて構成される。
路内に設けられ、第１の容量を有する第１のデータ線及
び第２の容量を有する第２のデータ線を含む複数のデー
タ線を有し、前記第１のデータ線を第１の電源に接続す
るとともに前記第２のデータ線を第２の電源に接続する
プリチャージ期間、複数の前記データ線を前記第１及び
第２の電源と接続しないようにするとともに前記第１の
データ線と前記第２のデータ線とを互いに接続するイコ
ライズ期間、及び前記各データ線にそれぞれ異なる情報
を伝達するデータ転送期間を順に経ることによって複数
の回路ブロック間で情報転送を行うためのバスと、前記
集積回路内に形成され、前記第１及び第２のデータ線間
に接続され、前記イコライズ期間にその期間を示すイコ
ライズ信号に応じて前記第１及び第２のデータ線を接続
するための第１のスイッチ手段、前記集積回路内に形成
され、前記第１のデータ線に接続された第１の端子、第
１の電源に接続された第２の端子、及び前記第１のデー
タ線で伝達する情報を示す第１の入力信号を受け取る制
御端子を有し、前記プリチャージ期間に該第１の端子と
該第２の端子との間を接続する第２のスイッチ手段、前
記集積回路内に形成され、前記第２のデータ線に接続さ
れた第１の端子、第２の電源に接続された第２の端子を
有し、前記プリチャージ期間に該第１の端子と該第２の
端子との間を接続する第３のスイッチ手段、並びに前記
集積回路内に形成され、前記第１のデータ線に接続され
た第１の端子、第１の電源に接続された第２の端子を有
し、前記データ転送期間に該制御端子で受け取る前記第
１の入力信号に基づいて該第１の端子と該第２の端子と
の間の接続を選択的に行う第４のスイッチ手段、また
は、前記集積回路内に形成され、前記第２のデータ線に
接続された第１の端子、第２の電源に接続された第２の
端子、及び前記第２のデータ線で伝達する情報を示す第
２の入力信号を受け取る制御端子を有し、前記データ転
送期間に該制御端子で受け取る前記第２の入力信号に基
づいて、該第１の端子と該第２の端子との間の接続を選
択的に行う第５のスイッチ手段のうちの少なくとも一方
を有するバス駆動回路と、前記集積回路内に設けられ、
前記第１または第２のデータ線のうちの少なくとも一方
に接続され、前記第１または第２のデータ線を通して伝
達された信号に応じて前記第１の電源が出力する電位と
前記第２の電源が出力する電位との間で振幅する信号を
出力するレシーバ回路と、前記集積回路内に設けられ、
少なくとも前記バス駆動回路と前記レシーバ回路とに接
続され、前記データ転送期間を指示するデータ転送信号
を少なくとも出力する制御回路とを備えて構成される。
【００２７】第８の発明に係るバスシステムは、集積回
路内に設けられ、第１の容量を有する第１のデータ線及
び第２の容量を有する第２のデータ線を含む複数のデー
タ線を有し、前記第１のデータ線を第１の電源に接続す
るとともに前記第２のデータ線を第２の電源に接続する
プリチャージ期間、複数の前記データ線を前記第１及び
第２の電源と接続しないようにするとともに前記第１の
データ線と前記第２のデータ線とを互いに接続するイコ
ライズ期間、及び前記各データ線にそれぞれ異なる情報
を伝達するデータ転送期間を順に経ることによって複数
の回路ブロック間で情報転送を行うためのバスと、前記
集積回路内に形成され、前記第１及び第２のデータ線間
に接続され、前記イコライズ期間にその期間を示すイコ
ライズ信号に応じて前記第１及び第２のデータ線を接続
するための第１のスイッチ手段、前記集積回路内に形成
され、前記第１のデータ線に接続された第１の端子、第
１の電源に接続された第２の端子、及び前記第１のデー
タ線で伝達する情報を示す第１の入力信号を受け取る制
御端子を有し、前記プリチャージ期間に該第１の端子と
該第２の端子との間を接続し、前記データ転送期間に該
制御端子で受け取る前記第１の入力信号に基づいて該第
１の端子と該第２の端子との間の接続を選択的に行う第
２のスイッチ手段、並びに前記集積回路内に形成され、
前記第２のデータ線に接続された第１の端子、第２の電
源に接続された第２の端子、及び前記第２のデータ線で
伝達する情報を示す第２の入力信号を受け取る制御端子
を有し、前記プリチャージ期間に該第１の端子と該第２
の端子との間を接続し、前記データ転送期間に該制御端
子で受け取る前記第２の入力信号に基づいて、該第１の
端子と該第２の端子との間の接続を選択的に行う第３の
スイッチ手段を有するバス駆動回路と、前記集積回路内
に設けられ、前記第１または第２のデータ線のうちの少
なくとも一方に接続され、前記第１または第２のデータ
線を通して伝達された信号に応じて前記第１の電源が出
力する電位と前記第２の電源が出力する電位との間で振
幅する信号を出力するレシーバ回路と、前記集積回路内
に設けられ、少なくとも前記バス駆動回路と前記レシー
バ回路とに接続され、前記データ転送期間を指示するデ
ータ転送信号を少なくとも出力する制御回路とを備えて
構成される。
路内に設けられ、第１の容量を有する第１のデータ線及
び第２の容量を有する第２のデータ線を含む複数のデー
タ線を有し、前記第１のデータ線を第１の電源に接続す
るとともに前記第２のデータ線を第２の電源に接続する
プリチャージ期間、複数の前記データ線を前記第１及び
第２の電源と接続しないようにするとともに前記第１の
データ線と前記第２のデータ線とを互いに接続するイコ
ライズ期間、及び前記各データ線にそれぞれ異なる情報
を伝達するデータ転送期間を順に経ることによって複数
の回路ブロック間で情報転送を行うためのバスと、前記
集積回路内に形成され、前記第１及び第２のデータ線間
に接続され、前記イコライズ期間にその期間を示すイコ
ライズ信号に応じて前記第１及び第２のデータ線を接続
するための第１のスイッチ手段、前記集積回路内に形成
され、前記第１のデータ線に接続された第１の端子、第
１の電源に接続された第２の端子、及び前記第１のデー
タ線で伝達する情報を示す第１の入力信号を受け取る制
御端子を有し、前記プリチャージ期間に該第１の端子と
該第２の端子との間を接続し、前記データ転送期間に該
制御端子で受け取る前記第１の入力信号に基づいて該第
１の端子と該第２の端子との間の接続を選択的に行う第
２のスイッチ手段、並びに前記集積回路内に形成され、
前記第２のデータ線に接続された第１の端子、第２の電
源に接続された第２の端子、及び前記第２のデータ線で
伝達する情報を示す第２の入力信号を受け取る制御端子
を有し、前記プリチャージ期間に該第１の端子と該第２
の端子との間を接続し、前記データ転送期間に該制御端
子で受け取る前記第２の入力信号に基づいて、該第１の
端子と該第２の端子との間の接続を選択的に行う第３の
スイッチ手段を有するバス駆動回路と、前記集積回路内
に設けられ、前記第１または第２のデータ線のうちの少
なくとも一方に接続され、前記第１または第２のデータ
線を通して伝達された信号に応じて前記第１の電源が出
力する電位と前記第２の電源が出力する電位との間で振
幅する信号を出力するレシーバ回路と、前記集積回路内
に設けられ、少なくとも前記バス駆動回路と前記レシー
バ回路とに接続され、前記データ転送期間を指示するデ
ータ転送信号を少なくとも出力する制御回路とを備えて
構成される。
【００２８】第９の発明に係るバスシステムは、第７ま
たは第８の発明のバスシステムにおいて、前記レシーバ
回路は、前記第１または第２のデータ線に接続された制
御電極、前記第１または第２の電源に接続された第１の
電流電極、及び第２の電流電極を有する第１導電型の第
１のＭＯＳトランジスタと、前記第１のＭＯＳトランジ
スタの前記第２の電流電極に接続された第１の電流電
極、前記データ転送信号を受ける制御電極、及び所定の
容量を有する信号線に接続された第２の電流電極を有す
る第１導電型の第２のＭＯＳトランジスタと、前記第１
または第２の電源のうち前記第１のＭＯＳトランジスタ
の前記第１の電流電極が接続されていない方の電源に接
続された第１の電流電極、前記信号線に接続された第２
の電流電極、及び前記データ転送信号を受ける制御電極
を有する第２導電型の第３のＭＯＳトランジスタとを備
え、データ転送期間以外の期間に前記第２のＭＯＳトラ
ンジスタが非導通になると共に前記第３のＭＯＳトラン
ジスタが導通状態となり、データ線から信号を受け取る
前記データ転送期間には前記第２のＭＯＳトランジスタ
が導通状態となると共に前記第３のＭＯＳトランジスタ
が非導通状態となることを特徴とする。
たは第８の発明のバスシステムにおいて、前記レシーバ
回路は、前記第１または第２のデータ線に接続された制
御電極、前記第１または第２の電源に接続された第１の
電流電極、及び第２の電流電極を有する第１導電型の第
１のＭＯＳトランジスタと、前記第１のＭＯＳトランジ
スタの前記第２の電流電極に接続された第１の電流電
極、前記データ転送信号を受ける制御電極、及び所定の
容量を有する信号線に接続された第２の電流電極を有す
る第１導電型の第２のＭＯＳトランジスタと、前記第１
または第２の電源のうち前記第１のＭＯＳトランジスタ
の前記第１の電流電極が接続されていない方の電源に接
続された第１の電流電極、前記信号線に接続された第２
の電流電極、及び前記データ転送信号を受ける制御電極
を有する第２導電型の第３のＭＯＳトランジスタとを備
え、データ転送期間以外の期間に前記第２のＭＯＳトラ
ンジスタが非導通になると共に前記第３のＭＯＳトラン
ジスタが導通状態となり、データ線から信号を受け取る
前記データ転送期間には前記第２のＭＯＳトランジスタ
が導通状態となると共に前記第３のＭＯＳトランジスタ
が非導通状態となることを特徴とする。
【００２９】第１０の発明に係るバスシステムは、第７
または第８の発明のバスシステムにおいて、前記レシー
バ回路は、前記第１または第２のデータ線に接続された
制御電極、前記第１または第２の電源に接続された第１
の電流電極、及び第２の電流電極を有する第１導電型の
第１のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタの前記第２の電流電極に接続された第１の電流電
極、前記データ転送信号を受ける制御電極、及び所定の
容量を有する信号線に接続された第２の電流電極を有す
る第１導電型の第２のＭＯＳトランジスタと、前記第１
または第２の電源のうち前記第１のＭＯＳトランジスタ
の前記第１の電流電極が接続されていない方の電源に接
続された第１の電流電極、前記信号線に接続された第２
の電流電極、及び前記データ転送信号を受ける制御電極
を有する第２導電型の第３のＭＯＳトランジスタとを備
え、データ転送期間以外の期間に前記第２のＭＯＳトラ
ンジスタが非導通になると共に前記第３のＭＯＳトラン
ジスタが導通状態となり、データ線から信号を受け取る
前記データ転送期間には前記第２のＭＯＳトランジスタ
が導通状態となると共に前記第３のＭＯＳトランジスタ
が非導通状態となることを特徴とする。
または第８の発明のバスシステムにおいて、前記レシー
バ回路は、前記第１または第２のデータ線に接続された
制御電極、前記第１または第２の電源に接続された第１
の電流電極、及び第２の電流電極を有する第１導電型の
第１のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタの前記第２の電流電極に接続された第１の電流電
極、前記データ転送信号を受ける制御電極、及び所定の
容量を有する信号線に接続された第２の電流電極を有す
る第１導電型の第２のＭＯＳトランジスタと、前記第１
または第２の電源のうち前記第１のＭＯＳトランジスタ
の前記第１の電流電極が接続されていない方の電源に接
続された第１の電流電極、前記信号線に接続された第２
の電流電極、及び前記データ転送信号を受ける制御電極
を有する第２導電型の第３のＭＯＳトランジスタとを備
え、データ転送期間以外の期間に前記第２のＭＯＳトラ
ンジスタが非導通になると共に前記第３のＭＯＳトラン
ジスタが導通状態となり、データ線から信号を受け取る
前記データ転送期間には前記第２のＭＯＳトランジスタ
が導通状態となると共に前記第３のＭＯＳトランジスタ
が非導通状態となることを特徴とする。
【００３０】第１１の発明に係るバスシステムは、第７
または第８の発明のバスシステムにおいて、前記制御回
路は、第１のクロック及び該第１のクロックと同じ周波
数を有し位相が４分の１周期ずれている第２のクロック
から、前記第１のクロックの４分の１周期のプリチャー
ジ期間を示すプリチャージ信号、前記第１のクロックの
４分の１周期のイコライズ期間を示すイコライズ信号及
び前記第１のクロックの２分の１周期のデータ転送期間
を示す前記データ転送信号を生成することを特徴とす
る。
または第８の発明のバスシステムにおいて、前記制御回
路は、第１のクロック及び該第１のクロックと同じ周波
数を有し位相が４分の１周期ずれている第２のクロック
から、前記第１のクロックの４分の１周期のプリチャー
ジ期間を示すプリチャージ信号、前記第１のクロックの
４分の１周期のイコライズ期間を示すイコライズ信号及
び前記第１のクロックの２分の１周期のデータ転送期間
を示す前記データ転送信号を生成することを特徴とす
る。
【００３１】
【作用】第１の発明における第２及び第３のスイッチ手
段は、プリチャージ期間に、それぞれ第１のデータ線と
第２のデータ線とを第１の電源の出力電位と第２の電源
の出力電位に充放電する。次に、第１のスイッチ手段
は、それぞれ充放電された第１及び第２のデータ線を互
いに接続することによって、第１及び第２のデータ線の
電位を共に第１の電源の出力電位と第２の電源の出力電
位との間にある中間の電位にする。データ転送期間に
は、第４のスイッチ手段が第１の入力信号に基づいて選
択的に第１のデータ線と第１の電源とを接続する。第１
のデータ線と第１の電源が接続されたときには第１のデ
ータ線は第１の電源の出力電位を伝達し、接続されなか
ったときには中間の電位を伝達する。また、データ転送
期間には、第５のスイッチ手段が第２の入力信号に基づ
いて選択的に第２のデータ線と第２の電源とを接続す
る。第２のデータ線と第２の電源が接続されたときには
第２のデータ線は第２の電源の出力電位を伝達し、接続
されなかったときには中間の電位を伝達する。
段は、プリチャージ期間に、それぞれ第１のデータ線と
第２のデータ線とを第１の電源の出力電位と第２の電源
の出力電位に充放電する。次に、第１のスイッチ手段
は、それぞれ充放電された第１及び第２のデータ線を互
いに接続することによって、第１及び第２のデータ線の
電位を共に第１の電源の出力電位と第２の電源の出力電
位との間にある中間の電位にする。データ転送期間に
は、第４のスイッチ手段が第１の入力信号に基づいて選
択的に第１のデータ線と第１の電源とを接続する。第１
のデータ線と第１の電源が接続されたときには第１のデ
ータ線は第１の電源の出力電位を伝達し、接続されなか
ったときには中間の電位を伝達する。また、データ転送
期間には、第５のスイッチ手段が第２の入力信号に基づ
いて選択的に第２のデータ線と第２の電源とを接続す
る。第２のデータ線と第２の電源が接続されたときには
第２のデータ線は第２の電源の出力電位を伝達し、接続
されなかったときには中間の電位を伝達する。
【００３２】このように、第１のデータ線を伝達する信
号の論理振幅を第１の電源の出力電位と中間の電位とに
狭めることができ、第２のデータ線を伝達する信号の論
理振幅を第２の電源の出力電位と中間の電位と差にまで
狭めることができる。
号の論理振幅を第１の電源の出力電位と中間の電位とに
狭めることができ、第２のデータ線を伝達する信号の論
理振幅を第２の電源の出力電位と中間の電位と差にまで
狭めることができる。
【００３３】第２の発明における第２及び第３のスイッ
チ手段は、プリチャージ期間に、それぞれ第１のデータ
線と第２のデータ線とを第１の電源の出力電位と第２の
電源の出力電位に充放電する。次に、第１のスイッチ手
段は、それぞれ充放電された第１及び第２のデータ線を
互いに接続することによって、第１及び第２のデータ線
の電位を共に第１の電源の出力電位と第２の電源の出力
電位との間にある中間の電位にする。データ転送期間に
は、第２のスイッチ手段が第１の入力信号に基づいて選
択的に第１のデータ線と第１の電源とを接続する。第１
のデータ線と第１の電源が接続されたときには第１のデ
ータ線は第１の電源の出力電位を伝達し、接続されなか
ったときには中間の電位を伝達する。また、データ転送
期間には、第３のスイッチ手段が第２の入力信号に基づ
いて選択的に第２のデータ線と第２の電源とを接続す
る。第２のデータ線と第２の電源が接続されたときには
第２のデータ線は第２の電源の出力電位を伝達し、接続
されなかったときには中間の電位を伝達する。
チ手段は、プリチャージ期間に、それぞれ第１のデータ
線と第２のデータ線とを第１の電源の出力電位と第２の
電源の出力電位に充放電する。次に、第１のスイッチ手
段は、それぞれ充放電された第１及び第２のデータ線を
互いに接続することによって、第１及び第２のデータ線
の電位を共に第１の電源の出力電位と第２の電源の出力
電位との間にある中間の電位にする。データ転送期間に
は、第２のスイッチ手段が第１の入力信号に基づいて選
択的に第１のデータ線と第１の電源とを接続する。第１
のデータ線と第１の電源が接続されたときには第１のデ
ータ線は第１の電源の出力電位を伝達し、接続されなか
ったときには中間の電位を伝達する。また、データ転送
期間には、第３のスイッチ手段が第２の入力信号に基づ
いて選択的に第２のデータ線と第２の電源とを接続す
る。第２のデータ線と第２の電源が接続されたときには
第２のデータ線は第２の電源の出力電位を伝達し、接続
されなかったときには中間の電位を伝達する。
【００３４】このように、第１のデータ線を伝達する信
号の論理振幅を第１の電源の出力電位と中間の電位とに
狭めることができ、第２のデータ線を伝達する信号の論
理振幅を第２の電源の出力電位と中間の電位と差にまで
狭めることができる。
号の論理振幅を第１の電源の出力電位と中間の電位とに
狭めることができ、第２のデータ線を伝達する信号の論
理振幅を第２の電源の出力電位と中間の電位と差にまで
狭めることができる。
【００３５】第３の発明における第２のスイッチ手段と
第３のスイッチ手段は、それぞれ第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとによって、プリチャ
ージ期間に第１のデータ線と第１の電源とを接続し、デ
ータ転送期間に制御電極で受け取る第１の入力信号に基
づいて選択的に第１のデータ線と第１の電源との接続を
行える。第２及び第３のスイッチ手段をそれぞれ一つの
ＭＯＳトランジスタで構成することで、第２及び第３の
スイッチ手段の構成を簡素化できる。
第３のスイッチ手段は、それぞれ第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとによって、プリチャ
ージ期間に第１のデータ線と第１の電源とを接続し、デ
ータ転送期間に制御電極で受け取る第１の入力信号に基
づいて選択的に第１のデータ線と第１の電源との接続を
行える。第２及び第３のスイッチ手段をそれぞれ一つの
ＭＯＳトランジスタで構成することで、第２及び第３の
スイッチ手段の構成を簡素化できる。
【００３６】第４の発明における第１の変換回路は、プ
リチャージ信号、イコライズ信号及び第１の入力信号に
よって、第２のスイッチ手段の動作をプリチャージ期間
とイコライズ期間とデータ転送期間を経てデータを転送
するバスに対応するように制御することができる。その
ため、第１の入力信号がプリチャージ期間、イコライズ
期間及びデータ転送期間の各段階に対応するようなフォ
ーマットを持つ必要が無く、第１の入力信号は転送する
情報のみを有する信号であればよく、従って第１の入力
信号を出力する回路の構成を簡素化できる。同様に、第
２の変換回路は、プリチャージ信号、イコライズ信号及
び第２の入力信号によって、第３のスイッチ手段の動作
をプリチャージ期間とイコライズ期間とデータ転送期間
を経てデータを転送するバスに対応するように制御する
ことができる。そのため、第２の入力信号がプリチャー
ジ期間、イコライズ期間及びデータ転送期間の各段階に
対応するようなフォーマットを持つ必要が無く、第２の
入力信号は転送する情報のみを有する信号であればよ
く、従って第２の入力信号を出力する回路の構成を簡素
化できる。
リチャージ信号、イコライズ信号及び第１の入力信号に
よって、第２のスイッチ手段の動作をプリチャージ期間
とイコライズ期間とデータ転送期間を経てデータを転送
するバスに対応するように制御することができる。その
ため、第１の入力信号がプリチャージ期間、イコライズ
期間及びデータ転送期間の各段階に対応するようなフォ
ーマットを持つ必要が無く、第１の入力信号は転送する
情報のみを有する信号であればよく、従って第１の入力
信号を出力する回路の構成を簡素化できる。同様に、第
２の変換回路は、プリチャージ信号、イコライズ信号及
び第２の入力信号によって、第３のスイッチ手段の動作
をプリチャージ期間とイコライズ期間とデータ転送期間
を経てデータを転送するバスに対応するように制御する
ことができる。そのため、第２の入力信号がプリチャー
ジ期間、イコライズ期間及びデータ転送期間の各段階に
対応するようなフォーマットを持つ必要が無く、第２の
入力信号は転送する情報のみを有する信号であればよ
く、従って第２の入力信号を出力する回路の構成を簡素
化できる。
【００３７】第５の発明における第３のＭＯＳトランジ
スタは、プリチャージ期間に、信号線と第２の電源とを
接続して、信号線を第２の電源の出力電位に充電する。
一方、プリチャージ期間に、第２のＭＯＳトランジスタ
は、第１のＭＯＳトランジスタと信号線とを接続しない
ことによって、信号線が第１の電源に接続されるのを防
止する。
スタは、プリチャージ期間に、信号線と第２の電源とを
接続して、信号線を第２の電源の出力電位に充電する。
一方、プリチャージ期間に、第２のＭＯＳトランジスタ
は、第１のＭＯＳトランジスタと信号線とを接続しない
ことによって、信号線が第１の電源に接続されるのを防
止する。
【００３８】次に、データ線から信号を受け取るときに
は、第３のＭＯＳトランジスタが信号線と第２の電源と
を接続しないことによって、信号線の電位が変化できる
状態にする。そして、データ線から信号を受け取るとき
には、第２のＭＯＳトランジスタによって信号線と接続
されている第１のＭＯＳトランジスタが、その制御電極
で受ける信号に応じて、信号線の電位を、第２の電源の
出力電位のままにするか、第１の電源の出力電位にする
かを決定する。そのため、データ線を伝送される信号が
第１の電源の出力電位と中間の電位との間の論理振幅を
有する場合でも、レシーバ回路は、第１の電源の出力電
位と第２の電源の出力電位との論理振幅を有する信号を
出力することができる。そして、プリチャージされた信
号線を第１のＭＯＳトランジスタで駆動するため、その
動作は高速である。
は、第３のＭＯＳトランジスタが信号線と第２の電源と
を接続しないことによって、信号線の電位が変化できる
状態にする。そして、データ線から信号を受け取るとき
には、第２のＭＯＳトランジスタによって信号線と接続
されている第１のＭＯＳトランジスタが、その制御電極
で受ける信号に応じて、信号線の電位を、第２の電源の
出力電位のままにするか、第１の電源の出力電位にする
かを決定する。そのため、データ線を伝送される信号が
第１の電源の出力電位と中間の電位との間の論理振幅を
有する場合でも、レシーバ回路は、第１の電源の出力電
位と第２の電源の出力電位との論理振幅を有する信号を
出力することができる。そして、プリチャージされた信
号線を第１のＭＯＳトランジスタで駆動するため、その
動作は高速である。
【００３９】第６の発明におけるデータ保持手段は、ト
ランスファゲートによって、データ線を伝送している信
号に応じた出力が信号線に出力されている期間のみ、信
号線を通して出力されるデータを保持することができ、
プリチャージ期間にもデータ線を伝送してきた信号を保
持することがで信号処理が容易な出力を提供する。
ランスファゲートによって、データ線を伝送している信
号に応じた出力が信号線に出力されている期間のみ、信
号線を通して出力されるデータを保持することができ、
プリチャージ期間にもデータ線を伝送してきた信号を保
持することがで信号処理が容易な出力を提供する。
【００４０】第７の発明におけるバスの第１のデータ線
と第２のデータ線とは、プリチャージ期間に、バス駆動
回路の第２及び第３のスイッチ手段によって、それぞれ
第１の電源の出力電位と第２の電源の出力電位にそれぞ
れ充放電される。次に、バスの充放電された第１及び第
２のデータ線の電位は、バス駆動回路の第１のスイッチ
手段によって、互いに接続されることで、第１の電源の
出力電位と第２の電源の出力電位との間にある中間の電
位になる。データ転送期間には、バス駆動回路が、第４
及び第５のスイッチ手段によって、回路ブロックの出力
に基づいて選択的に第１または第２のデータ線と第１ま
たは第２の電源とを接続する。第１または第２のデータ
線と第１または第２の電源が接続されたときには第１ま
たは第２のデータ線は第１または第２の電源の出力電位
を伝達し、接続されなかったときには中間の電位を伝達
する。
と第２のデータ線とは、プリチャージ期間に、バス駆動
回路の第２及び第３のスイッチ手段によって、それぞれ
第１の電源の出力電位と第２の電源の出力電位にそれぞ
れ充放電される。次に、バスの充放電された第１及び第
２のデータ線の電位は、バス駆動回路の第１のスイッチ
手段によって、互いに接続されることで、第１の電源の
出力電位と第２の電源の出力電位との間にある中間の電
位になる。データ転送期間には、バス駆動回路が、第４
及び第５のスイッチ手段によって、回路ブロックの出力
に基づいて選択的に第１または第２のデータ線と第１ま
たは第２の電源とを接続する。第１または第２のデータ
線と第１または第２の電源が接続されたときには第１ま
たは第２のデータ線は第１または第２の電源の出力電位
を伝達し、接続されなかったときには中間の電位を伝達
する。
【００４１】このように、第１及び第２のデータ線を伝
達する信号の論理振幅を第１及び第２の電源の出力電位
と中間の電位との差にまで狭めることができる。そし
て、レシーバ回路は、第１または第２のデータ線を伝達
してくるこれらの信号の論理振幅を、第１の電源の出力
電位と第２の電源の出力電位との間で振幅する信号に変
換して出力する。制御回路は、少なくともデータ転送信
号を出力することによって、これらバス駆動回路とレシ
ーバ回路とが、データ転送期間にのみデータの受け渡し
の動作をするように制御する。
達する信号の論理振幅を第１及び第２の電源の出力電位
と中間の電位との差にまで狭めることができる。そし
て、レシーバ回路は、第１または第２のデータ線を伝達
してくるこれらの信号の論理振幅を、第１の電源の出力
電位と第２の電源の出力電位との間で振幅する信号に変
換して出力する。制御回路は、少なくともデータ転送信
号を出力することによって、これらバス駆動回路とレシ
ーバ回路とが、データ転送期間にのみデータの受け渡し
の動作をするように制御する。
【００４２】第８の発明におけるバスの第１のデータ線
と第２のデータ線とは、プリチャージ期間に、バス駆動
回路の第２及び第３のスイッチ手段によって、それぞれ
第１の電源の出力電位と第２の電源の出力電位にそれぞ
れ充放電される。次に、バスの充放電された第１及び第
２のデータ線の電位は、バス駆動回路の第１のスイッチ
手段によって、互いに接続されることで、第１の電源の
出力電位と第２の電源の出力電位との間にある中間の電
位になる。データ転送期間には、バス駆動回路が、第２
及び第３のスイッチ手段によって、回路ブロックの出力
に基づいて選択的に第１または第２のデータ線と第１ま
たは第２の電源とを接続する。第１または第２のデータ
線と第１または第２の電源が接続されたときには第１ま
たは第２のデータ線は第１または第２の電源の出力電位
を伝達し、接続されなかったときには中間の電位を伝達
する。
と第２のデータ線とは、プリチャージ期間に、バス駆動
回路の第２及び第３のスイッチ手段によって、それぞれ
第１の電源の出力電位と第２の電源の出力電位にそれぞ
れ充放電される。次に、バスの充放電された第１及び第
２のデータ線の電位は、バス駆動回路の第１のスイッチ
手段によって、互いに接続されることで、第１の電源の
出力電位と第２の電源の出力電位との間にある中間の電
位になる。データ転送期間には、バス駆動回路が、第２
及び第３のスイッチ手段によって、回路ブロックの出力
に基づいて選択的に第１または第２のデータ線と第１ま
たは第２の電源とを接続する。第１または第２のデータ
線と第１または第２の電源が接続されたときには第１ま
たは第２のデータ線は第１または第２の電源の出力電位
を伝達し、接続されなかったときには中間の電位を伝達
する。
【００４３】このように、第１及び第２のデータ線を伝
達する信号の論理振幅を第１及び第２の電源の出力電位
と中間の電位との差にまで狭めることができる。そし
て、レシーバ回路は、第１または第２のデータ線を伝達
してくるこれらの信号の論理振幅を、第１の電源の出力
電位と第２の電源の出力電位との間で振幅する信号に変
換して出力する。制御回路は、少なくともデータ転送信
号を出力することによって、これらバス駆動回路とレシ
ーバ回路とが、データ転送期間にのみデータの受け渡し
の動作をするように制御する。
達する信号の論理振幅を第１及び第２の電源の出力電位
と中間の電位との差にまで狭めることができる。そし
て、レシーバ回路は、第１または第２のデータ線を伝達
してくるこれらの信号の論理振幅を、第１の電源の出力
電位と第２の電源の出力電位との間で振幅する信号に変
換して出力する。制御回路は、少なくともデータ転送信
号を出力することによって、これらバス駆動回路とレシ
ーバ回路とが、データ転送期間にのみデータの受け渡し
の動作をするように制御する。
【００４４】第９の発明における第３のＭＯＳトランジ
スタは、データ転送期間以外の期間に、信号線と第１の
ＭＯＳトランジスタの第１の電流電極が接続されていな
い方の電源とを接続して、信号線をその電源の出力電位
に充電する。一方、データ転送期間以外の期間に、第２
のＭＯＳトランジスタは、第１のＭＯＳトランジスタと
信号線とを接続しないことによって、信号線が第１の電
源に接続されるのを防止する。
スタは、データ転送期間以外の期間に、信号線と第１の
ＭＯＳトランジスタの第１の電流電極が接続されていな
い方の電源とを接続して、信号線をその電源の出力電位
に充電する。一方、データ転送期間以外の期間に、第２
のＭＯＳトランジスタは、第１のＭＯＳトランジスタと
信号線とを接続しないことによって、信号線が第１の電
源に接続されるのを防止する。
【００４５】次に、データ線から信号を受け取るときに
は、第３のＭＯＳトランジスタが信号線と第１のＭＯＳ
トランジスタの第１の電流電極に接続されていない方の
電源とを接続しないことによって、信号線の電位が変化
できる状態にする。そして、データ転送期間にデータ線
から信号を受け取るときには、第２のＭＯＳトランジス
タによって信号線と接続されている第１のＭＯＳトラン
ジスタが、その制御電極で受ける信号に応じて、信号線
の電位を、充電または放電されたままにするか、第１の
ＭＯＳトランジスタの第１の電流電極に接続されている
電源の出力電位にするかを決定する。そのため、データ
線を伝送される信号が第１または第２の電源の出力電位
と中間の電位との間で振幅する場合でも、レシーバ回路
は、第１の電源の出力電位と第２の電源の出力電位との
間で振幅する信号を出力することができる。そして、プ
リチャージされた信号線を第１のＭＯＳトランジスタで
駆動するため、その動作は高速である。
は、第３のＭＯＳトランジスタが信号線と第１のＭＯＳ
トランジスタの第１の電流電極に接続されていない方の
電源とを接続しないことによって、信号線の電位が変化
できる状態にする。そして、データ転送期間にデータ線
から信号を受け取るときには、第２のＭＯＳトランジス
タによって信号線と接続されている第１のＭＯＳトラン
ジスタが、その制御電極で受ける信号に応じて、信号線
の電位を、充電または放電されたままにするか、第１の
ＭＯＳトランジスタの第１の電流電極に接続されている
電源の出力電位にするかを決定する。そのため、データ
線を伝送される信号が第１または第２の電源の出力電位
と中間の電位との間で振幅する場合でも、レシーバ回路
は、第１の電源の出力電位と第２の電源の出力電位との
間で振幅する信号を出力することができる。そして、プ
リチャージされた信号線を第１のＭＯＳトランジスタで
駆動するため、その動作は高速である。
【００４６】第１０の発明における制御回路は、例え
ば、第１のクロックによって、データ転送を行うか否か
を決定し、データ転送を行わない期間に第２のクロック
によって、プリチャージ期間とイコライズ期間とを決定
することで、簡単に、第１のクロックの４分の１周期の
プリチャージ期間と第１のクロックの４分の１周期のイ
コライズ期間に、データ転送期間を第１のクロックの２
分の１とでき、プリチャージ期間やイコライズ期間に比
べてデータ転送期間を比較的長くとれるためデータ転送
が容易になる。
ば、第１のクロックによって、データ転送を行うか否か
を決定し、データ転送を行わない期間に第２のクロック
によって、プリチャージ期間とイコライズ期間とを決定
することで、簡単に、第１のクロックの４分の１周期の
プリチャージ期間と第１のクロックの４分の１周期のイ
コライズ期間に、データ転送期間を第１のクロックの２
分の１とでき、プリチャージ期間やイコライズ期間に比
べてデータ転送期間を比較的長くとれるためデータ転送
が容易になる。
【００４７】第１１の発明における制御回路は、例え
ば、第１のクロックによって、データ転送を行うか否か
を決定し、データ転送をしない期間でかつ第１のクロッ
クと第２のクロックが同じ時にプリチャージを行い、デ
ータ転送をしない期間でかつょた１のクロックと第２の
クロックとが異なる時にイコライズを行うことで、簡単
に、第１のクロックの４分の１周期のプリチャージ期間
と第１のクロックの４分の１周期のイコライズ期間、デ
ータ転送期間を第１のクロックの２分の１とでき、プリ
チャージ期間やイコライズ期間に比べてデータ転送期間
を比較的長くとれるためデータ転送が容易になる。
ば、第１のクロックによって、データ転送を行うか否か
を決定し、データ転送をしない期間でかつ第１のクロッ
クと第２のクロックが同じ時にプリチャージを行い、デ
ータ転送をしない期間でかつょた１のクロックと第２の
クロックとが異なる時にイコライズを行うことで、簡単
に、第１のクロックの４分の１周期のプリチャージ期間
と第１のクロックの４分の１周期のイコライズ期間、デ
ータ転送期間を第１のクロックの２分の１とでき、プリ
チャージ期間やイコライズ期間に比べてデータ転送期間
を比較的長くとれるためデータ転送が容易になる。
【００４８】
【実施例】まず、この発明の第１ないし第４実施例が適
用されるバスシステムの概要について図１を用いて説明
する。図１は、この発明のバスシステムの概要を説明す
るためのブロック図である。図１において、１はそれぞ
れ寄生容量１ｃを有するｎ本のデータ線でｎビットの情
報を伝達するバス、２１，２２はロジック回路またはメ
モリ回路等の回路ブロック、２３は回路ブロック２１の
出力に応じてバス１を駆動するためのバス駆動回路、２
４はバス駆動回路２３と回路ブロック２１とを接続する
ための内部信号線、２５はバス１から回路ブロック２２
へ情報を取り込むためのレシーバ回路、２６はレシーバ
回路２５と回路ブロック２２とを接続するための内部信
号線、２７は回路ブロック２１，２２とバス駆動回路２
３とレシーバ回路２５とを制御するための制御回路であ
る。
用されるバスシステムの概要について図１を用いて説明
する。図１は、この発明のバスシステムの概要を説明す
るためのブロック図である。図１において、１はそれぞ
れ寄生容量１ｃを有するｎ本のデータ線でｎビットの情
報を伝達するバス、２１，２２はロジック回路またはメ
モリ回路等の回路ブロック、２３は回路ブロック２１の
出力に応じてバス１を駆動するためのバス駆動回路、２
４はバス駆動回路２３と回路ブロック２１とを接続する
ための内部信号線、２５はバス１から回路ブロック２２
へ情報を取り込むためのレシーバ回路、２６はレシーバ
回路２５と回路ブロック２２とを接続するための内部信
号線、２７は回路ブロック２１，２２とバス駆動回路２
３とレシーバ回路２５とを制御するための制御回路であ
る。
【００４９】バス駆動回路２３は、バス１の奇数番目の
データ線に接続された少なくとも一つのデータ線駆動回
路２３ｐと偶数番目のデータ線に接続された少なくとも
一つのデータ線駆動回路２３ｎとで構成される。データ
線駆動回路２３ｐは、電源電位VDDを供給するための電
源ラインに接続された第１の端子と奇数番目のデータ線
３０等に接続された第２の端子と内部信号線２４に接続
された制御端子とを有しており、制御端子の電位に応じ
て第１の端子と第２の端子との間の導通／非導通を制御
する。データ線駆動回路２３ｎは、接地電位GNDを供給
するための接地ラインに接続された第１の端子と偶数番
目のデータ線３１等に接続された第２の端子と内部信号
線２４に接続された制御端子とを有しており、制御端子
の電位に応じて第１の端子と第２の端子との間の導通／
非導通を制御する。なお、データ線駆動回路２３ｐ，２
３ｎの制御端子と第１及び第２の端子との間は絶縁され
ているか、またはそれらの間にはデータ線の電位低下を
起こさない程度に十分大きな抵抗値を有するものとす
る。また、回路ブロック２１，２２は、集積回路の構成
要素であってもよい。
データ線に接続された少なくとも一つのデータ線駆動回
路２３ｐと偶数番目のデータ線に接続された少なくとも
一つのデータ線駆動回路２３ｎとで構成される。データ
線駆動回路２３ｐは、電源電位VDDを供給するための電
源ラインに接続された第１の端子と奇数番目のデータ線
３０等に接続された第２の端子と内部信号線２４に接続
された制御端子とを有しており、制御端子の電位に応じ
て第１の端子と第２の端子との間の導通／非導通を制御
する。データ線駆動回路２３ｎは、接地電位GNDを供給
するための接地ラインに接続された第１の端子と偶数番
目のデータ線３１等に接続された第２の端子と内部信号
線２４に接続された制御端子とを有しており、制御端子
の電位に応じて第１の端子と第２の端子との間の導通／
非導通を制御する。なお、データ線駆動回路２３ｐ，２
３ｎの制御端子と第１及び第２の端子との間は絶縁され
ているか、またはそれらの間にはデータ線の電位低下を
起こさない程度に十分大きな抵抗値を有するものとす
る。また、回路ブロック２１，２２は、集積回路の構成
要素であってもよい。
【００５０】レシーバ回路２５は、バス１の奇数番目の
データ線３０等に接続された少なくとも一つのデータレ
シーバ２５ｐと偶数番目のデータ線３１等に接続された
少なくとも一つのデータレシーバ２５ｎとで構成され
る。データレシーバ２５ｐは、電源電位VDDを供給する
ための電源ラインに接続された第１の端子と内部信号線
２６に接続された第２の端子とバス１の奇数番目のデー
タ線に接続された制御端子とを有しており、制御端子の
電位に応じて第１の端子と第２の端子との間の導通／非
導通を制御する。データレシーバ２５ｎは、接地電位GN
Dを供給するための接地ラインに接続された第１の端子
と内部信号線２６に接続された第２の端子とバス１の偶
数番目のデータ線に接続された制御端子とを有してお
り、制御端子の電位に応じて第１の端子と第２の端子と
の間の導通／非導通を制御する。なお、データレシーバ
２５ｐ，２５ｎの制御端子と第１及び第２の端子との間
は絶縁されているか、またはそれらの間にはデータ線の
電位低下をによる誤動作が起きない程度に十分大きな抵
抗値を有するものとする。
データ線３０等に接続された少なくとも一つのデータレ
シーバ２５ｐと偶数番目のデータ線３１等に接続された
少なくとも一つのデータレシーバ２５ｎとで構成され
る。データレシーバ２５ｐは、電源電位VDDを供給する
ための電源ラインに接続された第１の端子と内部信号線
２６に接続された第２の端子とバス１の奇数番目のデー
タ線に接続された制御端子とを有しており、制御端子の
電位に応じて第１の端子と第２の端子との間の導通／非
導通を制御する。データレシーバ２５ｎは、接地電位GN
Dを供給するための接地ラインに接続された第１の端子
と内部信号線２６に接続された第２の端子とバス１の偶
数番目のデータ線に接続された制御端子とを有してお
り、制御端子の電位に応じて第１の端子と第２の端子と
の間の導通／非導通を制御する。なお、データレシーバ
２５ｐ，２５ｎの制御端子と第１及び第２の端子との間
は絶縁されているか、またはそれらの間にはデータ線の
電位低下をによる誤動作が起きない程度に十分大きな抵
抗値を有するものとする。
【００５１】バス１の各データ線には寄生容量１ｃがあ
り、この寄生容量１ｃを介して接地ラインに接続されて
おり、バス駆動回路２３によって電源ラインあるいは接
地ラインに接続されなければ各データ線はフローティン
グの状態である。そして、所定の期間内にバス駆動回路
内のデータ線駆動回路２３ｐ，２３ｎが第１の端子と第
２の端子との間を導通したか否かによって、回路ブロッ
ク２１からの情報がバス１に接続されているレシーバ回
路に伝わる。
り、この寄生容量１ｃを介して接地ラインに接続されて
おり、バス駆動回路２３によって電源ラインあるいは接
地ラインに接続されなければ各データ線はフローティン
グの状態である。そして、所定の期間内にバス駆動回路
内のデータ線駆動回路２３ｐ，２３ｎが第１の端子と第
２の端子との間を導通したか否かによって、回路ブロッ
ク２１からの情報がバス１に接続されているレシーバ回
路に伝わる。
【００５２】また、バス１の１番目と２番目のデータ
線、３番面と４番目のデータ線、…、ｎ−１番目とｎ番
目のデータ線の間には、制御回路２７からの制御信号に
よってオンオフが制御されるスイッチＳ１が設けられて
いる。スイッチＳ１は、回路ブロック２２の情報がバス
１に出力される前に、バス１の各データ線を接地電位GN
Dと電源電位VDDの間の所定の電位にするためのものであ
る。
線、３番面と４番目のデータ線、…、ｎ−１番目とｎ番
目のデータ線の間には、制御回路２７からの制御信号に
よってオンオフが制御されるスイッチＳ１が設けられて
いる。スイッチＳ１は、回路ブロック２２の情報がバス
１に出力される前に、バス１の各データ線を接地電位GN
Dと電源電位VDDの間の所定の電位にするためのものであ
る。
【００５３】図２は図１に示したバスシステムの動作の
概要を示すタイミングチャートである。時刻ｔ１におい
てバス１のデータ線を充放電するための命令を伝える制
御信号Ｓｐｃが制御回路２７から出力されると、奇数番
目のデータ線がバス駆動回路２３のデータ線駆動回路２
３ｐで充電されて電源電位VDDになるとともに、偶数番
目のデータ線がバス駆動回路２３のデータ線駆動回路２
３ｎで放電されて接地電位GNDになる。その後、時刻ｔ
３においてバス１のデータ線の電位を均等にするための
信号Ｓｅｑが制御回路２７から出力されると、バス１の
各データ線をフローティングにしてからスイッチＳ１が
閉じられ、バス１のデータ線が全て所定の電位になる。
時刻ｔ４において、制御回路２７から制御信号Ｓｅｖが
出力されると、回路ブロック２１からの出力信号によっ
て、データ線駆動回路２３ｐ及びデータ線駆動回路２３
ｎの導通／非導通が決定し、導通するか非導通かによっ
てバス１のデータ線の中の奇数番目のものは所定の電位
か電源電位VDD、偶数番目のものは接地電位GNDか所定の
電位になる。
概要を示すタイミングチャートである。時刻ｔ１におい
てバス１のデータ線を充放電するための命令を伝える制
御信号Ｓｐｃが制御回路２７から出力されると、奇数番
目のデータ線がバス駆動回路２３のデータ線駆動回路２
３ｐで充電されて電源電位VDDになるとともに、偶数番
目のデータ線がバス駆動回路２３のデータ線駆動回路２
３ｎで放電されて接地電位GNDになる。その後、時刻ｔ
３においてバス１のデータ線の電位を均等にするための
信号Ｓｅｑが制御回路２７から出力されると、バス１の
各データ線をフローティングにしてからスイッチＳ１が
閉じられ、バス１のデータ線が全て所定の電位になる。
時刻ｔ４において、制御回路２７から制御信号Ｓｅｖが
出力されると、回路ブロック２１からの出力信号によっ
て、データ線駆動回路２３ｐ及びデータ線駆動回路２３
ｎの導通／非導通が決定し、導通するか非導通かによっ
てバス１のデータ線の中の奇数番目のものは所定の電位
か電源電位VDD、偶数番目のものは接地電位GNDか所定の
電位になる。
【００５４】そして、レシーバ回路２５の側では、時刻
ｔ２において制御回路２７から制御信号Ｓｒｐｃが出力
されると、内部信号線２６の中のデータ線のうちバス１
の奇数番目のデータ線に接続されたものは、スイッチＳ
２を閉じることによってその寄生容量から接地電位GND
に放電される。また、内部信号線２６の中のデータ線の
うちバス１の偶数番目のデータ線に接続されたものは、
スイッチＳ３を閉じることによってその寄生容量が電源
電位VDDに充電される。
ｔ２において制御回路２７から制御信号Ｓｒｐｃが出力
されると、内部信号線２６の中のデータ線のうちバス１
の奇数番目のデータ線に接続されたものは、スイッチＳ
２を閉じることによってその寄生容量から接地電位GND
に放電される。また、内部信号線２６の中のデータ線の
うちバス１の偶数番目のデータ線に接続されたものは、
スイッチＳ３を閉じることによってその寄生容量が電源
電位VDDに充電される。
【００５５】その後、制御回路２７から制御信号Ｓｒｖ
が出力されると、レシーバ回路２５はスイッチＳ２を開
いた状態にし、バス１の奇数番目のデータ線が所定の電
位であれば、バス１の奇数番目のデータ線と接続されて
いるデータレシーバ２５ｐは、第１の端子と第２の端子
との間を導通させ、データレシーバ２５ｐの第２の端子
に接続されている内部信号線２６を電源電位VDDに充電
する。この時、レシーバ回路２５はスイッチＳ２を開い
た状態にし、バス１の奇数番目のデータ線が電源電位VD
Dであれば、データレシーバ２５ｐの第１の端子と第２
の端子間を導通させず、内部信号線２６に接地電位GND
を保持させる。
が出力されると、レシーバ回路２５はスイッチＳ２を開
いた状態にし、バス１の奇数番目のデータ線が所定の電
位であれば、バス１の奇数番目のデータ線と接続されて
いるデータレシーバ２５ｐは、第１の端子と第２の端子
との間を導通させ、データレシーバ２５ｐの第２の端子
に接続されている内部信号線２６を電源電位VDDに充電
する。この時、レシーバ回路２５はスイッチＳ２を開い
た状態にし、バス１の奇数番目のデータ線が電源電位VD
Dであれば、データレシーバ２５ｐの第１の端子と第２
の端子間を導通させず、内部信号線２６に接地電位GND
を保持させる。
【００５６】またこの時、バス１の偶数番目のデータ線
が所定の電位であれば、スイッチＳ３を開いた状態で、
バス１の偶数番目のデータ線に接続されているデータレ
シーバ２５ｎは第１の端子と第２の端子との間を導通さ
せ、データレシーバ２５ｎは第２の端子に接続されてい
る内部信号線２６を接地電位GNDに放電する。バス１の
偶数番目のデータ線が接地電位GNDであれば、データレ
シーバ２５ｐは第１の端子と第２の端子との間を導通さ
せず、データレシーバ２５ｎは内部信号線２６に電源電
位VDDを保持させる。
が所定の電位であれば、スイッチＳ３を開いた状態で、
バス１の偶数番目のデータ線に接続されているデータレ
シーバ２５ｎは第１の端子と第２の端子との間を導通さ
せ、データレシーバ２５ｎは第２の端子に接続されてい
る内部信号線２６を接地電位GNDに放電する。バス１の
偶数番目のデータ線が接地電位GNDであれば、データレ
シーバ２５ｐは第１の端子と第２の端子との間を導通さ
せず、データレシーバ２５ｎは内部信号線２６に電源電
位VDDを保持させる。
【００５７】従って、バス１の奇数番目のデータ線を伝
わる信号は、所定の電位と電源電位VDDとの間で振幅す
る。また、バス１の偶数番目のデータ線を伝わる信号
は、所定の電位と接地電位GNDの間で振幅する。バス１
を伝わる信号の論理振幅が抑えられるため、消費電力が
低く抑えられる。また、初期化する必要がなく、スタン
バイ時間を非常に短くできる。また、１ビットの情報を
伝達するために必要とするバス１のデータ線は１本であ
るから、バス１のデータ線の数は増加しない。
わる信号は、所定の電位と電源電位VDDとの間で振幅す
る。また、バス１の偶数番目のデータ線を伝わる信号
は、所定の電位と接地電位GNDの間で振幅する。バス１
を伝わる信号の論理振幅が抑えられるため、消費電力が
低く抑えられる。また、初期化する必要がなく、スタン
バイ時間を非常に短くできる。また、１ビットの情報を
伝達するために必要とするバス１のデータ線は１本であ
るから、バス１のデータ線の数は増加しない。
【００５８】なお、図１には情報を送信する回路ブロッ
ク２１と情報を受け取る回路ブロック２２とからなる一
組の送信部と受信部しか記載されていないが、一つのバ
スに接続された送信部が複数組あり、受信部が複数組み
あってもよい。また、一つの回路ブロックに、バス駆動
回路とレシーバ回路とを備えてもよい。また、一つの回
路ブロックが複数のバス駆動回路を備えていてもよい。
また、回路ブロックの一つのバス駆動回路がバスの全て
のデータ線を駆動する必要はなく、必要なもののみ駆動
する構成であってもよい。また、回路ブロックの一つの
レシーバ回路がバスの全てのデータ線から情報を受け取
らなくてもよく、バス１の中の必要なデータ線から情報
を受け取るように、必要なデータ線のみに接続されてい
てもよい。また、データ線駆動回路２３ｐ，２３ｎが駆
動するデータ線は奇数番目、偶数番目に限らない。
ク２１と情報を受け取る回路ブロック２２とからなる一
組の送信部と受信部しか記載されていないが、一つのバ
スに接続された送信部が複数組あり、受信部が複数組み
あってもよい。また、一つの回路ブロックに、バス駆動
回路とレシーバ回路とを備えてもよい。また、一つの回
路ブロックが複数のバス駆動回路を備えていてもよい。
また、回路ブロックの一つのバス駆動回路がバスの全て
のデータ線を駆動する必要はなく、必要なもののみ駆動
する構成であってもよい。また、回路ブロックの一つの
レシーバ回路がバスの全てのデータ線から情報を受け取
らなくてもよく、バス１の中の必要なデータ線から情報
を受け取るように、必要なデータ線のみに接続されてい
てもよい。また、データ線駆動回路２３ｐ，２３ｎが駆
動するデータ線は奇数番目、偶数番目に限らない。
【００５９】実施例１．この発明の第１実施例によるバ
スシステムについて、図３ないし図６を用いて説明す
る。図３はこの発明の第１実施例によるバス駆動回路の
構成を示す回路図である。図３において、３０，３１は
バスのデータ線、PM5は内部信号線２４に接続され入力
信号Pinを受けるゲートと電源電位VDDを供給するための
電源ラインに接続されたソースとバスのデータ線３０に
接続されたドレインとを有するＰチャネルＭＯＳトラン
ジスタ、NM5は内部信号線２４に接続され入力信号Ninを
受けるゲートと接地電位GNDを供給するための電源ライ
ンに接続されたソースとバスのデータ線３１に接続され
たドレインとを有するＮチャネルＭＯＳトランジスタ、
PM6はイコライズ信号EQPを受けるゲートとバスのデータ
線３０に接続された一方電極とバスのデータ線３１に接
続された他方電極とを有するＰチャネルＭＯＳトランジ
スタ、NM6はイコライズ信号EQNを受けるゲートとバスの
データ線３０に接続された一方電極とバスのデータ線３
１に接続された他方電極とを有するＮチャネルＭＯＳト
ランジスタ、Ｃｐ、Ｃｎは各データ線３０，３１の寄生
容量である。ＰチャネルＭＯＳトランジスタPM6とＮチ
ャネルＭＯＳトランジスタNM6に与えられるイコライズ
信号EQP,EQNは互いに相補的な関係にあり、２つのトラ
ンジスタは同じ動作を行う。
スシステムについて、図３ないし図６を用いて説明す
る。図３はこの発明の第１実施例によるバス駆動回路の
構成を示す回路図である。図３において、３０，３１は
バスのデータ線、PM5は内部信号線２４に接続され入力
信号Pinを受けるゲートと電源電位VDDを供給するための
電源ラインに接続されたソースとバスのデータ線３０に
接続されたドレインとを有するＰチャネルＭＯＳトラン
ジスタ、NM5は内部信号線２４に接続され入力信号Ninを
受けるゲートと接地電位GNDを供給するための電源ライ
ンに接続されたソースとバスのデータ線３１に接続され
たドレインとを有するＮチャネルＭＯＳトランジスタ、
PM6はイコライズ信号EQPを受けるゲートとバスのデータ
線３０に接続された一方電極とバスのデータ線３１に接
続された他方電極とを有するＰチャネルＭＯＳトランジ
スタ、NM6はイコライズ信号EQNを受けるゲートとバスの
データ線３０に接続された一方電極とバスのデータ線３
１に接続された他方電極とを有するＮチャネルＭＯＳト
ランジスタ、Ｃｐ、Ｃｎは各データ線３０，３１の寄生
容量である。ＰチャネルＭＯＳトランジスタPM6とＮチ
ャネルＭＯＳトランジスタNM6に与えられるイコライズ
信号EQP,EQNは互いに相補的な関係にあり、２つのトラ
ンジスタは同じ動作を行う。
【００６０】図４を用いて図３に示したバス駆動回路の
動作説明を行う。図４はバス駆動回路の動作を示すタイ
ミングチャートであり、タイミングチャートの縦軸は電
位、横軸は時間を表す。また、バス駆動回路の動作説明
において、入力およびイコライズ信号のハイレベルは電
源電位VDDに、ロウレベルは接地電位GNDに相当する。バ
ス駆動回路動作の１サイクルは、プリチャージ期間Ｐ
ｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖの３つの
期間よりなる。
動作説明を行う。図４はバス駆動回路の動作を示すタイ
ミングチャートであり、タイミングチャートの縦軸は電
位、横軸は時間を表す。また、バス駆動回路の動作説明
において、入力およびイコライズ信号のハイレベルは電
源電位VDDに、ロウレベルは接地電位GNDに相当する。バ
ス駆動回路動作の１サイクルは、プリチャージ期間Ｐ
ｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖの３つの
期間よりなる。
【００６１】プリチャージ期間Ｐｃでは、入力信号Pin
がロウレベルに、入力信号Ninがハイレベルになる。こ
の時、ＰチャネルＭＯＳトランジスタPM5及びＮチャネ
ルＭＯＳトランジスタNM5が導通する。そのため、バス
のデータ線３０は充電されて出力信号Poutはハイレベル
になり、データ線３１は放電されて出力信号Noutはロウ
レベルになる。この期間では、イコライズ用のトランジ
スタPM6およびNM6が導通しないように、イコライズ信号
EQPがハイレベルに、イコライズ信号EQNがロウレベルに
されている。
がロウレベルに、入力信号Ninがハイレベルになる。こ
の時、ＰチャネルＭＯＳトランジスタPM5及びＮチャネ
ルＭＯＳトランジスタNM5が導通する。そのため、バス
のデータ線３０は充電されて出力信号Poutはハイレベル
になり、データ線３１は放電されて出力信号Noutはロウ
レベルになる。この期間では、イコライズ用のトランジ
スタPM6およびNM6が導通しないように、イコライズ信号
EQPがハイレベルに、イコライズ信号EQNがロウレベルに
されている。
【００６２】次のイコライズ期間Ｅｑでは、イコライズ
信号EQPがロウレベル、イコライズ信号EQNがハイレベル
となり、トランジスタPM6およびNM6が導通する。また、
入力信号Pinがハイレベルに、入力信号Ninがロウレベル
にされ、トランジスタPM5，NM5は共に非導通となる。こ
の時、電源からデータ線３０，３１への電荷供給がな
く、また接地への電荷流出がないことから、データ線の
電位Voutは、寄生容量Ｃｐ，Ｃｎにより数１で表せる。
信号EQPがロウレベル、イコライズ信号EQNがハイレベル
となり、トランジスタPM6およびNM6が導通する。また、
入力信号Pinがハイレベルに、入力信号Ninがロウレベル
にされ、トランジスタPM5，NM5は共に非導通となる。こ
の時、電源からデータ線３０，３１への電荷供給がな
く、また接地への電荷流出がないことから、データ線の
電位Voutは、寄生容量Ｃｐ，Ｃｎにより数１で表せる。
【００６３】
【数１】
【００６４】寄生容量の値が等しいとき、数１からデー
タ線３０，３１の電位はVDD／２となることがわかる。
データ線３０，３１の寄生容量Ｃｐ，Ｃｎはデータ線３
０，３１の配線容量とデータ線３０，３１につながるＭ
ＯＳトランジスタの容量の和である。バスのデータ線接
続されるＭＯＳトランジスタには少なくともバス駆動回
路側のトランジスタとレシーバ回路側のトランジスタと
がある。配線長を等しくすることとデータ線につながる
トランジスタサイズを調整することで隣接するデータ線
３０，３１の寄生容量Ｃｐ，Ｃｎの値を互いにほぼ等し
くすることが可能である。
タ線３０，３１の電位はVDD／２となることがわかる。
データ線３０，３１の寄生容量Ｃｐ，Ｃｎはデータ線３
０，３１の配線容量とデータ線３０，３１につながるＭ
ＯＳトランジスタの容量の和である。バスのデータ線接
続されるＭＯＳトランジスタには少なくともバス駆動回
路側のトランジスタとレシーバ回路側のトランジスタと
がある。配線長を等しくすることとデータ線につながる
トランジスタサイズを調整することで隣接するデータ線
３０，３１の寄生容量Ｃｐ，Ｃｎの値を互いにほぼ等し
くすることが可能である。
【００６５】最後のデータ転送期間Ｅｖでは、入力信号
Pin，Ninにそれぞれ転送したいデータが与えられる。入
力信号Pinがハイレベルのとき、トランジスタPM5が非導
通状態を維持してデータ線３０の寄生容量Ｃｐがイコラ
イズ期間Ｅｑの時の電荷を保持するため、出力信号Pout
はVDD／２になる。入力信号Pinがロウレベルのときは、
トランジスタPM5が導通してデータ線３０の寄生容量Ｃ
ｐへ電源ラインから電源電位VDDが供給されるためデー
タ線３０の電位が上昇し、出力信号PoutはVDDとなる。
Pin，Ninにそれぞれ転送したいデータが与えられる。入
力信号Pinがハイレベルのとき、トランジスタPM5が非導
通状態を維持してデータ線３０の寄生容量Ｃｐがイコラ
イズ期間Ｅｑの時の電荷を保持するため、出力信号Pout
はVDD／２になる。入力信号Pinがロウレベルのときは、
トランジスタPM5が導通してデータ線３０の寄生容量Ｃ
ｐへ電源ラインから電源電位VDDが供給されるためデー
タ線３０の電位が上昇し、出力信号PoutはVDDとなる。
【００６６】同様に、入力信号Ninがロウレベルのとき
は、トランジスタNM5が非導通状態を維持してデータ線
３１の寄生容量Ｃｎがイコライズ期間Ｅｑの電荷を保持
するため、出力信号Noutの電位はVDD／２となる。入力
信号Ninがハイレベルのときは、トランジスタNM5が導通
してデータ線３１の寄生容量Ｃｎから接地ラインへ放電
されるため、出力信号PoutはGNDとなる。データを受け
取るレシーバ回路側ではこの期間にデータ線３０，３１
の電位を検知することで、データ転送が可能となる。
は、トランジスタNM5が非導通状態を維持してデータ線
３１の寄生容量Ｃｎがイコライズ期間Ｅｑの電荷を保持
するため、出力信号Noutの電位はVDD／２となる。入力
信号Ninがハイレベルのときは、トランジスタNM5が導通
してデータ線３１の寄生容量Ｃｎから接地ラインへ放電
されるため、出力信号PoutはGNDとなる。データを受け
取るレシーバ回路側ではこの期間にデータ線３０，３１
の電位を検知することで、データ転送が可能となる。
【００６７】このように、出力信号Poutに関してロウ側
の論理レベルはVDD／２、ハイ側はVDDとなり、出力信号
Noutに関してはロウ側の論理レベルはGND、ハイレベル
はVDD／２となる。従って、バスの各データ線の論理振
幅はVDD／２となり、電源電位VDDと接地電位GNDとの間
で振幅する場合に比べて半分となり、消費電流も約半減
できる。各データ線は相補信号にする必要がないため、
図１７に示した方式による場合のようにデータ線の本数
を２倍に増加する必要はない。また、各データ線はプリ
チャージ期間ＰｃにVDDもしくはGNDレベルに電位が固定
されるので、図１７に示した従来のバスシステムのよう
に電位不定の期間がなく、初期化のための余分な時間が
不要である。さらに、バス幅の増加に対して駆動回路を
直列に積み上げる構成を取らないのでバックゲート効果
の影響もなく、出力線は高速に駆動される。さらに、図
１７に示した従来のバス駆動回路では一つのバス駆動回
路あたり５個のトランジスタが必要であるが、図３に示
したバス駆動回路は４個のトランジスタで構成できるた
め、素子数も削減できる。以上のように、第１実施例に
よるバス駆動回路は、図１６に示したような（VDD−GN
D）の論理振幅を有するバス駆動回路に比べて消費電流
の点で優位であり、図１７に示したようなバス駆動回路
に比べて面積、スピード、構成素子数の点で優位であ
る。
の論理レベルはVDD／２、ハイ側はVDDとなり、出力信号
Noutに関してはロウ側の論理レベルはGND、ハイレベル
はVDD／２となる。従って、バスの各データ線の論理振
幅はVDD／２となり、電源電位VDDと接地電位GNDとの間
で振幅する場合に比べて半分となり、消費電流も約半減
できる。各データ線は相補信号にする必要がないため、
図１７に示した方式による場合のようにデータ線の本数
を２倍に増加する必要はない。また、各データ線はプリ
チャージ期間ＰｃにVDDもしくはGNDレベルに電位が固定
されるので、図１７に示した従来のバスシステムのよう
に電位不定の期間がなく、初期化のための余分な時間が
不要である。さらに、バス幅の増加に対して駆動回路を
直列に積み上げる構成を取らないのでバックゲート効果
の影響もなく、出力線は高速に駆動される。さらに、図
１７に示した従来のバス駆動回路では一つのバス駆動回
路あたり５個のトランジスタが必要であるが、図３に示
したバス駆動回路は４個のトランジスタで構成できるた
め、素子数も削減できる。以上のように、第１実施例に
よるバス駆動回路は、図１６に示したような（VDD−GN
D）の論理振幅を有するバス駆動回路に比べて消費電流
の点で優位であり、図１７に示したようなバス駆動回路
に比べて面積、スピード、構成素子数の点で優位であ
る。
【００６８】次に、第１実施例によるバスシステムのレ
シーバ回路について説明する。図５は第１実施例による
レシーバ回路の構成を示す回路図である。図５におい
て、RVPは、ＰチャネルＭＯＳトランジスタにより駆動
されるデータ線３０から情報を受け取るためのデータレ
シーバであり、RVNは同じくＮチャネルＭＯＳトランジ
スタにより駆動されるデータ線３１から情報を受け取る
ためのデータレシーバである。Pbus，Nbusはデータ線３
０、３１から与えられる信号、つまりデータレシーバRV
P,RVNの入力信号である。信号Pbusは、図１のデータ線
駆動回路２３ｐの出力信号Poutに対応し、信号Nbusは同
じくデータ線駆動回路２３ｎの出力信号Noutに対応す
る。データレシーバRVPは、電源ラインと接地ラインと
の間に接続されたＰチャネルＭＯＳトランジスタPM7，P
M8とＮチャネルＭＯＳトランジスタNM7を直列接続する
ことにより構成される。ＰチャネルＭＯＳトランジスタ
PM7のゲートはデータ線３０に接続され、そのソースは
電源ラインに接続されている。ＰチャネルＭＯＳトラン
ジスタPM8のソースはＰチャネルＭＯＳトランジスタPM7
のドレインに接続され、そのドレインは内部信号線２６
に接続され、そのゲートはプリチャージ信号PPRを受け
る。ＮチャネルＭＯＳトランジスタNM7のソースは接地
ラインに接続され、そのドレインは内部信号線２６に接
続され、そのゲートはプリチャージ信号PPRを受ける。
データレシーバRVNは、電源ラインと接地ラインとの間
に直列に接続されたＰチャネルＭＯＳトランジスタPM9
とＮチャネルＭＯＳトランジスタNM8，NM9により構成さ
れる。ＰチャネルＭＯＳトランジスタPM9のソースは、
電源ラインに接続され、そのドレインは内部信号線２６
に接続され、そのゲートはプリチャージ信号NPRを受け
る。ＮチャネルＭＯＳトランジスタNM8のドレインは内
部信号線２６に接続され、そのゲートはプリチャージ信
号NPRを受ける。ＮチャネルＭＯＳトランジスタNM9のソ
ースは接地ラインに接続され、そのドレインはＮチャネ
ルＭＯＳトランジスタNM8のソースに接続され、そのゲ
ートは入力信号Nbusを受ける。データレシーバRVPは内
部信号線２６に出力信号Proを出力し、データレシーバR
VNは内部信号線２６に出力信号Nroを出力する。
シーバ回路について説明する。図５は第１実施例による
レシーバ回路の構成を示す回路図である。図５におい
て、RVPは、ＰチャネルＭＯＳトランジスタにより駆動
されるデータ線３０から情報を受け取るためのデータレ
シーバであり、RVNは同じくＮチャネルＭＯＳトランジ
スタにより駆動されるデータ線３１から情報を受け取る
ためのデータレシーバである。Pbus，Nbusはデータ線３
０、３１から与えられる信号、つまりデータレシーバRV
P,RVNの入力信号である。信号Pbusは、図１のデータ線
駆動回路２３ｐの出力信号Poutに対応し、信号Nbusは同
じくデータ線駆動回路２３ｎの出力信号Noutに対応す
る。データレシーバRVPは、電源ラインと接地ラインと
の間に接続されたＰチャネルＭＯＳトランジスタPM7，P
M8とＮチャネルＭＯＳトランジスタNM7を直列接続する
ことにより構成される。ＰチャネルＭＯＳトランジスタ
PM7のゲートはデータ線３０に接続され、そのソースは
電源ラインに接続されている。ＰチャネルＭＯＳトラン
ジスタPM8のソースはＰチャネルＭＯＳトランジスタPM7
のドレインに接続され、そのドレインは内部信号線２６
に接続され、そのゲートはプリチャージ信号PPRを受け
る。ＮチャネルＭＯＳトランジスタNM7のソースは接地
ラインに接続され、そのドレインは内部信号線２６に接
続され、そのゲートはプリチャージ信号PPRを受ける。
データレシーバRVNは、電源ラインと接地ラインとの間
に直列に接続されたＰチャネルＭＯＳトランジスタPM9
とＮチャネルＭＯＳトランジスタNM8，NM9により構成さ
れる。ＰチャネルＭＯＳトランジスタPM9のソースは、
電源ラインに接続され、そのドレインは内部信号線２６
に接続され、そのゲートはプリチャージ信号NPRを受け
る。ＮチャネルＭＯＳトランジスタNM8のドレインは内
部信号線２６に接続され、そのゲートはプリチャージ信
号NPRを受ける。ＮチャネルＭＯＳトランジスタNM9のソ
ースは接地ラインに接続され、そのドレインはＮチャネ
ルＭＯＳトランジスタNM8のソースに接続され、そのゲ
ートは入力信号Nbusを受ける。データレシーバRVPは内
部信号線２６に出力信号Proを出力し、データレシーバR
VNは内部信号線２６に出力信号Nroを出力する。
【００６９】次に、図５に示したレシーバ回路の動作に
ついて図６に示すタイミングチャートを用いて説明す
る。バス駆動回路の動作との相関を明確にするため、図
６には、駆動回路のプリチャージ期間Ｐｃ、イコライズ
期間Ｅｑ及びデータ転送期間Ｅｖを示している。
ついて図６に示すタイミングチャートを用いて説明す
る。バス駆動回路の動作との相関を明確にするため、図
６には、駆動回路のプリチャージ期間Ｐｃ、イコライズ
期間Ｅｑ及びデータ転送期間Ｅｖを示している。
【００７０】バス駆動回路のプリチャージ期間Ｐｃおよ
びイコライズ期間Ｅｑ中に、レシーバ回路はプリチャー
ジを行う。この期間中に、プリチャージ信号PPRはハイ
レベルに、またプリチャージ信号NPRはロウレベルとな
る。この時、トランジスタPM8が非導通状態になり、ト
ランジスタNM7が導通するため、内部信号線２６の寄生
容量から電荷が放電され、出力信号Proはロウレベルに
なる。またこの時、トランジスタPM9が導通し、トラン
ジスタNM8は非導通状態となるため、内部信号線２６の
寄生容量に電荷が蓄積され、出力信号Nroがハイレベル
になる。
びイコライズ期間Ｅｑ中に、レシーバ回路はプリチャー
ジを行う。この期間中に、プリチャージ信号PPRはハイ
レベルに、またプリチャージ信号NPRはロウレベルとな
る。この時、トランジスタPM8が非導通状態になり、ト
ランジスタNM7が導通するため、内部信号線２６の寄生
容量から電荷が放電され、出力信号Proはロウレベルに
なる。またこの時、トランジスタPM9が導通し、トラン
ジスタNM8は非導通状態となるため、内部信号線２６の
寄生容量に電荷が蓄積され、出力信号Nroがハイレベル
になる。
【００７１】次のデータ転送期間Ｅｖでは、バス駆動回
路からデータ線に転送すべきデータが出力される。この
とき、プリチャージ信号PPRはロウレベルになってお
り、プリチャージ信号NPRはハイレベルになっている。
既に説明したように、信号Pbusは、ハイレベルとしての
VDD、ロウレベルとしてのVDD／２の２つの論理レベルを
有している。また、信号Nbusの場合には、ハイレベルは
VDD／２、ロウレベルはGNDである。
路からデータ線に転送すべきデータが出力される。この
とき、プリチャージ信号PPRはロウレベルになってお
り、プリチャージ信号NPRはハイレベルになっている。
既に説明したように、信号Pbusは、ハイレベルとしての
VDD、ロウレベルとしてのVDD／２の２つの論理レベルを
有している。また、信号Nbusの場合には、ハイレベルは
VDD／２、ロウレベルはGNDである。
【００７２】信号PbusがVDDであれば、ＰチャネルＭＯ
ＳトランジスタPM7は導通しないため、出力信号ProはGN
Dのままである。逆に出力信号PbusがVDD／２のときに
は、トランジスタPM7が導通するため、出力信号Proはハ
イレベルになる。
ＳトランジスタPM7は導通しないため、出力信号ProはGN
Dのままである。逆に出力信号PbusがVDD／２のときに
は、トランジスタPM7が導通するため、出力信号Proはハ
イレベルになる。
【００７３】信号NbusがGNDであれば、ＮチャネルＭＯ
ＳトランジスタNM9は導通しないため、出力信号NroはVD
Dのままである。信号NbusがVDD／２のときには、Ｎチャ
ネルＭＯＳトランジスタNM9が導通するため、出力信号N
roはロウレベルになる。データレシーバの入力信号Pbu
s,NbusがVDD／２のとき、トランジスタPM7およびNM9が
導通するためには、これらのトランジスタのしきい値電
圧Ｖｔｈの絶対値が次の条件を満たす必要がある。
ＳトランジスタNM9は導通しないため、出力信号NroはVD
Dのままである。信号NbusがVDD／２のときには、Ｎチャ
ネルＭＯＳトランジスタNM9が導通するため、出力信号N
roはロウレベルになる。データレシーバの入力信号Pbu
s,NbusがVDD／２のとき、トランジスタPM7およびNM9が
導通するためには、これらのトランジスタのしきい値電
圧Ｖｔｈの絶対値が次の条件を満たす必要がある。
【００７４】
【数２】
【００７５】ゲート長が０．５μｍの場合、一般に｜Ｖ
ｔｈ｜は０．８Ｖ以下であり、VDDが１．６Ｖより大き
ければ正常に動作する。なお、バス駆動回路のイコライ
ズ期間中には、データレシーバへの入力信号Pbusおよび
NbusはVDD／２となるため、入力トランジスタPM7および
NM9は導通している。しかし、同時にこの期間はレシー
バ回路のプリチャージ期間中でもあり、プリチャージ用
のトランジスタNM7およびPM9も導通している。Ｐチャネ
ルＭＯＳトランジスタPM8およびＮチャネルＭＯＳトラ
ンジスタNM8は、この期間にデータレシーバRVP,RVNのト
ランジスタPM7とトランジスタNM7、トランジスタPM9と
トランジスタNM9が接続しないよう設けたものである。
プリチャージ期間中は、トランジスタPM8およびNM8は非
導通状態であり、トランジスタPM8,NM8はトランジスタP
M7,NM9と内部信号線２６とを分離する。
ｔｈ｜は０．８Ｖ以下であり、VDDが１．６Ｖより大き
ければ正常に動作する。なお、バス駆動回路のイコライ
ズ期間中には、データレシーバへの入力信号Pbusおよび
NbusはVDD／２となるため、入力トランジスタPM7および
NM9は導通している。しかし、同時にこの期間はレシー
バ回路のプリチャージ期間中でもあり、プリチャージ用
のトランジスタNM7およびPM9も導通している。Ｐチャネ
ルＭＯＳトランジスタPM8およびＮチャネルＭＯＳトラ
ンジスタNM8は、この期間にデータレシーバRVP,RVNのト
ランジスタPM7とトランジスタNM7、トランジスタPM9と
トランジスタNM9が接続しないよう設けたものである。
プリチャージ期間中は、トランジスタPM8およびNM8は非
導通状態であり、トランジスタPM8,NM8はトランジスタP
M7,NM9と内部信号線２６とを分離する。
【００７６】このレシーバ回路は相補信号を必要としな
いので構成素子が少なくてすむ。また、データ転送期間
中は、レシーバ回路の出力端（内部信号線２６）が高イ
ンピーダンスになるので、トランジスタPM7,NM9が少し
でも導通すればその電位が速やかに変化するため、高速
動作が可能である。
いので構成素子が少なくてすむ。また、データ転送期間
中は、レシーバ回路の出力端（内部信号線２６）が高イ
ンピーダンスになるので、トランジスタPM7,NM9が少し
でも導通すればその電位が速やかに変化するため、高速
動作が可能である。
【００７７】実施例２．次にこの発明の第２実施例によ
るバスシステムについて図７ないし図１０を用いて説明
する。第１実施例のバスシステムにおいては、内部信号
線２４にデータ線駆動回路を直接接続し、回路ブロック
からバス駆動回路へ与えられる信号Pin,Ninにプリチャ
ージ期間Ｐｃ、イコライズ期間Ｅｑ及びデータ転送期間
Ｅｖに分けてそれぞれ所定の信号を出力するように制限
を設けているが、第２実施例によるバス駆動回路では、
回路ブロックからの出力には制限を設けずに、バス駆動
回路への入力信号をバスの伝送の各段階に合わせて変更
する変換回路をバス駆動回路の前段に設けることによっ
て回路ブロックの出力とバスを伝送する信号との整合を
取っている。
るバスシステムについて図７ないし図１０を用いて説明
する。第１実施例のバスシステムにおいては、内部信号
線２４にデータ線駆動回路を直接接続し、回路ブロック
からバス駆動回路へ与えられる信号Pin,Ninにプリチャ
ージ期間Ｐｃ、イコライズ期間Ｅｑ及びデータ転送期間
Ｅｖに分けてそれぞれ所定の信号を出力するように制限
を設けているが、第２実施例によるバス駆動回路では、
回路ブロックからの出力には制限を設けずに、バス駆動
回路への入力信号をバスの伝送の各段階に合わせて変更
する変換回路をバス駆動回路の前段に設けることによっ
て回路ブロックの出力とバスを伝送する信号との整合を
取っている。
【００７８】図７に示した制御回路はバス駆動回路の制
御のために２種類のクロック信号CLKSとCLKFを用いる。
CLKFの周波数はCLKSの２倍に設定する。また、これらク
ロックの立ち上がりが何れかで一致しているものとす
る。図８に各制御信号のタイミングチャートを示す。図
７において、３５は２種類のクロックCLKS，CLKFに基づ
いてバス駆動回路を制御するための制御信号を発生する
制御回路、４５は制御回路３５の制御信号と回路ブロッ
クからバス駆動回路へ入力される入力信号Pin,Ninとを
受けてバスの伝送方式に合わせて信号変換する変換回路
であり、その他図３と同一符号のものは図３の同一符号
部分に相当する部分である。制御回路３５は、クロック
CLKSを反転するインバータ３６と、クロックCLKFを反転
するインバータ３７と、インバータ３６，３７の出力の
否定論理積を出力するＮＡＮＤゲート３８と、クロック
CLKSとクロックCLKFの否定論理積を出力するＮＡＮＤゲ
ート３９と、ＮＡＮＤゲート３８，３９の出力の否定論
理積を出力するＮＡＮＤゲート４０と、ＮＡＮＤゲート
４０の出力を反転するインバータ４１と、ＮＡＮＤゲー
ト３９の出力を反転するインバータ４２と、インバータ
４２の出力を反転するインバータ４３とを備えて構成さ
れている。ＮＡＮＤゲート３８の出力がプリチャージ信
号PRC、インバータ４１の出力がイネーブル信号BEN、イ
ンバータ４２の出力がイコライズ信号EQN、インバータ
４３の出力がイコライズ信号EQPである。
御のために２種類のクロック信号CLKSとCLKFを用いる。
CLKFの周波数はCLKSの２倍に設定する。また、これらク
ロックの立ち上がりが何れかで一致しているものとす
る。図８に各制御信号のタイミングチャートを示す。図
７において、３５は２種類のクロックCLKS，CLKFに基づ
いてバス駆動回路を制御するための制御信号を発生する
制御回路、４５は制御回路３５の制御信号と回路ブロッ
クからバス駆動回路へ入力される入力信号Pin,Ninとを
受けてバスの伝送方式に合わせて信号変換する変換回路
であり、その他図３と同一符号のものは図３の同一符号
部分に相当する部分である。制御回路３５は、クロック
CLKSを反転するインバータ３６と、クロックCLKFを反転
するインバータ３７と、インバータ３６，３７の出力の
否定論理積を出力するＮＡＮＤゲート３８と、クロック
CLKSとクロックCLKFの否定論理積を出力するＮＡＮＤゲ
ート３９と、ＮＡＮＤゲート３８，３９の出力の否定論
理積を出力するＮＡＮＤゲート４０と、ＮＡＮＤゲート
４０の出力を反転するインバータ４１と、ＮＡＮＤゲー
ト３９の出力を反転するインバータ４２と、インバータ
４２の出力を反転するインバータ４３とを備えて構成さ
れている。ＮＡＮＤゲート３８の出力がプリチャージ信
号PRC、インバータ４１の出力がイネーブル信号BEN、イ
ンバータ４２の出力がイコライズ信号EQN、インバータ
４３の出力がイコライズ信号EQPである。
【００７９】変換回路４５は、入力信号Pinとイネーブ
ル信号BENとの否定論理積を出力するＮＡＮＤゲート４
６と、ＮＡＮＤゲート４６の出力とプリチャージ信号PR
Cとの否定論理積を出力するＮＡＮＤゲート４７と、Ｎ
ＡＮＤゲート４７の出力を反転するインバータ４８と、
入力信号Ninとイネーブル信号BENとの否定論理積を出力
するＮＡＮＤゲート４９と、ＮＡＮＤゲート４９の出力
とプリチャージ信号PRCとの否定論理積を出力するＮＡ
ＮＤゲート５０とで構成されている。
ル信号BENとの否定論理積を出力するＮＡＮＤゲート４
６と、ＮＡＮＤゲート４６の出力とプリチャージ信号PR
Cとの否定論理積を出力するＮＡＮＤゲート４７と、Ｎ
ＡＮＤゲート４７の出力を反転するインバータ４８と、
入力信号Ninとイネーブル信号BENとの否定論理積を出力
するＮＡＮＤゲート４９と、ＮＡＮＤゲート４９の出力
とプリチャージ信号PRCとの否定論理積を出力するＮＡ
ＮＤゲート５０とで構成されている。
【００８０】図８を用いて図７に示した回路の動作につ
いて説明する。クロックCLKS，CLKFがともにロウレベル
のときがプリチャージ期間Ｐｃである。この時、プリチ
ャージ信号PRCがロウレベルになり、変換回路４５は、
入力信号Pin,Ninに関係なくPM5およびNM5を導通させ
る。従って、出力信号Poutは電源電位VDDになり、出力
信号Noutは接地電位GNDになる。
いて説明する。クロックCLKS，CLKFがともにロウレベル
のときがプリチャージ期間Ｐｃである。この時、プリチ
ャージ信号PRCがロウレベルになり、変換回路４５は、
入力信号Pin,Ninに関係なくPM5およびNM5を導通させ
る。従って、出力信号Poutは電源電位VDDになり、出力
信号Noutは接地電位GNDになる。
【００８１】クロックCLKS，CLKFがともにハイレベルの
ときは、イコライズ期間となる。イコライズ信号EQNが
ハイレベル、イコライズ信号EQPがロウレベルになり、
変換回路４５は、ＰチャネルＭＯＳトランジスタPM6お
よびＮチャネルＭＯＳトランジスタNM6を導通させる。
トランジスタPM6,NM6が導通することで、データ線３
０，３１の寄生容量ＣｐとＣｎの値が等しいとすれば、
既に説明したように、両データ線３０，３１の電位は等
しくなり、出力信号Pout，NoutはともにVDD／２とな
る。
ときは、イコライズ期間となる。イコライズ信号EQNが
ハイレベル、イコライズ信号EQPがロウレベルになり、
変換回路４５は、ＰチャネルＭＯＳトランジスタPM6お
よびＮチャネルＭＯＳトランジスタNM6を導通させる。
トランジスタPM6,NM6が導通することで、データ線３
０，３１の寄生容量ＣｐとＣｎの値が等しいとすれば、
既に説明したように、両データ線３０，３１の電位は等
しくなり、出力信号Pout，NoutはともにVDD／２とな
る。
【００８２】次に、クロックCLKSがハイレベルで、かつ
クロックCLKFがロウレベル、もしくはクロックCLKSがロ
ウレベルで、かつクロックCLKFがハイレベルのときに
は、イネーブル信号BENがハイレベルとなり、データ転
送期間Ｅｖとなる。この時、変換回路４５は入力信号Pi
n，Ninを有効にする。ただし、イネーブル信号BENがハ
イレベルになる前に、入力信号Pin，Ninとして有効なデ
ータが設定されるものとする。出力信号Poutは、入力信
号Pinに従ってハイレベル（VDD）もしくはロウレベル
（VDD／２）に変化する。同様に、出力信号Noutも入力
信号Ninに従ってハイレベル（VDD／２）もしくはロウレ
ベル（GND）に変化する。
クロックCLKFがロウレベル、もしくはクロックCLKSがロ
ウレベルで、かつクロックCLKFがハイレベルのときに
は、イネーブル信号BENがハイレベルとなり、データ転
送期間Ｅｖとなる。この時、変換回路４５は入力信号Pi
n，Ninを有効にする。ただし、イネーブル信号BENがハ
イレベルになる前に、入力信号Pin，Ninとして有効なデ
ータが設定されるものとする。出力信号Poutは、入力信
号Pinに従ってハイレベル（VDD）もしくはロウレベル
（VDD／２）に変化する。同様に、出力信号Noutも入力
信号Ninに従ってハイレベル（VDD／２）もしくはロウレ
ベル（GND）に変化する。
【００８３】入力信号Pin,Ninに関わらず制御信号PCR,B
EN,EQN,EQPによってデータ線駆動回路がプリチャージ期
間Ｐｃ及びイコライズ期間Ｅｑに適した動作を行うた
め、回路ブロックは入力信号Pin,Ninをプリチャージ期
間、イコライズ期間及びデータ転送期間に応じたフォー
マットを有する必要が無く、回路ブロックの規制が緩和
され対称が広がるため、バスシステムの汎用性が増す。
EN,EQN,EQPによってデータ線駆動回路がプリチャージ期
間Ｐｃ及びイコライズ期間Ｅｑに適した動作を行うた
め、回路ブロックは入力信号Pin,Ninをプリチャージ期
間、イコライズ期間及びデータ転送期間に応じたフォー
マットを有する必要が無く、回路ブロックの規制が緩和
され対称が広がるため、バスシステムの汎用性が増す。
【００８４】次に、第２実施例のバスシステムにおける
レシーバ回路及びその制御回路について図９及び図１０
を用いて説明する。バス駆動回路と同様に、レシーバ回
路を制御するための制御信号の発生には２種類のクロッ
クCLKS，CLKFを用いる。クロックCLKFの周波数は、クロ
ックCLKSの２倍に設定する。図１０に各制御信号のタイ
ミングチャートを示す。図１０には、駆動回路の動作と
の相関を明確にするため、バス駆動回路のプリチャージ
期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖを
示している。
レシーバ回路及びその制御回路について図９及び図１０
を用いて説明する。バス駆動回路と同様に、レシーバ回
路を制御するための制御信号の発生には２種類のクロッ
クCLKS，CLKFを用いる。クロックCLKFの周波数は、クロ
ックCLKSの２倍に設定する。図１０に各制御信号のタイ
ミングチャートを示す。図１０には、駆動回路の動作と
の相関を明確にするため、バス駆動回路のプリチャージ
期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖを
示している。
【００８５】図９において、５１はレシーバ回路を制御
するためにプリチャージ信号PPR,NPRを発生する制御回
路であり、その他図５と同一符号のものは図５の同一符
号部分に相当する部分である。制御回路５１は、クロッ
クCLKSを反転するインバータ５２と、クロックCLKFを反
転するインバータ５３と、インバータ５２，５３の否定
論理積を出力するＮＡＮＤゲート５４と、クロックCLK
S，CLKFの否定論理積を出力するＮＡＮＤゲート５５
と、ＮＡＮＤゲート５４，５５の出力の否定論理積を出
力するＮＡＮＤゲート５６と、ＮＡＮＤゲート５６の出
力を反転するインバータ５７と、インバータ５７の出力
を反転するインバータ５８とを備えて構成されている。
インバータ５７の出力がプリチャージ信号NPR、インバ
ータ５８の出力がプリチャージ信号PPRである。
するためにプリチャージ信号PPR,NPRを発生する制御回
路であり、その他図５と同一符号のものは図５の同一符
号部分に相当する部分である。制御回路５１は、クロッ
クCLKSを反転するインバータ５２と、クロックCLKFを反
転するインバータ５３と、インバータ５２，５３の否定
論理積を出力するＮＡＮＤゲート５４と、クロックCLK
S，CLKFの否定論理積を出力するＮＡＮＤゲート５５
と、ＮＡＮＤゲート５４，５５の出力の否定論理積を出
力するＮＡＮＤゲート５６と、ＮＡＮＤゲート５６の出
力を反転するインバータ５７と、インバータ５７の出力
を反転するインバータ５８とを備えて構成されている。
インバータ５７の出力がプリチャージ信号NPR、インバ
ータ５８の出力がプリチャージ信号PPRである。
【００８６】制御回路５１は、クロックCLKS，CLKFが同
じになるとき、プリチャージ信号PPRをハイレベルに、
プリチャージ信号NPRをロウレベルにする。制御回路５
１からこのプリチャージ信号PPR,NPRを受けて、データ
レシーバRVP,RVNはプリチャージを行う。一方、クロッ
クCLKS，CLKFの電位レベルが互いに異なるときには、制
御回路５１は、プリチャージ信号PPRをロウレベルに、
プリチャージ信号NPRをハイレベルになる。この期間は
バス駆動回路がデータを出力するデータ転送期間Ｅｖで
あり、レシーバ回路は入力信号PbusおよびNbusに応じて
出力信号ProおよびNroを生成する。
じになるとき、プリチャージ信号PPRをハイレベルに、
プリチャージ信号NPRをロウレベルにする。制御回路５
１からこのプリチャージ信号PPR,NPRを受けて、データ
レシーバRVP,RVNはプリチャージを行う。一方、クロッ
クCLKS，CLKFの電位レベルが互いに異なるときには、制
御回路５１は、プリチャージ信号PPRをロウレベルに、
プリチャージ信号NPRをハイレベルになる。この期間は
バス駆動回路がデータを出力するデータ転送期間Ｅｖで
あり、レシーバ回路は入力信号PbusおよびNbusに応じて
出力信号ProおよびNroを生成する。
【００８７】以上のようにクロックＣＬＫＳとその２倍
の周波数を有するクロックＣＬＫＦとでバス駆動回路及
びレシーバ回路の制御信号を生成するため、容易に、プ
リチャージ期間をクロックＣＬＫＳの１／４周期、イコ
ライズ信号をその１／４周期、そしてデータ転送期間を
その１／２周期にすることができ、データ転送期間を比
較的長くすることによりその信号を受ける回路ブロック
側のタイミングに余裕ができ回路ブロックを設計しやす
くなる。
の周波数を有するクロックＣＬＫＦとでバス駆動回路及
びレシーバ回路の制御信号を生成するため、容易に、プ
リチャージ期間をクロックＣＬＫＳの１／４周期、イコ
ライズ信号をその１／４周期、そしてデータ転送期間を
その１／２周期にすることができ、データ転送期間を比
較的長くすることによりその信号を受ける回路ブロック
側のタイミングに余裕ができ回路ブロックを設計しやす
くなる。
【００８８】なお、図１に示した制御回路２７は、制御
回路３５及び制御回路５１を含んでいる。
回路３５及び制御回路５１を含んでいる。
【００８９】実施例３．第１実施例及び第２実施例のバ
スシステムに用いられたレシーバ回路においては、直接
内部信号線２６と接続されているため、内部信号線２６
から信号を受け取る回路ブロックは、データ転送期間Ｅ
ｖ以外ではバスからのデータを取り込むことができなか
った。例えば、第１及び第２実施例のレシーバ回路で
は、その出力は１サイクルの半分の時間しか利用できな
い。第３実施例によるバスシステムでは、レシーバ回路
の出力にラッチをつけて構成されているので、レシーバ
回路が各サイクルの全期間に渡ってその出力を保持する
ことができ、回路ブロックは各サイクルのいずれのタイ
ミングにおいてもデータを取り込むことができる。
スシステムに用いられたレシーバ回路においては、直接
内部信号線２６と接続されているため、内部信号線２６
から信号を受け取る回路ブロックは、データ転送期間Ｅ
ｖ以外ではバスからのデータを取り込むことができなか
った。例えば、第１及び第２実施例のレシーバ回路で
は、その出力は１サイクルの半分の時間しか利用できな
い。第３実施例によるバスシステムでは、レシーバ回路
の出力にラッチをつけて構成されているので、レシーバ
回路が各サイクルの全期間に渡ってその出力を保持する
ことができ、回路ブロックは各サイクルのいずれのタイ
ミングにおいてもデータを取り込むことができる。
【００９０】第３実施例によるレシーバ回路及びその制
御回路の構成を図１１に示す。図１１において、ＴＧ
１，ＴＧ２はデータレシーバRVP,RVNの出力の伝達を制
御するためのトランスファゲート、６０はレシーバ回路
を制御するためにプリチャージ信号PPR,NPRを発生する
とともにトランスファゲートＴＧ１，ＴＧ２を制御する
ための信号を出力する制御回路、６６はデータレシーバ
RVPとトランスファゲートＴＧ１とをまたはデータレシ
ーバRVNとトランスファゲートＴＧ２とを接続する信号
線、LAT1は内部信号線２６とトランスファゲートＴＧ１
との間に設けられデータレシーバRVPの出力を保持する
ためのラッチ回路、LAT2は内部信号線２６とトランスフ
ァゲートＴＧ２との間に設けられデータレシーバRVNの
出力を保持するためのラッチ回路であり、その他図５と
同一符号の部分は図５の同一符号部分に相当する部分で
ある。
御回路の構成を図１１に示す。図１１において、ＴＧ
１，ＴＧ２はデータレシーバRVP,RVNの出力の伝達を制
御するためのトランスファゲート、６０はレシーバ回路
を制御するためにプリチャージ信号PPR,NPRを発生する
とともにトランスファゲートＴＧ１，ＴＧ２を制御する
ための信号を出力する制御回路、６６はデータレシーバ
RVPとトランスファゲートＴＧ１とをまたはデータレシ
ーバRVNとトランスファゲートＴＧ２とを接続する信号
線、LAT1は内部信号線２６とトランスファゲートＴＧ１
との間に設けられデータレシーバRVPの出力を保持する
ためのラッチ回路、LAT2は内部信号線２６とトランスフ
ァゲートＴＧ２との間に設けられデータレシーバRVNの
出力を保持するためのラッチ回路であり、その他図５と
同一符号の部分は図５の同一符号部分に相当する部分で
ある。
【００９１】制御回路６０は、クロックCLKSを反転する
インバータ６１と、クロックCLKFとインバータ６１の出
力との否定論理積を出力するＮＡＮＤゲート６２と、Ｎ
ＡＮＤゲート６２の出力を反転するインバータ６３と、
ＮＡＮＤゲート６２の出力を反転するインバータ６４と
を備えて構成される。ＮＡＮＤゲート６２の出力がプリ
チャージ信号NPR、インバータ６３の出力がプリチャー
ジ信号PPR、ＮＡＮＤゲート６２の出力がトランスファ
ゲートの制御信号NTG、インバータ６４の出力がトラン
スファゲートの制御信号PTGである。
インバータ６１と、クロックCLKFとインバータ６１の出
力との否定論理積を出力するＮＡＮＤゲート６２と、Ｎ
ＡＮＤゲート６２の出力を反転するインバータ６３と、
ＮＡＮＤゲート６２の出力を反転するインバータ６４と
を備えて構成される。ＮＡＮＤゲート６２の出力がプリ
チャージ信号NPR、インバータ６３の出力がプリチャー
ジ信号PPR、ＮＡＮＤゲート６２の出力がトランスファ
ゲートの制御信号NTG、インバータ６４の出力がトラン
スファゲートの制御信号PTGである。
【００９２】図１２に制御回路から出力される制御信号
のタイミングチャートを示す。図１２には、駆動回路の
動作との相関を明確にするため、駆動回路のプリチャー
ジ期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖ
を示している。制御信号の発生には２種類のクロックCL
KS，CLKFを用いる。クロックCLKFの周波数はクロックCL
KSの２倍に設定する。
のタイミングチャートを示す。図１２には、駆動回路の
動作との相関を明確にするため、駆動回路のプリチャー
ジ期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖ
を示している。制御信号の発生には２種類のクロックCL
KS，CLKFを用いる。クロックCLKFの周波数はクロックCL
KSの２倍に設定する。
【００９３】クロックCLKSがロウレベルで、かつクロッ
クCLKFがハイレベル以外のとき、制御回路６０は、プリ
チャージ信号PPRをハイレベル、プリチャージ信号NPRを
ロウレベルにする。この時、レシーバ回路はプリチャー
ジを行う。クロックCLKSがロウレベルで、かつクロック
CLKFがハイレベルのとき、制御回路６０はプリチャージ
信号PPRをロウレベルに、プリチャージ信号NPRをハイレ
ベルにする。この時、レシーバ回路は、入力信号Pbus，
Nbusを取り込む。
クCLKFがハイレベル以外のとき、制御回路６０は、プリ
チャージ信号PPRをハイレベル、プリチャージ信号NPRを
ロウレベルにする。この時、レシーバ回路はプリチャー
ジを行う。クロックCLKSがロウレベルで、かつクロック
CLKFがハイレベルのとき、制御回路６０はプリチャージ
信号PPRをロウレベルに、プリチャージ信号NPRをハイレ
ベルにする。この時、レシーバ回路は、入力信号Pbus，
Nbusを取り込む。
【００９４】同時に、トランスミッションゲートＴＧ１
及びＴＧ２の制御信号ＰＴＧがロウレベル、ＮＴＧがハ
イレベルになり、レシーバ回路の出力をラッチ回路LAT1
及びLAT2に送る。
及びＴＧ２の制御信号ＰＴＧがロウレベル、ＮＴＧがハ
イレベルになり、レシーバ回路の出力をラッチ回路LAT1
及びLAT2に送る。
【００９５】さらに、次にクロックCLKSがロウレベルで
かつクロックCLKFがロウレベルになったとき、トランス
ミッションゲートＴＧ１及びＴＧ２が非導通になるた
め、ラッチ回路LAT1及びLAT2のデータが保持される。す
なわち、バス駆動回路のデータ転送期間Ｅｖの後半でデ
ータの取り込み及びラッチを行う。そのため、データ転
送を行った次のサイクルの先頭からそのデータを用いる
ことが可能となる。この実施例では、レシーバ回路のデ
ータ取り込み期間をクロックCLKSがロウレベルかつクロ
ックCLKFがハイレベルの期間になるよう設定している
が、他の実施例と同様の制御回路を用いて、バス駆動回
路のデータ転送期間Ｅｖ全体に渡ってレシーバのデータ
取り込み期間を設定してもかまわない。
かつクロックCLKFがロウレベルになったとき、トランス
ミッションゲートＴＧ１及びＴＧ２が非導通になるた
め、ラッチ回路LAT1及びLAT2のデータが保持される。す
なわち、バス駆動回路のデータ転送期間Ｅｖの後半でデ
ータの取り込み及びラッチを行う。そのため、データ転
送を行った次のサイクルの先頭からそのデータを用いる
ことが可能となる。この実施例では、レシーバ回路のデ
ータ取り込み期間をクロックCLKSがロウレベルかつクロ
ックCLKFがハイレベルの期間になるよう設定している
が、他の実施例と同様の制御回路を用いて、バス駆動回
路のデータ転送期間Ｅｖ全体に渡ってレシーバのデータ
取り込み期間を設定してもかまわない。
【００９６】実施例４．次に、この発明の第４実施例に
よるバスシステムについて図１３及び図１４を用いて説
明する。図１３はバス駆動回路とその制御回路の構成を
示す回路図である。図１３において、７０は１／４周期
ずれた２つのクロックCLKA，CLKBを用いて制御信号を発
生する制御回路であり、その他図７と同一符号の部分は
図７の同一符号部分に相当する部分である。制御回路７
０は、クロックCLKAを反転するインバータ７１と、クロ
ックCLKBを反転するインバータ７２と、インバータ７
１，７２の出力の否定論理積を出力するＮＡＮＤゲート
７３と、インバータ７２の出力を反転するインバータ７
４と、クロックCLKAとインバータ７２の出力との否定論
理積を出力するＮＡＮＤゲート７５と、ＮＡＮＤゲート
７５の出力を反転するインバータ７６と、インバータ７
６の出力を反転するインバータ７７とを備えて構成され
ている。ＮＡＮＤゲート７３の出力が、プリチャージ信
号PRCであり、インバータ７４の出力が、イネーブル信
号BENであり、インバータ７６の出力がイコライズ信号E
QNであり、インバータ７７の出力がイコライズ信号EQP
である。
よるバスシステムについて図１３及び図１４を用いて説
明する。図１３はバス駆動回路とその制御回路の構成を
示す回路図である。図１３において、７０は１／４周期
ずれた２つのクロックCLKA，CLKBを用いて制御信号を発
生する制御回路であり、その他図７と同一符号の部分は
図７の同一符号部分に相当する部分である。制御回路７
０は、クロックCLKAを反転するインバータ７１と、クロ
ックCLKBを反転するインバータ７２と、インバータ７
１，７２の出力の否定論理積を出力するＮＡＮＤゲート
７３と、インバータ７２の出力を反転するインバータ７
４と、クロックCLKAとインバータ７２の出力との否定論
理積を出力するＮＡＮＤゲート７５と、ＮＡＮＤゲート
７５の出力を反転するインバータ７６と、インバータ７
６の出力を反転するインバータ７７とを備えて構成され
ている。ＮＡＮＤゲート７３の出力が、プリチャージ信
号PRCであり、インバータ７４の出力が、イネーブル信
号BENであり、インバータ７６の出力がイコライズ信号E
QNであり、インバータ７７の出力がイコライズ信号EQP
である。
【００９７】次に、図１３に示した制御回路の動作を図
１４のタイミングチャートに示す。変換回路４５及びト
ランジスタPM5,PM6,NM5,NM6の動作については第２実施
例に示したとおりである。また、制御回路３５と制御回
路７０とは回路の構成及び同期するクロックは異なる
が、制御回路７０が、プリチャージ期間Ｐｃ、イコライ
ズ期間Ｅｑ及びデータ転送期間Ｅｖに出力する制御信号
については、第２実施例で説明した制御回路３５と同様
である。
１４のタイミングチャートに示す。変換回路４５及びト
ランジスタPM5,PM6,NM5,NM6の動作については第２実施
例に示したとおりである。また、制御回路３５と制御回
路７０とは回路の構成及び同期するクロックは異なる
が、制御回路７０が、プリチャージ期間Ｐｃ、イコライ
ズ期間Ｅｑ及びデータ転送期間Ｅｖに出力する制御信号
については、第２実施例で説明した制御回路３５と同様
である。
【００９８】なお、図１に示したバスシステムで用いら
れるプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ及びデ
ータ転送期間Ｅｖを設定するための制御信号及びその制
御回路に制御されるバス駆動回路の構成は上記実施例に
限られるものではなく、他の回路構成であってもよく、
上記実施例と同様の効果を奏する。
れるプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ及びデ
ータ転送期間Ｅｖを設定するための制御信号及びその制
御回路に制御されるバス駆動回路の構成は上記実施例に
限られるものではなく、他の回路構成であってもよく、
上記実施例と同様の効果を奏する。
【００９９】また、図１に示したバスシステムで用いら
れるレシーバ回路及びその制御回路も上記実施例のもの
に限られるものではない。
れるレシーバ回路及びその制御回路も上記実施例のもの
に限られるものではない。
【０１００】実施例５．上記実施例ではプリチャージと
イコライズとをバス駆動回路で行っているが、図１５に
示すように、バス１のプリチャージとイコライズとを行
うためのプリチャージ・イコライズ専用回路８０を設け
てもよい。図１５において、８０は図には示されていな
い制御回路からの制御信号PRC等により制御されて接続
されているバス１のプリチャージ及びイコライズを行う
ためのプリチャージ・イコライズ専用回路、８１，８５
は回路ブロック、８２は回路ブロック８１の出力をバス
１で伝達するためのバス駆動回路、８６は回路ブロック
８５の出力をバス１で伝達するためのバス駆動回路であ
る。
イコライズとをバス駆動回路で行っているが、図１５に
示すように、バス１のプリチャージとイコライズとを行
うためのプリチャージ・イコライズ専用回路８０を設け
てもよい。図１５において、８０は図には示されていな
い制御回路からの制御信号PRC等により制御されて接続
されているバス１のプリチャージ及びイコライズを行う
ためのプリチャージ・イコライズ専用回路、８１，８５
は回路ブロック、８２は回路ブロック８１の出力をバス
１で伝達するためのバス駆動回路、８６は回路ブロック
８５の出力をバス１で伝達するためのバス駆動回路であ
る。
【０１０１】バス駆動回路８２はデータ線駆動回路８２
ａ，８２ｂ等を備えている。データ線駆動回路８２ａ
は、接地ラインに接続されたソースとバス１のデータ線
３０に接続されたドレインとゲートとを有するＮチャネ
ルＭＯＳトランジスタNM12及び回路ブロックの出力と制
御回路から与えられるイネーブル信号BENとバス駆動回
路８２の動作を許可不許可を制御するイネーブル信号EE
N1の否定論理積を出力するＮＡＮＤゲート８３ａと、Ｎ
ＡＮＤゲート８３ａの出力を反転してＮチャネルＭＯＳ
トランジスタNM12のゲートに伝達するインバータ８４と
を備えている。また、データ線駆動回路８２ｂは、接地
ラインに接続されたソースとバス１のデータ線３１に接
続されたドレインとゲートとを有するＰチャネルＭＯＳ
トランジスタPM12及び回路ブロックの出力と制御回路か
ら与えられるイネーブル信号BENとイネーブル信号EEN1
の否定論理積をＰチャネルＭＯＳトランジスタPM12のゲ
ートに出力するＮＡＮＤゲート８３ｂとを備えている。
なお、バス駆動回路８６は他のイネーブル信号EEN2とイ
ネーブル信号BENで制御される。
ａ，８２ｂ等を備えている。データ線駆動回路８２ａ
は、接地ラインに接続されたソースとバス１のデータ線
３０に接続されたドレインとゲートとを有するＮチャネ
ルＭＯＳトランジスタNM12及び回路ブロックの出力と制
御回路から与えられるイネーブル信号BENとバス駆動回
路８２の動作を許可不許可を制御するイネーブル信号EE
N1の否定論理積を出力するＮＡＮＤゲート８３ａと、Ｎ
ＡＮＤゲート８３ａの出力を反転してＮチャネルＭＯＳ
トランジスタNM12のゲートに伝達するインバータ８４と
を備えている。また、データ線駆動回路８２ｂは、接地
ラインに接続されたソースとバス１のデータ線３１に接
続されたドレインとゲートとを有するＰチャネルＭＯＳ
トランジスタPM12及び回路ブロックの出力と制御回路か
ら与えられるイネーブル信号BENとイネーブル信号EEN1
の否定論理積をＰチャネルＭＯＳトランジスタPM12のゲ
ートに出力するＮＡＮＤゲート８３ｂとを備えている。
なお、バス駆動回路８６は他のイネーブル信号EEN2とイ
ネーブル信号BENで制御される。
【０１０２】プリチャージ・イコライズ専用回路８０
は、電源ラインに接続されたソース、プリチャージ信号
PRCを受けるゲート、及び２番目のデータ線３１に接続
されたドレインとを有するＰチャネルＭＯＳトランジス
タPM10と、接地ラインに接続されたソース、プリチャー
ジ信号NRCを受けるゲート、及び1番目のデータ線３０に
接続されたドレインとを有するＮチャネルＭＯＳトラン
ジスタNM10と、１番目と２番目のデータ線３０，３１間
に接続されゲートにイコライズ信号EQPが与えられるＰ
チャネルＭＯＳトランジスタPM11と、１番目と２番目の
データ線３０，３１間に接続されゲートにイコライズ信
号EQNが与えられるＮチャネルＭＯＳトランジスタNM11
等を備えて構成されている。なお、データ線が２ｎ本の
場合には、図に示したような回路をｎ個準備する。ま
た、データ線が奇数の場合には、例えば、ダミーデータ
線を用意しても良い。図１５に示したバス駆動回路８２
とプリチャージ・イコライズ専用回路８０とが合わさっ
て、図１に示したバス駆動回路２３と同じ働きをする。
つまり、図３に示されたトランジスタPM5は、図１５に
示されたトランジスタPM10,PM12の働きを兼ね、図３に
示されたトランジスタNM5は、図１５に示されたトラン
ジスタNM10,NM12の働きを兼ねている。
は、電源ラインに接続されたソース、プリチャージ信号
PRCを受けるゲート、及び２番目のデータ線３１に接続
されたドレインとを有するＰチャネルＭＯＳトランジス
タPM10と、接地ラインに接続されたソース、プリチャー
ジ信号NRCを受けるゲート、及び1番目のデータ線３０に
接続されたドレインとを有するＮチャネルＭＯＳトラン
ジスタNM10と、１番目と２番目のデータ線３０，３１間
に接続されゲートにイコライズ信号EQPが与えられるＰ
チャネルＭＯＳトランジスタPM11と、１番目と２番目の
データ線３０，３１間に接続されゲートにイコライズ信
号EQNが与えられるＮチャネルＭＯＳトランジスタNM11
等を備えて構成されている。なお、データ線が２ｎ本の
場合には、図に示したような回路をｎ個準備する。ま
た、データ線が奇数の場合には、例えば、ダミーデータ
線を用意しても良い。図１５に示したバス駆動回路８２
とプリチャージ・イコライズ専用回路８０とが合わさっ
て、図１に示したバス駆動回路２３と同じ働きをする。
つまり、図３に示されたトランジスタPM5は、図１５に
示されたトランジスタPM10,PM12の働きを兼ね、図３に
示されたトランジスタNM5は、図１５に示されたトラン
ジスタNM10,NM12の働きを兼ねている。
【０１０３】イネーブル信号BEN及びEEN1がハイレベル
の時、回路ブロック８１の出力に応じて、トランジスタ
PM12,NM12等が選択的に導通する。イネーブル信号BEN
は、プリチャージ期間及びイコライズ期間が終了した
後、次のプリチャージ期間までの間ハイレベルになる。
イネーブル信号EEN2はイネーブル信号EEN1がハイレベル
の時にはロウレベルになっている。イネーブル信号EEN
1,EEN2等は、一度のデータ転送期間に複数のバス駆動回
路のうちの一つだけを能動状態にする。なお、Ｐチャネ
ルＭＯＳトランジスタで駆動するデータ線の情報を受け
取るのは、例えば図５に示したデータレシーバRVPであ
り、ＮチャネルＭＯＳトランジスタで駆動するデータ線
から情報を受け取るのは、例えば図５に示したデータレ
シーバRVNである。また、バス１が長い場合には、プリ
チャージおよびイコライズの時間を短縮するため、プレ
チャージ・イコライズ専用回路８０を複数設けても良
い。
の時、回路ブロック８１の出力に応じて、トランジスタ
PM12,NM12等が選択的に導通する。イネーブル信号BEN
は、プリチャージ期間及びイコライズ期間が終了した
後、次のプリチャージ期間までの間ハイレベルになる。
イネーブル信号EEN2はイネーブル信号EEN1がハイレベル
の時にはロウレベルになっている。イネーブル信号EEN
1,EEN2等は、一度のデータ転送期間に複数のバス駆動回
路のうちの一つだけを能動状態にする。なお、Ｐチャネ
ルＭＯＳトランジスタで駆動するデータ線の情報を受け
取るのは、例えば図５に示したデータレシーバRVPであ
り、ＮチャネルＭＯＳトランジスタで駆動するデータ線
から情報を受け取るのは、例えば図５に示したデータレ
シーバRVNである。また、バス１が長い場合には、プリ
チャージおよびイコライズの時間を短縮するため、プレ
チャージ・イコライズ専用回路８０を複数設けても良
い。
【０１０４】
【発明の効果】以上のように請求項１記載の発明のバス
駆動回路によれば、イコライズ期間にその期間を示すイ
コライズ信号に応じて第１及び第２のデータ線を接続す
るための第１のスイッチ手段と、プリチャージ期間に第
１のデータ線に接続された第１の端子と第１の電源に接
続された第２の端子との間を接続する第２のスイッチ手
段と、プリチャージ期間に第２のデータ線に接続された
第１の端子と第２の電源に接続された第２の端子との間
を接続する第３のスイッチ手段と、データ転送期間に該
制御端子で受け取る第１の入力信号に基づいて該第１の
端子と該第２の端子との間の接続を選択的に行う第４の
スイッチ手段と、データ転送期間に該制御端子で受け取
る第２の入力信号に基づいて、該第１の端子と該第２の
端子との間の接続を選択的に行う第３のスイッチ手段と
を同一集積回路内に備えて構成されているので、プリチ
ャージされた第１のデータ線と第２のデータ線とをイコ
ライズ期間に接続することによって得られる中間電位と
第１の電源の出力電位、または中間電位と第２の電源の
出力電位の間で振幅する信号でデータ転送を行うことが
でき、データ線の本数を増やすことなく消費電力を削減
できるという効果がある。
駆動回路によれば、イコライズ期間にその期間を示すイ
コライズ信号に応じて第１及び第２のデータ線を接続す
るための第１のスイッチ手段と、プリチャージ期間に第
１のデータ線に接続された第１の端子と第１の電源に接
続された第２の端子との間を接続する第２のスイッチ手
段と、プリチャージ期間に第２のデータ線に接続された
第１の端子と第２の電源に接続された第２の端子との間
を接続する第３のスイッチ手段と、データ転送期間に該
制御端子で受け取る第１の入力信号に基づいて該第１の
端子と該第２の端子との間の接続を選択的に行う第４の
スイッチ手段と、データ転送期間に該制御端子で受け取
る第２の入力信号に基づいて、該第１の端子と該第２の
端子との間の接続を選択的に行う第３のスイッチ手段と
を同一集積回路内に備えて構成されているので、プリチ
ャージされた第１のデータ線と第２のデータ線とをイコ
ライズ期間に接続することによって得られる中間電位と
第１の電源の出力電位、または中間電位と第２の電源の
出力電位の間で振幅する信号でデータ転送を行うことが
でき、データ線の本数を増やすことなく消費電力を削減
できるという効果がある。
【０１０５】請求項２記載の発明のバス駆動回路によれ
ば、イコライズ期間にその期間を示すイコライズ信号に
応じて第１及び第２のデータ線を接続するための第１の
スイッチ手段と、プリチャージ期間に第１のデータ線に
接続された第１の端子と第１の電源に接続された第２の
端子との間を接続し、データ転送期間に制御端子で受け
取る第１の入力信号に基づいて該第１の端子と該第２の
端子との間の接続を選択的に行う第２のスイッチ手段
と、プリチャージ期間に第２のデータ線に接続された第
１の端子と第２の電源に接続された第２の端子との間を
接続し、データ転送期間に該制御端子で受け取る第２の
入力信号に基づいて、該第１の端子と該第２の端子との
間の接続を選択的に行う第３のスイッチ手段とを同一集
積回路内に備えて構成されているので、プリチャージさ
れた第１のデータ線と第２のデータ線とをイコライズ期
間に接続することによって得られる中間電位と第１の電
源の出力電位、または中間電位と第２の電源の出力電位
の間で振幅する信号でデータ転送を行うことができ、デ
ータ線の本数を増やすことなく消費電力を削減できると
いう効果がある。
ば、イコライズ期間にその期間を示すイコライズ信号に
応じて第１及び第２のデータ線を接続するための第１の
スイッチ手段と、プリチャージ期間に第１のデータ線に
接続された第１の端子と第１の電源に接続された第２の
端子との間を接続し、データ転送期間に制御端子で受け
取る第１の入力信号に基づいて該第１の端子と該第２の
端子との間の接続を選択的に行う第２のスイッチ手段
と、プリチャージ期間に第２のデータ線に接続された第
１の端子と第２の電源に接続された第２の端子との間を
接続し、データ転送期間に該制御端子で受け取る第２の
入力信号に基づいて、該第１の端子と該第２の端子との
間の接続を選択的に行う第３のスイッチ手段とを同一集
積回路内に備えて構成されているので、プリチャージさ
れた第１のデータ線と第２のデータ線とをイコライズ期
間に接続することによって得られる中間電位と第１の電
源の出力電位、または中間電位と第２の電源の出力電位
の間で振幅する信号でデータ転送を行うことができ、デ
ータ線の本数を増やすことなく消費電力を削減できると
いう効果がある。
【０１０６】請求項３記載の発明のバス駆動回路によれ
ば、第２のスイッチ手段は、第１のデータ線に接続され
た第１の電流電極、第１の電源に接続された第２の電流
電極、及び第１の入力信号を受け取る制御電極を有する
第１導電型の第１のＭＯＳトランジスタを備え、第３の
スイッチ手段は、第２のデータ線に接続された第１の電
流電極、第２の電源に接続された第２の電流電極、及び
第２の入力信号を受け取る制御電極を有する第２導電型
の第２のＭＯＳトランジスタを備えて構成されているの
で、第２及び第３のスイッチ手段の構成を簡素化でき、
集積度を向上することができるという効果がある。
ば、第２のスイッチ手段は、第１のデータ線に接続され
た第１の電流電極、第１の電源に接続された第２の電流
電極、及び第１の入力信号を受け取る制御電極を有する
第１導電型の第１のＭＯＳトランジスタを備え、第３の
スイッチ手段は、第２のデータ線に接続された第１の電
流電極、第２の電源に接続された第２の電流電極、及び
第２の入力信号を受け取る制御電極を有する第２導電型
の第２のＭＯＳトランジスタを備えて構成されているの
で、第２及び第３のスイッチ手段の構成を簡素化でき、
集積度を向上することができるという効果がある。
【０１０７】請求項４記載の発明のバス駆動回路によれ
ば、プリチャージ期間を示すプリチャージ信号、イコラ
イズ信号及び第１の入力信号を入力し、プリチャージ期
間には、第１のデータ線に接続された第１の電流電極及
び第１の電源に接続された第２の電流電極を有する第１
のＭＯＳトランジスタを導通状態とする信号を、イコラ
イズ期間には第１のＭＯＳトランジスタを非導通状態と
する信号を、データ転送期間には第１の入力信号を第１
のＭＯＳトランジスタの制御電極に対して出力する第１
の変換回路と、プリチャージ信号、イコライズ信号及び
第２の入力信号を入力し、プリチャージ期間には、第２
のデータ線に接続された第１の電流電極及び第２の電源
に接続された第２の電流電極を有する第２のＭＯＳトラ
ンジスタを導通状態とする信号を、イコライズ期間には
第２のＭＯＳトランジスタを非導通状態とする信号を、
データ転送期間には第２の入力信号を第２のＭＯＳトラ
ンジスタの制御電極に対して出力する第２の変換回路と
を備えて構成されているので、第１及び第２の入力信号
が、プリチャージ期間、イコライズ期間及びデータ転送
期間の各段階に対応したフォーマットに従う必要は無
く、第１及び第２の入力信号を出力する回路を簡素化で
き、集積度を向上することができるという効果がある。
ば、プリチャージ期間を示すプリチャージ信号、イコラ
イズ信号及び第１の入力信号を入力し、プリチャージ期
間には、第１のデータ線に接続された第１の電流電極及
び第１の電源に接続された第２の電流電極を有する第１
のＭＯＳトランジスタを導通状態とする信号を、イコラ
イズ期間には第１のＭＯＳトランジスタを非導通状態と
する信号を、データ転送期間には第１の入力信号を第１
のＭＯＳトランジスタの制御電極に対して出力する第１
の変換回路と、プリチャージ信号、イコライズ信号及び
第２の入力信号を入力し、プリチャージ期間には、第２
のデータ線に接続された第１の電流電極及び第２の電源
に接続された第２の電流電極を有する第２のＭＯＳトラ
ンジスタを導通状態とする信号を、イコライズ期間には
第２のＭＯＳトランジスタを非導通状態とする信号を、
データ転送期間には第２の入力信号を第２のＭＯＳトラ
ンジスタの制御電極に対して出力する第２の変換回路と
を備えて構成されているので、第１及び第２の入力信号
が、プリチャージ期間、イコライズ期間及びデータ転送
期間の各段階に対応したフォーマットに従う必要は無
く、第１及び第２の入力信号を出力する回路を簡素化で
き、集積度を向上することができるという効果がある。
【０１０８】請求項５記載の発明のレシーバ回路によれ
ば、プリチャージ期間に第１のＭＯＳトランジスタの第
２の電流電極に接続された第１の電流電極及び信号線に
接続された第２の電流電極を有する第２のＭＯＳトラン
ジスタが非導通になると共に第２の電源に接続された第
１の電流電極及び信号線に接続された第２の電流電極を
有する第３のＭＯＳトランジスタが導通状態となるよう
に、また、データ線から信号を受け取るときには第２の
ＭＯＳトランジスタが導通状態となると共に第３のＭＯ
Ｓトランジスタが非導通状態となることでデータ線に接
続された制御電極、第１の電源に接続された第１の電流
電極、及び第２の電流電極を有する第１のＭＯＳトラン
ジスタがデータ線の電位に応じて導通が非導通かを選択
するように構成されているので、３つのトランジスタと
いう簡単な構成で中間の電位と第１の電源の出力電位、
または中間の電位と第２の電源の出力電位との間で振幅
する信号を、第１の電源と第２の電源の出力電位の間で
振幅する信号に速やかに変換して出力することができ、
集積度を向上すると共に処理速度を向上することができ
るという効果がある。
ば、プリチャージ期間に第１のＭＯＳトランジスタの第
２の電流電極に接続された第１の電流電極及び信号線に
接続された第２の電流電極を有する第２のＭＯＳトラン
ジスタが非導通になると共に第２の電源に接続された第
１の電流電極及び信号線に接続された第２の電流電極を
有する第３のＭＯＳトランジスタが導通状態となるよう
に、また、データ線から信号を受け取るときには第２の
ＭＯＳトランジスタが導通状態となると共に第３のＭＯ
Ｓトランジスタが非導通状態となることでデータ線に接
続された制御電極、第１の電源に接続された第１の電流
電極、及び第２の電流電極を有する第１のＭＯＳトラン
ジスタがデータ線の電位に応じて導通が非導通かを選択
するように構成されているので、３つのトランジスタと
いう簡単な構成で中間の電位と第１の電源の出力電位、
または中間の電位と第２の電源の出力電位との間で振幅
する信号を、第１の電源と第２の電源の出力電位の間で
振幅する信号に速やかに変換して出力することができ、
集積度を向上すると共に処理速度を向上することができ
るという効果がある。
【０１０９】請求項６記載の発明のレシーバ回路によれ
ば、入力端子に与えられるデータによって２つの安定な
状態のうちの一方の状態を取るデータ保持手段のその入
力端子が接続しているトランスファゲートが、プリチャ
ージ期間に非導通状態となり、データ線を伝送している
信号に応じた出力が信号線に出力されている期間のうち
の少なくとも一部の期間で導通状態となるように構成さ
れているので、レシーバ回路は信号をデータ転送期間よ
り長い間出力でき、レシーバ回路の汎用性が増すという
効果がある。
ば、入力端子に与えられるデータによって２つの安定な
状態のうちの一方の状態を取るデータ保持手段のその入
力端子が接続しているトランスファゲートが、プリチャ
ージ期間に非導通状態となり、データ線を伝送している
信号に応じた出力が信号線に出力されている期間のうち
の少なくとも一部の期間で導通状態となるように構成さ
れているので、レシーバ回路は信号をデータ転送期間よ
り長い間出力でき、レシーバ回路の汎用性が増すという
効果がある。
【０１１０】請求項７記載の発明のバスシステムによれ
ば、イコライズ期間にその期間を示すイコライズ信号に
応じて第１及び第２のデータ線を接続するための第１の
スイッチ手段、プリチャージ期間に該第１の端子と該第
２の端子との間を接続する第２のスイッチ手段、プリチ
ャージ期間に該第１の端子と該第２の端子との間を接続
する第３のスイッチ手段、並びにデータ転送期間に該制
御端子で受け取る第１の入力信号に基づいて該第１の端
子と該第２の端子との間の接続を選択的に行う第４のス
イッチ手段、または、データ転送期間に該制御端子で受
け取る前記第２の入力信号に基づいて、該第１の端子と
該第２の端子との間の接続を選択的に行う第５のスイッ
チ手段のうちの少なくとも一方を有するバス駆動回路
と、第１または第２のデータ線を通して伝達された信号
に応じて第１の電源が出力する電位と第２の電源が出力
する電位との間で振幅する信号を出力するレシーバ回路
と、データ転送期間を指示するデータ転送信号を少なく
とも出力する制御回路とを備え、バスにおいて、第１の
データ線を第１の電源に接続するとともに第２のデータ
線を第２の電源に接続するプリチャージ期間、複数のデ
ータ線を第１及び第２の電源と接続しないようにすると
ともに第１のデータ線と第２のデータ線とを互いに接続
するイコライズ期間、及び各データ線にそれぞれ異なる
情報を伝達するデータ転送期間を順に経ることによって
複数の回路ブロック間で情報転送を行うように構成され
ているので、第１及び第２の電源の出力電位の間で振幅
する信号を処理している回路ブロック間の情報の伝達
を、第１及び第２の電源の出力電位間の中間の電位と第
１または第２の電源の出力電位との間で振幅する信号で
転送することによって行うことができ、バスのデータ線
を増やすことなく消費電力を削減することができるとい
う効果がある。
ば、イコライズ期間にその期間を示すイコライズ信号に
応じて第１及び第２のデータ線を接続するための第１の
スイッチ手段、プリチャージ期間に該第１の端子と該第
２の端子との間を接続する第２のスイッチ手段、プリチ
ャージ期間に該第１の端子と該第２の端子との間を接続
する第３のスイッチ手段、並びにデータ転送期間に該制
御端子で受け取る第１の入力信号に基づいて該第１の端
子と該第２の端子との間の接続を選択的に行う第４のス
イッチ手段、または、データ転送期間に該制御端子で受
け取る前記第２の入力信号に基づいて、該第１の端子と
該第２の端子との間の接続を選択的に行う第５のスイッ
チ手段のうちの少なくとも一方を有するバス駆動回路
と、第１または第２のデータ線を通して伝達された信号
に応じて第１の電源が出力する電位と第２の電源が出力
する電位との間で振幅する信号を出力するレシーバ回路
と、データ転送期間を指示するデータ転送信号を少なく
とも出力する制御回路とを備え、バスにおいて、第１の
データ線を第１の電源に接続するとともに第２のデータ
線を第２の電源に接続するプリチャージ期間、複数のデ
ータ線を第１及び第２の電源と接続しないようにすると
ともに第１のデータ線と第２のデータ線とを互いに接続
するイコライズ期間、及び各データ線にそれぞれ異なる
情報を伝達するデータ転送期間を順に経ることによって
複数の回路ブロック間で情報転送を行うように構成され
ているので、第１及び第２の電源の出力電位の間で振幅
する信号を処理している回路ブロック間の情報の伝達
を、第１及び第２の電源の出力電位間の中間の電位と第
１または第２の電源の出力電位との間で振幅する信号で
転送することによって行うことができ、バスのデータ線
を増やすことなく消費電力を削減することができるとい
う効果がある。
【０１１１】請求項８記載の発明のバスシステムは、イ
コライズ期間にその期間を示すイコライズ信号に応じて
第１及び第２のデータ線を接続するための第１のスイッ
チ手段、プリチャージ期間に該第１の端子と該第２の端
子との間を接続し、データ転送期間に該制御端子で受け
取る前記第１の入力信号に基づいて該第１の端子と該第
２の端子との間の接続を選択的に行う第２のスイッチ手
段、並びにプリチャージ期間に該第１の端子と該第２の
端子との間を接続し、データ転送期間に該制御端子で受
け取る第２の入力信号に基づいて、該第１の端子と該第
２の端子との間の接続を選択的に行う第３のスイッチ手
段を有するバス駆動回路と、第１または第２のデータ線
を通して伝達された信号に応じて第１の電源が出力する
電位と第２の電源が出力する電位との間で振幅する信号
を出力するレシーバ回路と、データ転送期間を指示する
データ転送信号を少なくとも出力する制御回路とを備
え、バスにおいて、第１のデータ線を第１の電源に接続
するとともに第２のデータ線を第２の電源に接続するプ
リチャージ期間、複数のデータ線を第１及び第２の電源
と接続しないようにするとともに第１のデータ線と第２
のデータ線とを互いに接続するイコライズ期間、及び各
データ線にそれぞれ異なる情報を伝達するデータ転送期
間を順に経ることによって複数の回路ブロック間で情報
転送を行うように構成されているので、第１及び第２の
電源の出力電位の間で振幅する信号を処理している回路
ブロック間の情報の伝達を、第１及び第２の電源の出力
電位間の中間の電位と第１または第２の電源の出力電位
との間で振幅する信号で転送することによって行うこと
ができ、バスのデータ線を増やすことなく消費電力を削
減することができるという効果がある。
コライズ期間にその期間を示すイコライズ信号に応じて
第１及び第２のデータ線を接続するための第１のスイッ
チ手段、プリチャージ期間に該第１の端子と該第２の端
子との間を接続し、データ転送期間に該制御端子で受け
取る前記第１の入力信号に基づいて該第１の端子と該第
２の端子との間の接続を選択的に行う第２のスイッチ手
段、並びにプリチャージ期間に該第１の端子と該第２の
端子との間を接続し、データ転送期間に該制御端子で受
け取る第２の入力信号に基づいて、該第１の端子と該第
２の端子との間の接続を選択的に行う第３のスイッチ手
段を有するバス駆動回路と、第１または第２のデータ線
を通して伝達された信号に応じて第１の電源が出力する
電位と第２の電源が出力する電位との間で振幅する信号
を出力するレシーバ回路と、データ転送期間を指示する
データ転送信号を少なくとも出力する制御回路とを備
え、バスにおいて、第１のデータ線を第１の電源に接続
するとともに第２のデータ線を第２の電源に接続するプ
リチャージ期間、複数のデータ線を第１及び第２の電源
と接続しないようにするとともに第１のデータ線と第２
のデータ線とを互いに接続するイコライズ期間、及び各
データ線にそれぞれ異なる情報を伝達するデータ転送期
間を順に経ることによって複数の回路ブロック間で情報
転送を行うように構成されているので、第１及び第２の
電源の出力電位の間で振幅する信号を処理している回路
ブロック間の情報の伝達を、第１及び第２の電源の出力
電位間の中間の電位と第１または第２の電源の出力電位
との間で振幅する信号で転送することによって行うこと
ができ、バスのデータ線を増やすことなく消費電力を削
減することができるという効果がある。
【０１１２】請求項９記載の発明のバスシステムによれ
ば、データ転送期間以外の期間に、第１のＭＯＳトラン
ジスタの第２の電流電極に接続された第１の電流電極、
及びデータ転送信号を受ける制御電極を有する第２のＭ
ＯＳトランジスタが非導通になると共に、第１または第
２の電源のうち第１のＭＯＳトランジスタの第１の電流
電極が接続されていない方の電源に接続された第１の電
流電極、及び信号線に接続された第２の電流電極を有す
る第３のＭＯＳトランジスタが導通状態となるように、
データ線から信号を受け取るデータ転送期間には、第２
のＭＯＳトランジスタが導通状態となると共に第３のＭ
ＯＳトランジスタが非導通状態となることで第１または
第２のデータ線に接続された制御電極、第１または第２
の電源に接続された第１の電流電極、及び第２の電流電
極を有する第１のＭＯＳトランジスタが第１または第２
のデータ線の電位に応じて導通が非導通かを選択するよ
うに構成されているので、３つのトランジスタという簡
単な構成で中間の電位と第１の電源の出力電位、または
中間の電位と第２の電源の出力電位との間で振幅する信
号を、第１の電源と第２の電源の出力電位の間で振幅す
る信号に速やかに変換して出力することができ、集積度
を向上すると共に処理速度を向上することができるとい
う効果がある。
ば、データ転送期間以外の期間に、第１のＭＯＳトラン
ジスタの第２の電流電極に接続された第１の電流電極、
及びデータ転送信号を受ける制御電極を有する第２のＭ
ＯＳトランジスタが非導通になると共に、第１または第
２の電源のうち第１のＭＯＳトランジスタの第１の電流
電極が接続されていない方の電源に接続された第１の電
流電極、及び信号線に接続された第２の電流電極を有す
る第３のＭＯＳトランジスタが導通状態となるように、
データ線から信号を受け取るデータ転送期間には、第２
のＭＯＳトランジスタが導通状態となると共に第３のＭ
ＯＳトランジスタが非導通状態となることで第１または
第２のデータ線に接続された制御電極、第１または第２
の電源に接続された第１の電流電極、及び第２の電流電
極を有する第１のＭＯＳトランジスタが第１または第２
のデータ線の電位に応じて導通が非導通かを選択するよ
うに構成されているので、３つのトランジスタという簡
単な構成で中間の電位と第１の電源の出力電位、または
中間の電位と第２の電源の出力電位との間で振幅する信
号を、第１の電源と第２の電源の出力電位の間で振幅す
る信号に速やかに変換して出力することができ、集積度
を向上すると共に処理速度を向上することができるとい
う効果がある。
【０１１３】請求項１０記載の発明のバスシステムによ
れば、制御回路は、第１のクロック、及び該第１のクロ
ックの２倍の周波数を有し、第１のクロックの立ち上が
りのタイミングが一致する場合がある第２のクロックか
ら、第１のクロックの４分の１周期のプリチャージ期間
を示すプリチャージ信号、第１のクロックの４分の１周
期のイコライズ期間を示すイコライズ信号及び第１のク
ロックの２分の１周期のデータ転送期間を示すデータ転
送信号を生成するように構成されているので、データ転
送期間を比較的長くとれてデータ転送が容易になるた
め、バスシステムの設計が容易になるという効果があ
る。
れば、制御回路は、第１のクロック、及び該第１のクロ
ックの２倍の周波数を有し、第１のクロックの立ち上が
りのタイミングが一致する場合がある第２のクロックか
ら、第１のクロックの４分の１周期のプリチャージ期間
を示すプリチャージ信号、第１のクロックの４分の１周
期のイコライズ期間を示すイコライズ信号及び第１のク
ロックの２分の１周期のデータ転送期間を示すデータ転
送信号を生成するように構成されているので、データ転
送期間を比較的長くとれてデータ転送が容易になるた
め、バスシステムの設計が容易になるという効果があ
る。
【０１１４】請求項１１記載の発明のバスシステムによ
れば、制御回路は、第１のクロック及び該第１のクロッ
クと同じ周波数を有し位相が４分の１周期ずれている第
２のクロックから、第１のクロックの４分の１周期のプ
リチャージ期間を示すプリチャージ信号、第１のクロッ
クの４分の１周期のイコライズ期間を示すイコライズ信
号及び第１のクロックの２分の１周期のデータ転送期間
を示すデータ転送信号を生成するように構成されている
ので、データ転送期間を比較的長くとれてデータ転送が
容易になるため、バスシステムの設計が容易になるとい
う効果がある。
れば、制御回路は、第１のクロック及び該第１のクロッ
クと同じ周波数を有し位相が４分の１周期ずれている第
２のクロックから、第１のクロックの４分の１周期のプ
リチャージ期間を示すプリチャージ信号、第１のクロッ
クの４分の１周期のイコライズ期間を示すイコライズ信
号及び第１のクロックの２分の１周期のデータ転送期間
を示すデータ転送信号を生成するように構成されている
ので、データ転送期間を比較的長くとれてデータ転送が
容易になるため、バスシステムの設計が容易になるとい
う効果がある。
【図１】 この発明のバスシステムの構成を示すブロッ
ク図である。
ク図である。
【図２】 図１に示したバスシステムの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】 この発明の第１実施例によるバスシステムの
バス駆動回路の構成を示す回路図である。
バス駆動回路の構成を示す回路図である。
【図４】 図３に示したバス駆動回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図５】 この発明の第１実施例によるバスシステムの
レシーバ回路の構成を示す回路図である。
レシーバ回路の構成を示す回路図である。
【図６】 図５に示したレシーバ回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図７】 この発明の第２実施例によるバスシステムの
バス駆動回路及びその制御回路の構成を示す回路図であ
る。
バス駆動回路及びその制御回路の構成を示す回路図であ
る。
【図８】 図７に示したバス駆動回路及びその制御回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図９】 この発明の第２実施例によるバスシステムの
レシーバ回路の構成を示す回路図である。
レシーバ回路の構成を示す回路図である。
【図１０】 図９に示したバス駆動回路及びその制御回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図１１】 この発明の第３実施例によるバスシステム
のレシーバ回路及びその制御回路を示す回路図である。
のレシーバ回路及びその制御回路を示す回路図である。
【図１２】 図１１に示したレシーバ回路及びその制御
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図１３】 この発明の第４実施例によるバスシステム
のバス駆動回路及びその制御回路の構成を示す回路図で
ある。
のバス駆動回路及びその制御回路の構成を示す回路図で
ある。
【図１４】 図１３に示したバス駆動回路及び制御回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図１５】 この発明のバスシステムの他の構成を示す
ブロック図である。
ブロック図である。
【図１６】 従来のバスシステムの構成の一例を示すブ
ロック図である。
ロック図である。
【図１７】 従来のバス駆動回路の構成の一例を示す回
路図である。
路図である。
【図１８】 図１７に示したバス駆動回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
１ バス、１ｃ 寄生容量、２１，２２，８１，８５
回路ブロック、２３，８２，８６ バス駆動回路、２
４，２６ 内部信号線、２５ レシーバ回路、２７ 制
御回路、３０，３１ データ線、４５ 変換回路。
回路ブロック、２３，８２，８６ バス駆動回路、２
４，２６ 内部信号線、２５ レシーバ回路、２７ 制
御回路、３０，３１ データ線、４５ 変換回路。
Claims (11)
- 【請求項１】 集積回路内に形成され、プリチャージ期
間、イコライズ期間及びデータ転送期間を順に経てデー
タ線毎にそれぞれ異なる情報を伝達するバスを駆動する
バス駆動回路であって、 前記集積回路内に形成され、前記バスに含まれて所定の
容量を持つ第１及び第２のデータ線間に接続され、前記
イコライズ期間にその期間を示すイコライズ信号に応じ
て前記第１及び第２のデータ線を接続するための第１の
スイッチ手段と、 前記集積回路内に形成され、前記第１のデータ線に接続
された第１の端子、及び第１の電源に接続された第２の
端子を有し、前記プリチャージ期間に該第１の端子と該
第２の端子との間を接続する第２のスイッチ手段と、 前記集積回路内に形成され、前記第２のデータ線に接続
された第１の端子、及び第２の電源に接続された第２の
端子を有し、前記プリチャージ期間に該第１の端子と該
第２の端子との間を接続する第３のスイッチ手段と、 前記集積回路内に形成され、前記第１のデータ線に接続
された第１の端子、第１の電源に接続された第２の端
子、及び前記第１のデータ線で伝達する情報を示す第１
の入力信号を受け取る制御端子を有し、前記データ転送
期間に該制御端子で受け取る前記第１の入力信号に基づ
いて該第１の端子と該第２の端子との間の接続を選択的
に行う第４のスイッチ手段、または、前記集積回路内に
形成され、前記第２のデータ線に接続された第１の端
子、第２の電源に接続された第２の端子、及び前記第２
のデータ線で伝達する情報を示す第２の入力信号を受け
取る制御端子を有し、前記データ転送期間に該制御端子
で受け取る前記第２の入力信号に基づいて、該第１の端
子と該第２の端子との間の接続を選択的に行う第５のス
イッチ手段のうちの少なくとも一方とを備える、バス駆
動回路。 - 【請求項２】 集積回路内に形成され、プリチャージ期
間、イコライズ期間及びデータ転送期間を順に経てデー
タ線毎にそれぞれ異なる情報を伝達するバスを駆動する
バス駆動回路であって、 前記集積回路内に形成され、前記バスに含まれて所定の
容量を持つ第１及び第２のデータ線間に接続され、前記
イコライズ期間に、その期間を示すイコライズ信号に応
じて前記第１及び第２のデータ線を接続するための第１
のスイッチ手段と、 前記集積回路内に形成され、前記第１のデータ線に接続
された第１の端子、第１の電源に接続された第２の端
子、及び前記第１のデータ線で伝達する情報を示す第１
の入力信号を受け取る制御端子を有し、前記プリチャー
ジ期間に該第１の端子と該第２の端子との間を接続し、
前記データ転送期間に該制御端子で受け取る前記第１の
入力信号に基づいて該第１の端子と該第２の端子との間
の接続を選択的に行う第２のスイッチ手段と、 前記集積回路内に形成され、前記第２のデータ線に接続
された第１の端子、第２の電源に接続された第２の端
子、及び前記第２のデータ線で伝達する情報を示す第２
の入力信号を受け取る制御端子を有し、前記プリチャー
ジ期間に該第１の端子と該第２の端子との間を接続し、
前記データ転送期間に該制御端子で受け取る前記第２の
入力信号に基づいて、該第１の端子と該第２の端子との
間の接続を選択的に行う第３のスイッチ手段とを備え
る、バス駆動回路。 - 【請求項３】 前記第２のスイッチ手段は、前記第１の
データ線に接続された第１の電流電極、前記第１の電源
に接続された第２の電流電極、及び前記第１の入力信号
を受け取る制御電極を有する第１導電型の第１のＭＯＳ
トランジスタを備え、 前記第３のスイッチ手段は、前記第２のデータ線に接続
された第１の電流電極、前記第２の電源に接続された第
２の電流電極、及び前記第２の入力信号を受け取る制御
電極を有する第２導電型の第２のＭＯＳトランジスタを
備える、請求項２記載のバス駆動回路。 - 【請求項４】 前記第２のスイッチ手段は、 前記第１のデータ線に接続された第１の電流電極、前記
第１の電源に接続された第２の電流電極、及び制御電極
を有する第１導電型の第１のＭＯＳトランジスタと、 前記プリチャージ期間を示すプリチャージ信号、前記イ
コライズ信号及び第１の入力信号を入力し、前記プリチ
ャージ期間には、前記第１のＭＯＳトランジスタを導通
状態とする信号を、前記イコライズ期間には前記第１の
ＭＯＳトランジスタを非導通状態とする信号を、前記デ
ータ転送期間には前記第１の入力信号を前記第１のＭＯ
Ｓトランジスタの前記制御電極に対して出力する第１の
変換回路とを備え、 前記第３のスイッチ手段は、 前記第２のデータ線に接続された第１の電流電極、前記
第２の電源に接続された第２の電流電極、及び制御電極
を有する第２導電型の第２のＭＯＳトランジスタと、 前記プリチャージ信号、前記イコライズ信号及び第２の
入力信号を入力し、前記プリチャージ期間には、前記第
２のＭＯＳトランジスタを導通状態とする信号を、前記
イコライズ期間には前記第２のＭＯＳトランジスタを非
導通状態とする信号を、前記データ転送期間には前記第
２の入力信号を前記第２のＭＯＳトランジスタの前記制
御電極に対して出力する第２の変換回路とを備える、請
求項２記載のバス駆動回路。 - 【請求項５】 第１の電源の出力電位及び該第１の電源
の出力電位と第２の電源の出力電位の中間の電位の間で
振幅する信号を伝送するデータ線に接続され、該データ
線から情報を受け取るレシーバ回路であって、 前記データ線に接続された制御電極、第１の電源に接続
された第１の電流電極、及び第２の電流電極を有する第
１導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタの前記第２の電流電極に
接続された第１の電流電極、プリチャージ期間を示すプ
リチャージ信号を受ける制御電極、及び所定の容量を有
する信号線に接続された第２の電流電極を有する第１導
電型の第２のＭＯＳトランジスタと、 第２の電源に接続された第１の電流電極、前記信号線に
接続された第２の電流電極、及び前記プリチャージ信号
を受ける制御電極を有する第２導電型の第３のＭＯＳト
ランジスタとを備え、 プリチャージ期間に前記第２のＭＯＳトランジスタが非
導通になると共に前記第３のＭＯＳトランジスタが導通
状態となり、データ線から信号を受け取るときには前記
第２のＭＯＳトランジスタが導通状態となると共に前記
第３のＭＯＳトランジスタが非導通状態となることを特
徴とする、レシーバ回路。 - 【請求項６】 前記信号線に接続された一方端、及び他
方端を有し、前記プリチャージ期間に非導通状態とな
り、前記データ線を通して伝送された信号に応じた出力
が前記信号線に出力されている期間のうちの少なくとも
一部の期間で導通状態となるトランスファゲートと、 前記トランスファゲートの前記他方端に接続された入力
端子、及び出力端子とを有し、２つの安定な状態を持
ち、該入力端子に与えられるデータによって２つの安定
な状態のうちの一方の状態を取るとともにその状態に応
じた信号を該出力端子から出力するデータ保持手段とを
さらに備える、請求項５記載のレシーバ回路。 - 【請求項７】 集積回路内に設けられ、第１の容量を有
する第１のデータ線及び第２の容量を有する第２のデー
タ線を含む複数のデータ線を有し、前記第１のデータ線
を第１の電源に接続するとともに前記第２のデータ線を
第２の電源に接続するプリチャージ期間、複数の前記デ
ータ線を前記第１及び第２の電源と接続しないようにす
るとともに前記第１のデータ線と前記第２のデータ線と
を互いに接続するイコライズ期間、及び前記各データ線
にそれぞれ異なる情報を伝達するデータ転送期間を順に
経ることによって複数の回路ブロック間で情報転送を行
うためのバスと、 前記集積回路内に形成され、前記第１及び第２のデータ
線間に接続され、前記イコライズ期間にその期間を示す
イコライズ信号に応じて前記第１及び第２のデータ線を
接続するための第１のスイッチ手段、前記集積回路内に
形成され、前記第１のデータ線に接続された第１の端
子、第１の電源に接続された第２の端子、及び前記第１
のデータ線で伝達する情報を示す第１の入力信号を受け
取る制御端子を有し、前記プリチャージ期間に該第１の
端子と該第２の端子との間を接続する第２のスイッチ手
段、前記集積回路内に形成され、前記第２のデータ線に
接続された第１の端子、第２の電源に接続された第２の
端子を有し、前記プリチャージ期間に該第１の端子と該
第２の端子との間を接続する第３のスイッチ手段、並び
に前記集積回路内に形成され、前記第１のデータ線に接
続された第１の端子、第１の電源に接続された第２の端
子を有し、前記データ転送期間に該制御端子で受け取る
前記第１の入力信号に基づいて該第１の端子と該第２の
端子との間の接続を選択的に行う第４のスイッチ手段、
または、前記集積回路内に形成され、前記第２のデータ
線に接続された第１の端子、第２の電源に接続された第
２の端子、及び前記第２のデータ線で伝達する情報を示
す第２の入力信号を受け取る制御端子を有し、前記デー
タ転送期間に該制御端子で受け取る前記第２の入力信号
に基づいて、該第１の端子と該第２の端子との間の接続
を選択的に行う第５のスイッチ手段のうちの少なくとも
一方を有するバス駆動回路と、 前記集積回路内に設けられ、前記第１または第２のデー
タ線のうちの少なくとも一方に接続され、前記第１また
は第２のデータ線を通して伝達された信号に応じて前記
第１の電源が出力する電位と前記第２の電源が出力する
電位との間で振幅する信号を出力するレシーバ回路と、 前記集積回路内に設けられ、少なくとも前記バス駆動回
路と前記レシーバ回路とに接続され、前記データ転送期
間を指示するデータ転送信号を少なくとも出力する制御
回路とを備える、バスシステム。 - 【請求項８】 集積回路内に設けられ、第１の容量を有
する第１のデータ線及び第２の容量を有する第２のデー
タ線を含む複数のデータ線を有し、前記第１のデータ線
を第１の電源に接続するとともに前記第２のデータ線を
第２の電源に接続するプリチャージ期間、複数の前記デ
ータ線を前記第１及び第２の電源と接続しないようにす
るとともに前記第１のデータ線と前記第２のデータ線と
を互いに接続するイコライズ期間、及び前記各データ線
にそれぞれ異なる情報を伝達するデータ転送期間を順に
経ることによって複数の回路ブロック間で情報転送を行
うためのバスと、 前記集積回路内に形成され、前記第１及び第２のデータ
線間に接続され、前記イコライズ期間にその期間を示す
イコライズ信号に応じて前記第１及び第２のデータ線を
接続するための第１のスイッチ手段、前記集積回路内に
形成され、前記第１のデータ線に接続された第１の端
子、第１の電源に接続された第２の端子、及び前記第１
のデータ線で伝達する情報を示す第１の入力信号を受け
取る制御端子を有し、前記プリチャージ期間に該第１の
端子と該第２の端子との間を接続し、前記データ転送期
間に該制御端子で受け取る前記第１の入力信号に基づい
て該第１の端子と該第２の端子との間の接続を選択的に
行う第２のスイッチ手段、並びに前記集積回路内に形成
され、前記第２のデータ線に接続された第１の端子、第
２の電源に接続された第２の端子、及び前記第２のデー
タ線で伝達する情報を示す第２の入力信号を受け取る制
御端子を有し、前記プリチャージ期間に該第１の端子と
該第２の端子との間を接続し、前記データ転送期間に該
制御端子で受け取る前記第２の入力信号に基づいて、該
第１の端子と該第２の端子との間の接続を選択的に行う
第３のスイッチ手段を有するバス駆動回路と、 前記集積回路内に設けられ、前記第１または第２のデー
タ線のうちの少なくとも一方に接続され、前記第１また
は第２のデータ線を通して伝達された信号に応じて前記
第１の電源が出力する電位と前記第２の電源が出力する
電位との間で振幅する信号を出力するレシーバ回路と、 前記集積回路内に設けられ、少なくとも前記バス駆動回
路と前記レシーバ回路とに接続され、前記データ転送期
間を指示するデータ転送信号を少なくとも出力する制御
回路とを備える、バスシステム。 - 【請求項９】 前記レシーバ回路は、 前記第１または第２のデータ線に接続された制御電極、
前記第１または第２の電源に接続された第１の電流電
極、及び第２の電流電極を有する第１導電型の第１のＭ
ＯＳトランジスタと、 前記第１のＭＯＳトランジスタの前記第２の電流電極に
接続された第１の電流電極、前記データ転送信号を受け
る制御電極、及び所定の容量を有する信号線に接続され
た第２の電流電極を有する第１導電型の第２のＭＯＳト
ランジスタと、 前記第１または第２の電源のうち前記第１のＭＯＳトラ
ンジスタの前記第１の電流電極が接続されていない方の
電源に接続された第１の電流電極、前記信号線に接続さ
れた第２の電流電極、及び前記データ転送信号を受ける
制御電極を有する第２導電型の第３のＭＯＳトランジス
タとを備え、 データ転送期間以外の期間に前記第２のＭＯＳトランジ
スタが非導通になると共に前記第３のＭＯＳトランジス
タが導通状態となり、データ線から信号を受け取る前記
データ転送期間には前記第２のＭＯＳトランジスタが導
通状態となると共に前記第３のＭＯＳトランジスタが非
導通状態となることを特徴とする、請求項７または請求
項８記載のバスシステム。 - 【請求項１０】 前記制御回路は、第１のクロック、及
び該第１のクロックの２倍の周波数を有し、前記第１の
クロックの立ち上がりのタイミングが一致する場合があ
る第２のクロックから、第１のクロックの４分の１周期
のプリチャージ期間を示すプリチャージ信号、前記第１
のクロックの４分の１周期のイコライズ期間を示すイコ
ライズ信号及び前記第１のクロックの２分の１周期のデ
ータ転送期間を示す前記データ転送信号を生成すること
を特徴とする、請求項７または請求項８記載のバスシス
テム。 - 【請求項１１】 前記制御回路は、第１のクロック及び
該第１のクロックと同じ周波数を有し位相が４分の１周
期ずれている第２のクロックから、前記第１のクロック
の４分の１周期のプリチャージ期間を示すプリチャージ
信号、前記第１のクロックの４分の１周期のイコライズ
期間を示すイコライズ信号及び前記第１のクロックの２
分の１周期のデータ転送期間を示す前記データ転送信号
を生成することを特徴とする、請求項７または請求項８
記載のバスシステム。
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