JPH08320824A - メモリ制御装置及び情報処理システム - Google Patents
メモリ制御装置及び情報処理システムInfo
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- JPH08320824A JPH08320824A JP7124697A JP12469795A JPH08320824A JP H08320824 A JPH08320824 A JP H08320824A JP 7124697 A JP7124697 A JP 7124697A JP 12469795 A JP12469795 A JP 12469795A JP H08320824 A JPH08320824 A JP H08320824A
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- memory
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- bank
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Abstract
(57)【要約】
【目的】複数バンク構成のメモリに対するリード時及び
ライト時の両方の場合に高速なデータ転送を可能とす
る。 【構成】メモリ制御装置は、ライト時とリード時でアク
セス順次を切り換え、ライト時はインターリーブにより
メモリを構成する各バンクに交替で書き込み、リード時
は各バンク毎に該バンクに対するカラムアドレスストロ
ーブ信号をクロッキングして該バンクから連続して読み
出す動作を各バンクに対して順番に行う。これにより、
ライト時にはページライトサイクル時間よりも短い周期
でのライトが可能になる。また、リード時には、インタ
ーリーブをせずにページリードで同一バンクのメモリを
連続してアクセスすることができるので、高速にリード
アクセスを行うことができる。
ライト時の両方の場合に高速なデータ転送を可能とす
る。 【構成】メモリ制御装置は、ライト時とリード時でアク
セス順次を切り換え、ライト時はインターリーブにより
メモリを構成する各バンクに交替で書き込み、リード時
は各バンク毎に該バンクに対するカラムアドレスストロ
ーブ信号をクロッキングして該バンクから連続して読み
出す動作を各バンクに対して順番に行う。これにより、
ライト時にはページライトサイクル時間よりも短い周期
でのライトが可能になる。また、リード時には、インタ
ーリーブをせずにページリードで同一バンクのメモリを
連続してアクセスすることができるので、高速にリード
アクセスを行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの主記
憶、または、表示データを格納する画像メモリのリード
及びライトの制御を行う装置に係わり、特に、メモリの
リード及びライトの処理性能の向上を図るためのメモリ
制御技術に関する。
憶、または、表示データを格納する画像メモリのリード
及びライトの制御を行う装置に係わり、特に、メモリの
リード及びライトの処理性能の向上を図るためのメモリ
制御技術に関する。
【０００２】
【従来の技術】従来、メモリとメモリを制御する装置と
の間のデータ転送性能を向上させるため、インターリー
ブという技術が用いられている。以下、ダイナミックメ
モリ、ダイナミックメモリのページアクセスについて説
明した後、インターリーブの説明をする。
の間のデータ転送性能を向上させるため、インターリー
ブという技術が用いられている。以下、ダイナミックメ
モリ、ダイナミックメモリのページアクセスについて説
明した後、インターリーブの説明をする。
【０００３】まず、ダイナミックメモリ（ＤＲＡＭ）の
基本動作について説明する。ＤＲＡＭでは、／ＲＡＳ
（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）と／ＣＡＳ
（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）の２
本の制御信号を基本とし、制御を行う。ここで、‘／’
はオーバーバーの代りを示し、アクティブローを意味す
る。その他に、／ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）
と／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）という信号を用
い、リードとライトの区別を制御する。
基本動作について説明する。ＤＲＡＭでは、／ＲＡＳ
（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）と／ＣＡＳ
（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）の２
本の制御信号を基本とし、制御を行う。ここで、‘／’
はオーバーバーの代りを示し、アクティブローを意味す
る。その他に、／ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）
と／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）という信号を用
い、リードとライトの区別を制御する。
【０００４】ＤＲＡＭの通常のリードまたはライトアク
セスは、図１２に示すように、／ＲＡＳ、／ＣＡＳを順
に立ち下げることにより行う。リードまたはライトのア
ドレスの指定は、／ＲＡＳ及び／ＣＡＳの立ち下げ時
に、アドレス信号線にＲＡ（Ｒｏｗ Ａｄｄｒｅｓｓ）
とＣＡ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）の２つのアド
レスを指定することにより行う。
セスは、図１２に示すように、／ＲＡＳ、／ＣＡＳを順
に立ち下げることにより行う。リードまたはライトのア
ドレスの指定は、／ＲＡＳ及び／ＣＡＳの立ち下げ時
に、アドレス信号線にＲＡ（Ｒｏｗ Ａｄｄｒｅｓｓ）
とＣＡ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）の２つのアド
レスを指定することにより行う。
【０００５】ＤＲＡＭのリードとライトに関するモード
は、Ｅａｒｌｙ Ｗｒｉｔｅモードと、Ｅａｒｌｙ Ｗ
ｒｉｔｅでないモードの２つに分類することができる。
この２つのモードは、／ＣＡＳの立ち下げ時の／ＷＥの
値により区別され、／ＣＡＳの立ち下げ時に／ＷＥの値
がＬｏｗの場合はＥａｒｌｙ Ｗｒｉｔｅモードとな
り、／ＣＡＳの立ち下げ時に／ＷＥの値がＨｉｇｈの場
合はＥａｒｌｙ Ｗｒｉｔｅでないモードとなる。
は、Ｅａｒｌｙ Ｗｒｉｔｅモードと、Ｅａｒｌｙ Ｗ
ｒｉｔｅでないモードの２つに分類することができる。
この２つのモードは、／ＣＡＳの立ち下げ時の／ＷＥの
値により区別され、／ＣＡＳの立ち下げ時に／ＷＥの値
がＬｏｗの場合はＥａｒｌｙ Ｗｒｉｔｅモードとな
り、／ＣＡＳの立ち下げ時に／ＷＥの値がＨｉｇｈの場
合はＥａｒｌｙ Ｗｒｉｔｅでないモードとなる。
【０００６】Ｅａｒｌｙ Ｗｒｉｔｅモード（図１３）
では、／ＯＥの値に関係無く（／ＯＥに関しては後
述）、データ入出力は入力モードとなり、／ＣＡＳの立
ち下がり時のデータ入力がＤＲＡＭのＲＡ及びＣＡで指
定される位置に書き込まれる。
では、／ＯＥの値に関係無く（／ＯＥに関しては後
述）、データ入出力は入力モードとなり、／ＣＡＳの立
ち下がり時のデータ入力がＤＲＡＭのＲＡ及びＣＡで指
定される位置に書き込まれる。
【０００７】Ｅａｒｌｙ Ｗｒｉｔｅでないモード（図
１４）では、／ＯＥと／ＣＡＳがともにＬｏｗの間デー
タ入出力が出力モードとなり、ＤＲＡＭのＲＡ及びＣＡ
で指定される位置のデータがデータ入出力から出力され
る（図１４（ａ））。また、／ＣＡＳを立ち下げた後、
／ＯＥをＨｉｇｈに保ち、データ入出力を入力状態に
し、データを外部から入力した状態で／ＷＥを立ち下げ
ると、／ＷＥの立ち下げ時のデータ入出力の値が、ＤＲ
ＡＭのＲＡ及びＣＡで指定される位置に書き込まれる
（図１４（ｂ））。このライト法をＤｅｌａｙｅｄ Ｗ
ｒｉｔｅと呼ぶ。
１４）では、／ＯＥと／ＣＡＳがともにＬｏｗの間デー
タ入出力が出力モードとなり、ＤＲＡＭのＲＡ及びＣＡ
で指定される位置のデータがデータ入出力から出力され
る（図１４（ａ））。また、／ＣＡＳを立ち下げた後、
／ＯＥをＨｉｇｈに保ち、データ入出力を入力状態に
し、データを外部から入力した状態で／ＷＥを立ち下げ
ると、／ＷＥの立ち下げ時のデータ入出力の値が、ＤＲ
ＡＭのＲＡ及びＣＡで指定される位置に書き込まれる
（図１４（ｂ））。このライト法をＤｅｌａｙｅｄ Ｗ
ｒｉｔｅと呼ぶ。
【０００８】図１４（ｃ）に示すように、Ｅａｒｌｙ
Ｗｒｉｔｅでないモードで、リードとＤｅｌａｙｅｄ
Ｗｒｉｔｅを／ＣＡＳをＬｏｗに保ったままにして、連
続して行うことができる。このときには、ＤＲＡＭのＲ
Ａ、ＣＡで指定される位置を読んだ後、同じ位置にデー
タを書き込むことができる。このアクセス法をリードモ
ディファイライトと呼ぶ。これは、同じ位置のリードと
ライトを連続して行う処理を高速化するのに有効であ
る。この例としては、複数のビットに同時に書き込むメ
モリシステムで、元のデータの一部を書き換えたいとき
に、１回読んで一部を更新し、書き戻す場合が挙げられ
る。
Ｗｒｉｔｅでないモードで、リードとＤｅｌａｙｅｄ
Ｗｒｉｔｅを／ＣＡＳをＬｏｗに保ったままにして、連
続して行うことができる。このときには、ＤＲＡＭのＲ
Ａ、ＣＡで指定される位置を読んだ後、同じ位置にデー
タを書き込むことができる。このアクセス法をリードモ
ディファイライトと呼ぶ。これは、同じ位置のリードと
ライトを連続して行う処理を高速化するのに有効であ
る。この例としては、複数のビットに同時に書き込むメ
モリシステムで、元のデータの一部を書き換えたいとき
に、１回読んで一部を更新し、書き戻す場合が挙げられ
る。
【０００９】なお、１ビット構成（メモリパッケージか
らデータが１ビットしか出ていない構成）では、／ＯＥ
が無く、データの入力と出力が別信号になっている。
らデータが１ビットしか出ていない構成）では、／ＯＥ
が無く、データの入力と出力が別信号になっている。
【００１０】次に、ページアクセスについて説明する。
Ｒｏｗ Ａｄｄｒｅｓｓが等しい連続したアクセス間で
は、／ＲＡＳをＬｏｗに保ったまま、／ＣＡＳの立ち下
げ、立ち上げを繰り返すことでアクセスを実行すること
ができる（図１５）。／ＲＡＳをＬｏｗに保ったまま、
２回以上のアクセスを行うことをページアクセスと呼
ぶ。ページアクセスでは、リード、アーリーライト、デ
ィレイドライト及びリードモディファイライトを混在さ
せることができるが、特に、ライトだけをページアクセ
スで行うことをページライトアクセス、リードだけをペ
ージアクセスで行うことをページリードアクセスと呼
ぶ。
Ｒｏｗ Ａｄｄｒｅｓｓが等しい連続したアクセス間で
は、／ＲＡＳをＬｏｗに保ったまま、／ＣＡＳの立ち下
げ、立ち上げを繰り返すことでアクセスを実行すること
ができる（図１５）。／ＲＡＳをＬｏｗに保ったまま、
２回以上のアクセスを行うことをページアクセスと呼
ぶ。ページアクセスでは、リード、アーリーライト、デ
ィレイドライト及びリードモディファイライトを混在さ
せることができるが、特に、ライトだけをページアクセ
スで行うことをページライトアクセス、リードだけをペ
ージアクセスで行うことをページリードアクセスと呼
ぶ。
【００１１】また、ページリードアクセスをさらに高速
化する手法として、ハイパーページリードと呼ばれる手
法がある。通常のページリードでは／ＣＡＳをＨｉｇｈ
にすると、出力データがハイインピーダンス状態になる
のに対し、ハイパーページリードでは／ＣＡＳをＨｉｇ
ｈにしてもリードデータが保持され続ける。例えば、／
ＲＡＳを立ち下げた後から／ＯＥをＬｏｗレベルにし続
けてハイパーページリードサイクルを実行すると、／Ｃ
ＡＳの立ち下がりでカラムアドレスを取り込む毎にデー
タ出力が更新され、そのデータは次の／ＣＡＳの立ち下
がりまで保持される。よって、通常のページモードに比
べると、／ＣＡＳプリチャージ時間の分だけ出力が拡張
でき、リードデータが不確定な無駄な時間が無くなり、
ページリードサイクル時間がさらに短縮される。
化する手法として、ハイパーページリードと呼ばれる手
法がある。通常のページリードでは／ＣＡＳをＨｉｇｈ
にすると、出力データがハイインピーダンス状態になる
のに対し、ハイパーページリードでは／ＣＡＳをＨｉｇ
ｈにしてもリードデータが保持され続ける。例えば、／
ＲＡＳを立ち下げた後から／ＯＥをＬｏｗレベルにし続
けてハイパーページリードサイクルを実行すると、／Ｃ
ＡＳの立ち下がりでカラムアドレスを取り込む毎にデー
タ出力が更新され、そのデータは次の／ＣＡＳの立ち下
がりまで保持される。よって、通常のページモードに比
べると、／ＣＡＳプリチャージ時間の分だけ出力が拡張
でき、リードデータが不確定な無駄な時間が無くなり、
ページリードサイクル時間がさらに短縮される。
【００１２】次に、インターリーブについて説明する。
インターリーブとは、図１６に示すように、複数のメモ
リバンク０、１に対してアドレス及びデータを共通に接
続し、制御信号のみを各バンク毎に接続し、各バンク毎
の制御信号のタイミングをずらすことにより、バンク毎
に制御を行うものである。例えば、ライト時には、各バ
ンクで／ＣＡＳまたは／ＷＥの立ち下がりのタイミング
をずらし、書き込みデータを各／ＣＡＳの立ち下がり時
に確定させることで、バンク毎に各バンクに対応するデ
ータを書き込む。また、リード時には、各バンクで／Ｃ
ＡＳまたは／ＯＥを順にＬｏｗレベルにすることによ
り、リードデータを各バンクから順に出力させ、順にメ
モリを制御するＬＳＩ内に取り込むものである。
インターリーブとは、図１６に示すように、複数のメモ
リバンク０、１に対してアドレス及びデータを共通に接
続し、制御信号のみを各バンク毎に接続し、各バンク毎
の制御信号のタイミングをずらすことにより、バンク毎
に制御を行うものである。例えば、ライト時には、各バ
ンクで／ＣＡＳまたは／ＷＥの立ち下がりのタイミング
をずらし、書き込みデータを各／ＣＡＳの立ち下がり時
に確定させることで、バンク毎に各バンクに対応するデ
ータを書き込む。また、リード時には、各バンクで／Ｃ
ＡＳまたは／ＯＥを順にＬｏｗレベルにすることによ
り、リードデータを各バンクから順に出力させ、順にメ
モリを制御するＬＳＩ内に取り込むものである。
【００１３】
【発明が解決しようとする課題】上述のインターリーブ
によるメモリへのアクセス転送性能を向上させる方法で
は、ライトの転送性能は向上するが、リードの転送性能
向上の効果は少ない。これは、バス・コンテンションと
呼ばれるものを考慮しなければならないからである。バ
ス・コンテンションとは、同一の信号線に対し、複数の
メモリ、メモリ制御ＬＳＩ等のＬＳＩが、その信号線を
同時に駆動することである。バス・コンテンションが起
こると、同時に信号線を駆動したＬＳＩの出力バッファ
間で、大電流が流れ、発熱、ノイズの増大、ＬＳＩの寿
命の短縮等の問題が起こる。
によるメモリへのアクセス転送性能を向上させる方法で
は、ライトの転送性能は向上するが、リードの転送性能
向上の効果は少ない。これは、バス・コンテンションと
呼ばれるものを考慮しなければならないからである。バ
ス・コンテンションとは、同一の信号線に対し、複数の
メモリ、メモリ制御ＬＳＩ等のＬＳＩが、その信号線を
同時に駆動することである。バス・コンテンションが起
こると、同時に信号線を駆動したＬＳＩの出力バッファ
間で、大電流が流れ、発熱、ノイズの増大、ＬＳＩの寿
命の短縮等の問題が起こる。
【００１４】インターリーブでリードを行う場合、複数
のメモリバンクで同一の信号線を駆動するが、タイミン
グをずらすことで、バス・コンテンションの発生を避け
る。
のメモリバンクで同一の信号線を駆動するが、タイミン
グをずらすことで、バス・コンテンションの発生を避け
る。
【００１５】このため、インターリーブでのリード時に
は、メモリのゲートディレイ及びメモリを制御するＬＳ
Ｉのゲートディレイを考慮しても、複数のメモリバンク
間で信号線を駆動するタイミングが重ならないように充
分な時間間隔を置く必要があり、この時間間隔のために
インターリーブによる高速化の効果が発揮されない。
は、メモリのゲートディレイ及びメモリを制御するＬＳ
Ｉのゲートディレイを考慮しても、複数のメモリバンク
間で信号線を駆動するタイミングが重ならないように充
分な時間間隔を置く必要があり、この時間間隔のために
インターリーブによる高速化の効果が発揮されない。
【００１６】本発明は、複数バンク構成のメモリに対す
るリード時及びライト時の両方の場合に高速なデータ転
送を可能とするメモリ制御装置及び情報処理システムを
提供することを目的とする。
るリード時及びライト時の両方の場合に高速なデータ転
送を可能とするメモリ制御装置及び情報処理システムを
提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的は、メモリ制御
装置を、インターリーブによりメモリを構成する各バン
クに交替で書き込んでメモリに対するライトを行うイン
ターリーブ書き込み手段と、各バンク毎にページモード
で連続して読み出す動作を各バンクに対して順番に行う
ことによりメモリに対するリードを行うページモード読
み出し手段と、中央処理装置からのバスを経由してのメ
モリに対するアクセスに応じて、該アクセスがライトア
クセスならば前記インターリーブ書き込み手段を用い、
リードアクセスならば前記ページモード読み出し手段を
用いるアクセス順序切り換え手段を有するように構成す
ることによって達成される。
装置を、インターリーブによりメモリを構成する各バン
クに交替で書き込んでメモリに対するライトを行うイン
ターリーブ書き込み手段と、各バンク毎にページモード
で連続して読み出す動作を各バンクに対して順番に行う
ことによりメモリに対するリードを行うページモード読
み出し手段と、中央処理装置からのバスを経由してのメ
モリに対するアクセスに応じて、該アクセスがライトア
クセスならば前記インターリーブ書き込み手段を用い、
リードアクセスならば前記ページモード読み出し手段を
用いるアクセス順序切り換え手段を有するように構成す
ることによって達成される。
【００１８】なお、ページモード読み出し手段におい
て、各ページ毎にハイパーページモードで連続して読み
出すようにしてもよい。
て、各ページ毎にハイパーページモードで連続して読み
出すようにしてもよい。
【００１９】また、上記目的は、メモリ制御装置を、イ
ンターリーブによりメモリを構成する各バンクに交替で
書き込んでメモリに対するライトを行うインターリーブ
書き込み手段と、メモリの各バンク毎に、該バンクに対
するカラムアドレスストローブ信号（／ＣＡＳ）をクロ
ッキングして該バンクから連続して読み出す動作を、各
バンクに対して順番に行うことによりメモリに対するリ
ードを行うページモード読み出し手段と、中央処理装置
からのバスを経由してのメモリに対するアクセスに応じ
て、該アクセスがライトアクセスならば前記インターリ
ーブ書き込み手段を用い、リードアクセスならば前記ペ
ージモード読み出し手段を用いるアクセス順序切り換え
手段とを有するように構成することによって達成され
る。
ンターリーブによりメモリを構成する各バンクに交替で
書き込んでメモリに対するライトを行うインターリーブ
書き込み手段と、メモリの各バンク毎に、該バンクに対
するカラムアドレスストローブ信号（／ＣＡＳ）をクロ
ッキングして該バンクから連続して読み出す動作を、各
バンクに対して順番に行うことによりメモリに対するリ
ードを行うページモード読み出し手段と、中央処理装置
からのバスを経由してのメモリに対するアクセスに応じ
て、該アクセスがライトアクセスならば前記インターリ
ーブ書き込み手段を用い、リードアクセスならば前記ペ
ージモード読み出し手段を用いるアクセス順序切り換え
手段とを有するように構成することによって達成され
る。
【００２０】さらに、メモリが表示装置に表示するため
のデータを格納する画像メモリである場合、メモリを構
成する各バンクに対する表示装置の表示画面上の割当
を、前記インターリーブ書き込み手段により交替で書き
込まれる各バンクが表示画面上で隣接するように、各バ
ンクを交互に表示画面上で配置する。
のデータを格納する画像メモリである場合、メモリを構
成する各バンクに対する表示装置の表示画面上の割当
を、前記インターリーブ書き込み手段により交替で書き
込まれる各バンクが表示画面上で隣接するように、各バ
ンクを交互に表示画面上で配置する。
【００２１】また、メモリが情報処理システムの主記憶
である場合、メモリ制御装置に中央処理装置からのライ
トデータを蓄えるライトバッファを備え、中央処理装置
は、メモリを構成する各バンクの中の、前記ページモー
ド読み出し手段による１回のリードで読み出される範囲
に連続したアドレスを割り付けるようにする。
である場合、メモリ制御装置に中央処理装置からのライ
トデータを蓄えるライトバッファを備え、中央処理装置
は、メモリを構成する各バンクの中の、前記ページモー
ド読み出し手段による１回のリードで読み出される範囲
に連続したアドレスを割り付けるようにする。
【００２２】
【作用】ページライトアクセス時には、インターリーブ
でライトを行うことにより、従来通り、インターリーブ
の効果を活かし、ページライトサイクル時間より、短い
サイクル時間で、ライトを行うことができる。
でライトを行うことにより、従来通り、インターリーブ
の効果を活かし、ページライトサイクル時間より、短い
サイクル時間で、ライトを行うことができる。
【００２３】ページリードアクセス時には、インターリ
ーブを行わずに、１つのバンクのデータを連続してペー
ジアクセスでリードするように、メモリの制御方法を切
り換える。これにより、メモリの同一バンクのデータ
が、連続して同一データ線に出力されるので、異なるバ
ンクのメモリにアクセスを切り換える時、即ち、クロッ
キングさせる／ＣＡＳを別の／ＣＡＳに切り換える時の
み、コンテンションを考慮すれば良くなり、それ以外の
／ＣＡＳの立ち下げ時は、バス・コンテンションを考慮
しなくても良い分、次の／ＣＡＳの立ち下げを早く行う
ことができる。これにより、メモリリード時の転送性能
が向上する。
ーブを行わずに、１つのバンクのデータを連続してペー
ジアクセスでリードするように、メモリの制御方法を切
り換える。これにより、メモリの同一バンクのデータ
が、連続して同一データ線に出力されるので、異なるバ
ンクのメモリにアクセスを切り換える時、即ち、クロッ
キングさせる／ＣＡＳを別の／ＣＡＳに切り換える時の
み、コンテンションを考慮すれば良くなり、それ以外の
／ＣＡＳの立ち下げ時は、バス・コンテンションを考慮
しなくても良い分、次の／ＣＡＳの立ち下げを早く行う
ことができる。これにより、メモリリード時の転送性能
が向上する。
【００２４】さらに、ハイパーページ機能付きメモリを
用いてハイパーページリードを行う場合、バス・コンテ
ンションが起こらないことによるリードサイクル時間の
短縮に加え、拡張されたデータ出力時間（／ＣＡＳプリ
チャージ時間）の範囲内で、／ＣＡＳ１回のクロッキン
グにつき、メモリアクセス時間を短縮することができ
る。
用いてハイパーページリードを行う場合、バス・コンテ
ンションが起こらないことによるリードサイクル時間の
短縮に加え、拡張されたデータ出力時間（／ＣＡＳプリ
チャージ時間）の範囲内で、／ＣＡＳ１回のクロッキン
グにつき、メモリアクセス時間を短縮することができ
る。
【００２５】また、メモリが表示装置に表示するための
データを格納する画像メモリである場合、メモリの各バ
ンクを画像上で隣接する位置に配置することにより、ラ
イト時には、画像上での隣接した位置へ連続してアクセ
スが行われる。これにより、発生頻度の高い、小さい図
形の描画が高速化される。また、リード時には、読み出
し順序が画像上で連続しないが、リード処理では、画像
内の矩形の領域の転送のように、一般に大きい領域の読
み出しの発生頻度が高いので、読み出し位置が画像上で
連続しないことは、問題とならない。
データを格納する画像メモリである場合、メモリの各バ
ンクを画像上で隣接する位置に配置することにより、ラ
イト時には、画像上での隣接した位置へ連続してアクセ
スが行われる。これにより、発生頻度の高い、小さい図
形の描画が高速化される。また、リード時には、読み出
し順序が画像上で連続しないが、リード処理では、画像
内の矩形の領域の転送のように、一般に大きい領域の読
み出しの発生頻度が高いので、読み出し位置が画像上で
連続しないことは、問題とならない。
【００２６】また、メモリが情報処理システムの主記憶
である場合、メモリ制御装置内に中央処理装置からのラ
イトデータを蓄えるライトバッファを設け、ライト時に
は、中央処理装置からのライトデータをライトバッファ
に蓄えた後、各バンクに交替でアクセスを行う順序で、
ライトバッファからデータを掃き出すインターリーブで
ライトを行うことにより、ページライトサイクル時間よ
り高速にライトを行うことができる。リード時には、ペ
ージアクセスでリードを行うと、アドレス順でアクセス
することができ、中央処理装置へのデータ出力を早く始
めることができる。
である場合、メモリ制御装置内に中央処理装置からのラ
イトデータを蓄えるライトバッファを設け、ライト時に
は、中央処理装置からのライトデータをライトバッファ
に蓄えた後、各バンクに交替でアクセスを行う順序で、
ライトバッファからデータを掃き出すインターリーブで
ライトを行うことにより、ページライトサイクル時間よ
り高速にライトを行うことができる。リード時には、ペ
ージアクセスでリードを行うと、アドレス順でアクセス
することができ、中央処理装置へのデータ出力を早く始
めることができる。
【００２７】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の実施例のコンピュータシ
ステムの全体構成を示す図である。図１において、１は
システム全体の制御を行うＣＰＵ、２は主記憶、８は主
記憶を制御する主記憶制御装置、３はシステムバス、５
は画像メモリ、４は画像メモリを制御する描画制御装置
である。ＣＰＵ１と主記憶制御装置８と描画制御装置４
は、システムバス３を介してデータ送受信を行う。６は
画像メモリに格納されているデータを表示出力用のデー
タに変換するためのＲＡＭＤＡＣ、７は表示装置であ
る。
に説明する。図１は、本発明の実施例のコンピュータシ
ステムの全体構成を示す図である。図１において、１は
システム全体の制御を行うＣＰＵ、２は主記憶、８は主
記憶を制御する主記憶制御装置、３はシステムバス、５
は画像メモリ、４は画像メモリを制御する描画制御装置
である。ＣＰＵ１と主記憶制御装置８と描画制御装置４
は、システムバス３を介してデータ送受信を行う。６は
画像メモリに格納されているデータを表示出力用のデー
タに変換するためのＲＡＭＤＡＣ、７は表示装置であ
る。
【００２８】本発明のメモリ制御方法及びメモリ制御装
置は、描画制御装置４または主記憶制御装置８で実現さ
れる。以下、各々の場合について説明する。
置は、描画制御装置４または主記憶制御装置８で実現さ
れる。以下、各々の場合について説明する。
【００２９】まず、第一の実施例として、本発明のメモ
リ制御方法及びメモリ制御装置を描画制御装置４で実現
する場合について示す。
リ制御方法及びメモリ制御装置を描画制御装置４で実現
する場合について示す。
【００３０】描画制御装置４は、ＣＰＵ１から出力され
た描画要求を受け取ると、前記描画要求に対する画像メ
モリサイクルを実行するために、画像メモリ５に対する
制御信号、アドレス及びデータを出力する。この画像メ
モリ５は、ハイパーページモードサイクルでアクセス可
能であり、描画制御装置４がハイパーページモードアク
セス可能な描画要求を受け取った場合には、描画制御装
置４はハイパーページモードサイクルで画像メモリ５に
対しアクセスする。
た描画要求を受け取ると、前記描画要求に対する画像メ
モリサイクルを実行するために、画像メモリ５に対する
制御信号、アドレス及びデータを出力する。この画像メ
モリ５は、ハイパーページモードサイクルでアクセス可
能であり、描画制御装置４がハイパーページモードアク
セス可能な描画要求を受け取った場合には、描画制御装
置４はハイパーページモードサイクルで画像メモリ５に
対しアクセスする。
【００３１】図２に、第一の実施例における描画制御装
置４の構成を示す。図２において、４０はシステムバス
３と描画制御装置４の内部ブロックとの間のデータの入
出力を行うシステムバス制御部、４１は描画種を判別す
る描画種判別部、４２はシステムバス３から受け取った
アドレスを画像メモリ５にアクセスするためのアドレス
に変換する制御とともに、システムバス３と画像メモリ
５との間でデータの送受信処理を行うアドレス／データ
制御部、４３は画像メモリの制御を行う画像メモリ制御
部である。
置４の構成を示す。図２において、４０はシステムバス
３と描画制御装置４の内部ブロックとの間のデータの入
出力を行うシステムバス制御部、４１は描画種を判別す
る描画種判別部、４２はシステムバス３から受け取った
アドレスを画像メモリ５にアクセスするためのアドレス
に変換する制御とともに、システムバス３と画像メモリ
５との間でデータの送受信処理を行うアドレス／データ
制御部、４３は画像メモリの制御を行う画像メモリ制御
部である。
【００３２】システムバス制御部４０は、ＣＰＵ１から
送信されたアドレス及びデータを受け取ると、受け取っ
たアドレス及びデータを描画種判別部４１に送信する。
描画種判別部４１は、システムバス制御部４０から送信
されたアドレス及びデータにより描画種を判断し、画像
メモリ制御部４３に対して画像メモリ５のサイクル要求
を出力し、要求を受け取った事を描画種判別部４１に報
告する。
送信されたアドレス及びデータを受け取ると、受け取っ
たアドレス及びデータを描画種判別部４１に送信する。
描画種判別部４１は、システムバス制御部４０から送信
されたアドレス及びデータにより描画種を判断し、画像
メモリ制御部４３に対して画像メモリ５のサイクル要求
を出力し、要求を受け取った事を描画種判別部４１に報
告する。
【００３３】アドレス／データ制御部４２は、その画像
メモリサイクル要求に対するアドレス／データを画像メ
モリ制御部４３に出力する。サイクル要求及びアドレス
／データを受け取った画像メモリ制御部４３は、前記サ
イクル要求がページモードアクセス可能なライトサイク
ルか、ハイパーページモードアクセス可能なリードサイ
クルかにより、メモリ制御信号である／ＣＡＳの制御法
を切り換える。
メモリサイクル要求に対するアドレス／データを画像メ
モリ制御部４３に出力する。サイクル要求及びアドレス
／データを受け取った画像メモリ制御部４３は、前記サ
イクル要求がページモードアクセス可能なライトサイク
ルか、ハイパーページモードアクセス可能なリードサイ
クルかにより、メモリ制御信号である／ＣＡＳの制御法
を切り換える。
【００３４】すなわち、ページモードアクセス可能なラ
イトサイクルの場合は、／ＣＡＳをインターリーブさせ
て画像メモリに対してページライトサイクルを発行す
る。また、ハイパーページモードアクセス可能なリード
サイクルの場合は、複数本の内の１本の／ＣＡＳをクロ
ッキングさせて、同一バンクの画像メモリを連続リード
するよう制御し、画像メモリに対してハイパーページモ
ードリードサイクルを発行する。
イトサイクルの場合は、／ＣＡＳをインターリーブさせ
て画像メモリに対してページライトサイクルを発行す
る。また、ハイパーページモードアクセス可能なリード
サイクルの場合は、複数本の内の１本の／ＣＡＳをクロ
ッキングさせて、同一バンクの画像メモリを連続リード
するよう制御し、画像メモリに対してハイパーページモ
ードリードサイクルを発行する。
【００３５】図３は、描画制御装置４によるページモー
ドライトサイクルのタイミングチャートであり、図６は
同じくハイパーページモードリードサイクルのタイミン
グチャートである。図３に示すように、ページライトサ
イクルでは、インターリーブを行うのが最も効率が良
い。また、図４及び図５に示すように、ページリードサ
イクルでは、インターリーブ制御（図４）よりも、同一
の／ＣＡＳを連続してクロッキングさせる（図５）方が
バス・コンテンションを考慮する必要が無い分、リード
の繰り返し時間が短くなる。さらに、図６に示すよう
に、ハイパーページモードアクセスにすると、出力デー
タが次の／ＣＡＳの立ち下がりまで保持されるので、／
ＣＡＳ１回のクロッキングに付き、／ＣＡＳプリチャー
ジ時間の分だけリードの繰り返し時間が短くなる。
ドライトサイクルのタイミングチャートであり、図６は
同じくハイパーページモードリードサイクルのタイミン
グチャートである。図３に示すように、ページライトサ
イクルでは、インターリーブを行うのが最も効率が良
い。また、図４及び図５に示すように、ページリードサ
イクルでは、インターリーブ制御（図４）よりも、同一
の／ＣＡＳを連続してクロッキングさせる（図５）方が
バス・コンテンションを考慮する必要が無い分、リード
の繰り返し時間が短くなる。さらに、図６に示すよう
に、ハイパーページモードアクセスにすると、出力デー
タが次の／ＣＡＳの立ち下がりまで保持されるので、／
ＣＡＳ１回のクロッキングに付き、／ＣＡＳプリチャー
ジ時間の分だけリードの繰り返し時間が短くなる。
【００３６】次に、図１６における画像メモリ中のメモ
リバンク０（５０）及びメモリバンク１（５１）の画面
イメージへの割り当て方を図７に示す。画像メモリ５中
のメモリバンクが図７（ａ）のように画面イメージへ割
り当てられている場合、描画制御装置４が画像メモリ５
に対して、インターリーブによるページライトサイクル
を発行すると、画面イメージ上の左端から順に描画され
る。
リバンク０（５０）及びメモリバンク１（５１）の画面
イメージへの割り当て方を図７に示す。画像メモリ５中
のメモリバンクが図７（ａ）のように画面イメージへ割
り当てられている場合、描画制御装置４が画像メモリ５
に対して、インターリーブによるページライトサイクル
を発行すると、画面イメージ上の左端から順に描画され
る。
【００３７】また、画像メモリバンクが図７（ｂ）のよ
うに画面イメージへ割り当てられている場合、描画制御
装置４が画像メモリ５に対して、インターリーブによる
ページライトサイクルを発行すると、画面イメージ上で
は飛び飛びに描画することになる。その結果、ドット数
の少ない描画を行う時に無駄なメモリアクセスが発生
し、インターリーブによるページライトの効率が低下し
てしまう。したがって、ページライトアクセスをするに
は、図７（ａ）のような割り当てになっているのが良
い。また、ハイパーページリードアクセスも可能なの
で、結局、画像メモリ中のメモリバンクの画面イメージ
への割り当て方は、図７（ａ）のようにするのが良い。
うに画面イメージへ割り当てられている場合、描画制御
装置４が画像メモリ５に対して、インターリーブによる
ページライトサイクルを発行すると、画面イメージ上で
は飛び飛びに描画することになる。その結果、ドット数
の少ない描画を行う時に無駄なメモリアクセスが発生
し、インターリーブによるページライトの効率が低下し
てしまう。したがって、ページライトアクセスをするに
は、図７（ａ）のような割り当てになっているのが良
い。また、ハイパーページリードアクセスも可能なの
で、結局、画像メモリ中のメモリバンクの画面イメージ
への割り当て方は、図７（ａ）のようにするのが良い。
【００３８】上記第一の実施例によれば、本発明を画像
メモリに適用する場合、メモリの各バンクを画像上で隣
接した位置に配置することにより、画像上で隣接した位
置を順番にアクセスすることができ、描画処理での頻度
が高い小さい図形の描画時の性能を向上させることがで
きる。また、描画処理でのリードは主に画像内の矩形領
域の転送時に発生するため、大きな領域を読み出す。し
たがって、各バンク毎にデータをページリードで読み出
し、描画制御装置内でデータの順番を入れ換えても、処
理性能の低下にならない。
メモリに適用する場合、メモリの各バンクを画像上で隣
接した位置に配置することにより、画像上で隣接した位
置を順番にアクセスすることができ、描画処理での頻度
が高い小さい図形の描画時の性能を向上させることがで
きる。また、描画処理でのリードは主に画像内の矩形領
域の転送時に発生するため、大きな領域を読み出す。し
たがって、各バンク毎にデータをページリードで読み出
し、描画制御装置内でデータの順番を入れ換えても、処
理性能の低下にならない。
【００３９】次に本発明の第二の実施例について示す。
第二の実施例は、ライトはインターリーブ、リードはペ
ージで行うように、アクセス順序を切り換えることに関
しては、第一の実施例と同じであるが、本発明のメモリ
制御方法及びメモリ制御装置を主記憶制御装置８で実現
する点が第一の実施例と異なる。
第二の実施例は、ライトはインターリーブ、リードはペ
ージで行うように、アクセス順序を切り換えることに関
しては、第一の実施例と同じであるが、本発明のメモリ
制御方法及びメモリ制御装置を主記憶制御装置８で実現
する点が第一の実施例と異なる。
【００４０】ＣＰＵ１は、主記憶２に対し、アドレスが
連続した順番で、固定のデータ量の連続アクセスを行
う。この固定のデータ量は、通常、ＣＰＵのキャッシュ
の入れ換えの制御の単位のデータ量に等しい。
連続した順番で、固定のデータ量の連続アクセスを行
う。この固定のデータ量は、通常、ＣＰＵのキャッシュ
の入れ換えの制御の単位のデータ量に等しい。
【００４１】図８は第二の実施例における主記憶制御装
置８の構成及び動作を説明する図である。図８におい
て、８０はメモリ制御部、８００はＣＰＵからのライト
データを蓄えるライトバッファである。すなわち、第二
の実施例では、主記憶制御装置８はＣＰＵからのライト
データを蓄えるライトバッファ８００を有する。
置８の構成及び動作を説明する図である。図８におい
て、８０はメモリ制御部、８００はＣＰＵからのライト
データを蓄えるライトバッファである。すなわち、第二
の実施例では、主記憶制御装置８はＣＰＵからのライト
データを蓄えるライトバッファ８００を有する。
【００４２】図９は、第二の実施例におけるデータのメ
モリ配置を説明する図である。第二の実施例では、第一
の実施例と異なり、メモリの１つのバンクに対応するア
ドレスが連続するように配置する。そして、ＣＰＵの１
回の連続アクセスのデータ量をメモリのバンクの数で割
ったデータ量分だけ各バンクのメモリが連続するように
割り当て、ＣＰＵの１回の連続アクセスが、全バンクへ
のアクセスに対応するようにＣＰＵのアドレスとメモリ
の割り付けを対応させる。
モリ配置を説明する図である。第二の実施例では、第一
の実施例と異なり、メモリの１つのバンクに対応するア
ドレスが連続するように配置する。そして、ＣＰＵの１
回の連続アクセスのデータ量をメモリのバンクの数で割
ったデータ量分だけ各バンクのメモリが連続するように
割り当て、ＣＰＵの１回の連続アクセスが、全バンクへ
のアクセスに対応するようにＣＰＵのアドレスとメモリ
の割り付けを対応させる。
【００４３】このアドレスの対応付け方法では、図９及
び図１０に示すように、ＣＰＵ１からのライトアクセス
時には、１回のライトデータを全てメモリ制御部８０内
のライトバッファ８００に蓄え、各バンクに対して交替
でアクセスを行うように順序を変えてライトを行うこと
により、高速にライトを行うことができる。
び図１０に示すように、ＣＰＵ１からのライトアクセス
時には、１回のライトデータを全てメモリ制御部８０内
のライトバッファ８００に蓄え、各バンクに対して交替
でアクセスを行うように順序を変えてライトを行うこと
により、高速にライトを行うことができる。
【００４４】ＣＰＵ１からのリードアクセス時には、図
９及び図１１に示すように、１つのバンクからＣＰＵ１
のアドレスが連続する分、連続してリードすることを、
全バンクに対して順番に行う。これにより、ＣＰＵ１の
アドレスが連続する順序で主記憶２のリードを行うこと
ができ、最初のメモリリードの直後から、ＣＰＵ１に最
初のリードデータを読み込ませ始めることができる。
９及び図１１に示すように、１つのバンクからＣＰＵ１
のアドレスが連続する分、連続してリードすることを、
全バンクに対して順番に行う。これにより、ＣＰＵ１の
アドレスが連続する順序で主記憶２のリードを行うこと
ができ、最初のメモリリードの直後から、ＣＰＵ１に最
初のリードデータを読み込ませ始めることができる。
【００４５】上記第二の実施例によれば、本発明を主記
憶に適用する場合、メモリの１つのバンクを画像上で隣
接する位置に配置し、主記憶制御装置がライト時とリー
ド時にメモリのアクセス順序を変えることにより、ライ
ト及びリードともに高速に行うことができる。すなわ
ち、主記憶制御装置内に設けたライトバッファにＣＰＵ
からのライトデータをいったん蓄えるので、アドレスが
連続しない順序でライトを行うことが可能になり、イン
ターリーブとなる順序でライトを行うことにより高速に
ライトを行うことができる。リードは、アドレス順でア
クセスでき、ＣＰＵへのデータ出力を早く始めることが
できる。
憶に適用する場合、メモリの１つのバンクを画像上で隣
接する位置に配置し、主記憶制御装置がライト時とリー
ド時にメモリのアクセス順序を変えることにより、ライ
ト及びリードともに高速に行うことができる。すなわ
ち、主記憶制御装置内に設けたライトバッファにＣＰＵ
からのライトデータをいったん蓄えるので、アドレスが
連続しない順序でライトを行うことが可能になり、イン
ターリーブとなる順序でライトを行うことにより高速に
ライトを行うことができる。リードは、アドレス順でア
クセスでき、ＣＰＵへのデータ出力を早く始めることが
できる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
複数バンク構成のメモリの制御の仕方をライトとリード
で切り換えることにより、ライト及びリードのそれぞれ
で最高性能でのデータ転送を行うことができる。
複数バンク構成のメモリの制御の仕方をライトとリード
で切り換えることにより、ライト及びリードのそれぞれ
で最高性能でのデータ転送を行うことができる。
【００４７】具体的には、ライト時には従来通りインタ
ーリーブを使用し、ページライトサイクル時間よりも短
い周期でのライトを可能にする。
ーリーブを使用し、ページライトサイクル時間よりも短
い周期でのライトを可能にする。
【００４８】リード時には、インターリーブをせずにペ
ージリードを行う。これにより、同一バンクの画像メモ
リを連続してアクセスすることができるので、バス・コ
ンテンションを考慮しなければならないのは、異なるバ
ンクのメモリのアクセスに切り換える時のみで良くな
る。それ以外の／ＣＡＳの立ち下がりでは、バス・コン
テンションを考慮する必要が無く、その分、／ＣＡＳの
立ち下げを早めることができる。
ージリードを行う。これにより、同一バンクの画像メモ
リを連続してアクセスすることができるので、バス・コ
ンテンションを考慮しなければならないのは、異なるバ
ンクのメモリのアクセスに切り換える時のみで良くな
る。それ以外の／ＣＡＳの立ち下がりでは、バス・コン
テンションを考慮する必要が無く、その分、／ＣＡＳの
立ち下げを早めることができる。
【００４９】本発明は、ページリードサイクル時間が短
いハイパーページモードが使用可能なメモリに適用した
ときに、特に有効である。
いハイパーページモードが使用可能なメモリに適用した
ときに、特に有効である。
【００５０】メモリが表示装置に表示するためのデータ
を格納する画像メモリである場合、メモリの各バンクを
画像上で隣接する位置に配置することにより、ライト時
には画像上での隣接した位置へ連続してアクセスが行わ
れる。これにより、発生頻度の高い、小さい図形の描画
が高速化される。
を格納する画像メモリである場合、メモリの各バンクを
画像上で隣接する位置に配置することにより、ライト時
には画像上での隣接した位置へ連続してアクセスが行わ
れる。これにより、発生頻度の高い、小さい図形の描画
が高速化される。
【００５１】また、メモリが情報処理システムの主記憶
である場合、ライト時には、中央処理装置からのライト
データをライトバッファに蓄えた後、各バンクに交替で
アクセスを行う順序で、ライトバッファからデータを掃
き出すインターリーブでライトを行うことにより、ペー
ジライトサイクル時間より高速にライトを行うことがで
きる。リード時には、ページアクセスでリードを行う
と、アドレス順でアクセスすることができ、中央処理装
置へのデータ出力を早く始めることができる。
である場合、ライト時には、中央処理装置からのライト
データをライトバッファに蓄えた後、各バンクに交替で
アクセスを行う順序で、ライトバッファからデータを掃
き出すインターリーブでライトを行うことにより、ペー
ジライトサイクル時間より高速にライトを行うことがで
きる。リード時には、ページアクセスでリードを行う
と、アドレス順でアクセスすることができ、中央処理装
置へのデータ出力を早く始めることができる。
【図１】本発明を用いたコンピューターシステムの全体
構成図である。
構成図である。
【図２】本発明の第一の実施例の描画制御装置のブロッ
ク構成図である。
ク構成図である。
【図３】インターリーブ時のページライトサイクルのタ
イミングチャートである。
イミングチャートである。
【図４】／ＣＡＳのインターリーブ制御によるページリ
ードサイクルのタイミングチャートである。
ードサイクルのタイミングチャートである。
【図５】１本の／ＣＡＳをクロッキングさせた場合のペ
ージリードサイクルのタイミングチャートである。
ージリードサイクルのタイミングチャートである。
【図６】ハイパーページリードサイクルのタイミングチ
ャートである。
ャートである。
【図７】画像メモリ中のメモリバンクの画像イメージへ
の割り当てを示す図である。
の割り当てを示す図である。
【図８】本発明の第二の実施例の主記憶制御装置の構成
を説明する図である。
を説明する図である。
【図９】本発明の第二の実施例における主記憶メモリマ
ップを説明する図である。
ップを説明する図である。
【図１０】主記憶へのライトデータの書き込み順序を示
す図である。
す図である。
【図１１】ＣＰＵへのリードデータの出力タイミングを
示す図である。
示す図である。
【図１２】ＲＡＳ及びＣＡＳ基本動作の説明図である。
【図１３】アーリーライトモードの説明図である。
【図１４】アーリーライトでないモードの説明図であ
る。
る。
【図１５】ページライトモード(アーリーライトモード)
の説明図である。
の説明図である。
【図１６】インターリーブする場合の画像メモリ制御部
の構成図である。
の構成図である。
１…ＣＰＵ ２…主記憶装置 ３…システムバス ４…描画制御装置 ５…画像メモリ ６…ＲＡＭＤＡＣ ７…表示装置 ８…主記憶制御装置 ４０…システムバス制御部 ４１…描画種判別部 ４２…アドレス／データ制御部 ４３…画像メモリ制御部 ５０…メモリバンク０ ５１…メモリバンク１ ８０…メモリ制御部 ４３０…シーケンサＬＳＩ ４３１…データ作成ＬＳＩ ８００…ライトバッファ
Claims (6)
- 【請求項１】中央処理装置と、複数のバンクから構成さ
れるメモリと、該メモリを制御するメモリ制御装置と、
前記中央処理装置、前記メモリ及び前記メモリ制御装置
が接続されるバスとを有する情報処理システムにおける
メモリ制御装置であって、 前記メモリは、ページモードのアクセスモードを有し、 前記メモリ制御装置は、インターリーブにより前記メモ
リを構成する前記複数のバンクの各バンクに交替で書き
込んで前記メモリに対するライトを行うインターリーブ
書き込み手段と、前記複数のバンクの各バンク毎に前記
ページモードで連続して読み出す動作を、各バンクに対
して順番に行うことにより前記メモリに対するリードを
行うページモード読み出し手段と、前記中央処理装置か
らの前記バスを経由しての前記メモリに対するアクセス
に応じて、該アクセスがライトアクセスならば前記イン
ターリーブ書き込み手段を用い、リードアクセスならば
前記ページモード読み出し手段を用いるアクセス順序切
り換え手段とを有することを特徴とするメモリ制御装
置。 - 【請求項２】中央処理装置と、複数のバンクから構成さ
れるメモリと、該メモリを制御するメモリ制御装置と、
前記中央処理装置、前記メモリ及び前記メモリ制御装置
が接続されるバスとを有する情報処理システムにおける
メモリ制御装置であって、 前記メモリは、ハイパーページモードのアクセスモード
を有し、 前記メモリ制御装置は、インターリーブにより前記メモ
リを構成する前記複数のバンクの各バンクに交替で書き
込んで前記メモリに対するライトを行うインターリーブ
書き込み手段と、前記複数のバンクの各バンク毎に前記
ハイパーページモードで連続して読み出す動作を、各バ
ンクに対して順番に行うことにより前記メモリに対する
リードを行うページモード読み出し手段と、前記中央処
理装置からの前記バスを経由しての前記メモリに対する
アクセスに応じて、該アクセスがライトアクセスならば
前記インターリーブ書き込み手段を用い、リードアクセ
スならば前記ページモード読み出し手段を用いるアクセ
ス順序切り換え手段とを有することを特徴とするメモリ
制御装置。 - 【請求項３】中央処理装置と、複数のバンクから構成さ
れ、ローアドレスストローブ信号及びカラムアドレスス
トローブ信号を用いてアドレスが指定されてアクセスさ
れるメモリと、該メモリを制御するメモリ制御装置と、
前記中央処理装置、前記メモリ及び前記メモリ制御装置
が接続されるバスとを有する情報処理システムにおける
メモリ制御装置であって、 前記メモリ制御装置は、インターリーブにより前記メモ
リを構成する前記複数のバンクの各バンクに交替で書き
込んで前記メモリに対するライトを行うインターリーブ
書き込み手段と、前記複数のバンクの各バンク毎に、該
バンクに対するカラムアドレスストローブ信号をクロッ
キングして該バンクから連続して読み出す動作を、各バ
ンクに対して順番に行うことにより前記メモリに対する
リードを行うページモード読み出し手段と、前記中央処
理装置からの前記バスを経由しての前記メモリに対する
アクセスに応じて、該アクセスがライトアクセスならば
前記インターリーブ書き込み手段を用い、リードアクセ
スならば前記ページモード読み出し手段を用いるアクセ
ス順序切り換え手段とを有することを特徴とするメモリ
制御装置。 - 【請求項４】中央処理装置と、複数のバンクから構成さ
れ、ローアドレスストローブ信号及びカラムアドレスス
トローブ信号を用いてアドレスが指定されてアクセスさ
れるメモリと、該メモリを制御するメモリ制御装置と、
前記中央処理装置、前記メモリ及び前記メモリ制御装置
が接続されるバスとを有する情報処理システムであっ
て、 前記メモリ制御装置は、インターリーブにより前記メモ
リを構成する前記複数のバンクの各バンクに交替で書き
込んで前記メモリに対するライトを行うインターリーブ
書き込み手段と、前記複数のバンクの各バンク毎に、該
バンクに対するカラムアドレスストローブ信号をクロッ
キングして該バンクから連続して読み出す動作を、各バ
ンクに対して順番に行うことにより前記メモリに対する
リードを行うページモード読み出し手段と、前記中央処
理装置からの前記バスを経由しての前記メモリに対する
アクセスに応じて、該アクセスがライトアクセスならば
前記インターリーブ書き込み手段を用い、リードアクセ
スならば前記ページモード読み出し手段を用いるアクセ
ス順序切り換え手段とを有することを特徴とする情報処
理システム。 - 【請求項５】前記情報処理システムは、さらに表示装置
と、前記メモリに格納されているデータを前記表示装置
への表示用データに変換する表示制御装置とを有し、前
記メモリを構成する前記複数のバンクの各バンクに対す
る前記表示装置の表示画面上の割当を、前記インターリ
ーブ書き込み手段により交替で書き込まれる前記各バン
クが前記表示画面上で隣接するように、前記各バンクを
交互に前記表示画面上で配置することを特徴とする請求
項４記載の情報処理システム。 - 【請求項６】前記メモリ制御装置は、前記中央処理装置
からのライトデータを蓄えるライトバッファを備え、前
記中央処理装置は、前記メモリを構成する前記複数のバ
ンクの各バンクの中の、前記ページモード読み出し手段
による１回のリードで読み出される範囲に連続したアド
レスを割り付けることを特徴とする請求項４記載の情報
処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124697A JPH08320824A (ja) | 1995-05-24 | 1995-05-24 | メモリ制御装置及び情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124697A JPH08320824A (ja) | 1995-05-24 | 1995-05-24 | メモリ制御装置及び情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08320824A true JPH08320824A (ja) | 1996-12-03 |
Family
ID=14891863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124697A Pending JPH08320824A (ja) | 1995-05-24 | 1995-05-24 | メモリ制御装置及び情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08320824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005083572A1 (ja) * | 2004-03-02 | 2005-09-09 | Sony Corporation | メモリ制御装置、メモリ制御方法、メモリ制御プログラムおよび画像撮像装置 |
| JP2011204229A (ja) * | 2010-03-01 | 2011-10-13 | Panasonic Corp | メモリコントローラ、撮像装置 |
-
1995
- 1995-05-24 JP JP7124697A patent/JPH08320824A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005083572A1 (ja) * | 2004-03-02 | 2005-09-09 | Sony Corporation | メモリ制御装置、メモリ制御方法、メモリ制御プログラムおよび画像撮像装置 |
| JP2011204229A (ja) * | 2010-03-01 | 2011-10-13 | Panasonic Corp | メモリコントローラ、撮像装置 |
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