JPH08320828A

JPH08320828A - マルチプロセッサシステム

Info

Publication number: JPH08320828A
Application number: JP7124634A
Authority: JP
Inventors: 均 ▲高▼木; Hitoshi Takagi
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-05-24
Filing date: 1995-05-24
Publication date: 1996-12-03

Abstract

(57)【要約】【目的】多数のプロセッサが共通メモリに対してアク
セス可能なマルチプロセッサシステムにおいて、共通メ
モリへの各プロセッサからのアクセス時のトラフィック
を減少可能とする。【構成】各プロセッサ１〜４にキャッシュメモリを夫
々設けて、このキャッシュ内のＴＡＧエントリにエント
リアドレス１９０の他に対応アドレスのメモリブロック
の他にロック成功か失敗を示すＳ，Ｆビット１９２，１
９３を設ける。メモリ６の各ブロックには対応ブロック
のロック状態を示すロックビットＬを設ける。プロセッ
サ１がメモリアクセスするとき、自キャッシュのＴＡＧ
部のエントリアドレス１９０を調べ、ミスヒットであれ
ばメモリ６へのロック要求をなす。メモリ６ではそのア
ドレスのブロックのロックビットＬを調べ、ロックでな
ければ１をセットしてロックする。以降、そのプロセッ
サはこのブロックのアクセスが排他的に使用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプロセッサシステ
ムに関し、特に共通メモリと、前記メモリの格納データ
の一部をブロック単位で格納するキャッシュメモリを各
々が有する複数のプロセッサと、これ等プロセッサ及び
共通メモリ間を接続するインタコネクト手段とを含むマ
ルチプロセッサシステムに関するものである。

【０００２】

【従来の技術】この様なマルチプロセッサシステムにお
いて、プロセッサ間で同期をとることはシステムの動作
をコンシステントな状態に保つために必要である。例え
ば、メモリや入出力（Ｉ／Ｏ）などの資源をそれぞれ別
のプロセッサで走行している複数のプロセスに割り当て
る作業を考える時、同一のメモリ領域や同一のＩ／Ｏを
複数のプロセスに同時に割り当てることは避けなければ
ならない。このため、オペレーティングシステムの中
で、メモリ割り当てやＩ／Ｏの割り当て処理はある一時
点に一つしか動作しないようにするように同期する必要
がある（排他制御）。

【０００３】また、今日のアプリケーションでは、処理
を複数のプロセッサに割り当てて行うことが行われる。
その場合にもプロセッサ間の同期が必要である。例え
ば、あるプロセッサの処理の結果をもう一つのプロセッ
サで処理する必要となる場合がその例である。この場合
にも、前のプロセッサが結果を格納する領域を排他制御
により排他的に獲得し、後のプロセッサは結果を格納す
る領域の獲得に失敗し、前のプロセッサの結果が出るま
で待ち合わせるように同期制御しなければならない。

【０００４】この様な同期制御を行う場合、「ロック」
という概念が用いられる。排他的に獲得する領域に対し
てロックを一つ設ける。このロックは、各プロセッサが
共通にアクセスできるメモリや特殊レジスタを用いて実
現するロックビットのアクセスの状態により管理する方
式であり、その方法は以下の通りである。

【０００５】すなわち、あるプロセッサが排他的にアク
セスする領域を、アクセスする前に、必ずロックビット
を参照するようにする。例えば、ロックビットの初期値
は０とし、あるプロセッサがロック獲得中であれば１と
なっているものとする。このロックビット参照の結果得
られた値が０であれば、いずれのプロセッサもロックを
獲得していないのであるから、ロックビットを１にセッ
トする。

【０００６】ロックビットの値が既に１になっていれ
ば、他のプロセッサがロックを獲得中であるから、ロッ
クビットが０になるまで参照を続けることになる。尚、
１のプロセッサが１となっているロックビットを参照し
続けているときに他のプロセッサのアクセスがロックビ
ットにないこと（参照と更新の不可分性）をハードウェ
アが保証する必要がある。

【０００７】このロックビットはシステムにおいて複数
存在することも考えられる。例えば、メモリの１ワード
毎にロックビットを設けても良いし、メモリバンク単
位，キャッシュメモリのブロック単位，プロセッサ毎に
設けても良い。ワード毎に設ける方式では、ロックビッ
トの数がワード数分必要であるからコスト高となり、よ
ってどの単位でロックビットを設けるかはコストと性能
の兼ね合いにより決定されることになる。

【０００８】上述した参照と更新の不可分性は通常メモ
リシステムにより保証される。例えば、特開平２−２３
２７４７号公報に示される様に、メモリ装置において、
どのアドレスがロックされているかを判定し、後続のア
クセス要求が拒絶されるべきものであるかどうかを、い
かに効率良く判断するかに技術開発の重点が置かれてい
る。

【０００９】

【発明が解決しようとする課題】ところが、マルチプロ
セッサシステムにおいては、プロセッサの数が増加する
傾向にあり、例えば１００個以上のプロセッサが用いら
れる様なシステムがある。この様なシステムでは、アプ
リケーションレベルでの並列処理の浸透によるプロセッ
サ間同期の増加により、ロックが獲得できない場合のロ
ックビットの参照の繰り返しが、性能に与える影響が問
題になってきている。すなわち、ロック待ちにより各プ
ロセッサからのロックビットへのアクセスが頻発し、メ
モリトラフィックを増大させ、結果としてシステム性能
の低下を招来することになる。

【００１０】本発明の目的は、プロセッサのメモリにお
けるロック待ち時のロックの参照のためのメモリトラフ
ィックを大幅に減少させてシステム性能の低下を可能と
したマルチプロセッサシステムを提供することである。

【００１１】

【課題を解決するための手段】本発明によれば、共通メ
モリと、前記メモリの格納データの一部をブロック単位
で格納するキャッシュメモリを各々が有する複数のプロ
セッサと、これ等プロセッサ及び共通メモリ間を接続す
るインタコネクト手段とを含むマルチプロセッサシステ
ムであって、前記共通メモリに設けられ、前記ブロック
単位にそのブロックの排他的占有状態を示すロック表示
手段と、前記プロセッサの各々に設けられ、前記共通メ
モリへのアクセスの発生に応答して当該アクセスアドレ
スに対応するエントリブロックが前記キャッシュメモリ
に存在しないとき前記共通メモリへのロック要求を生成
する手段と、前記共通メモリに設けられ、前記ロック要
求に応答して前記アクセスアドレスに対応するブロック
のロック表示手段が非ロックであればロック表示を行い
ロック成功を、既にロックであればロック失敗を夫々要
求元プロセッサへ送出するロック制御手段と、前記プロ
セッサの各々に設けられ、前記ロック成功か失敗に夫々
応答して自キャッシュメモリへロック成功か失敗を示す
ロック成功情報と共に前記アクセスアドレス情報を登録
する登録制御手段と、を有することを特徴とするマルチ
プロセッサシステムが得られる。

【００１２】

【作用】各プロセッサ上のキャッシュメモリにキャッシ
ュブロック単位のクロック獲得の成功・失敗を記録する
ビットを有することにより、プロセッサがあるメモリブ
ロックのロックを獲得できなかった場合、キャッシュ上
のアクセスで待つようにすることで、メモリトラフィッ
クを減少し、システム性能の低下を防止する。

【００１３】

【実施例】以下、本発明の実施例について図面を用いて
説明する。

【００１４】図１は本発明の実施例の概略システムブロ
ック図であり、複数のプロセッサ１〜４と、これ等に共
通のメモリ６とがインタコネクション５により相互接続
されている。

【００１５】各プロセッサはプログラムの実行を行うも
ので、各プロセッサで実行されるプログラムとそのプロ
グラムが必要とするデータはメモリ６上に置かれてい
る。そのために、プログラムやデータのアクセスのため
に各プロセッサからインタコネクション５に対してメモ
リアクセス要求が発せられる。インタコネクション５は
各プロセッサからの要求の調停を取り、メモリ６へのア
クセスを制御する。

【００１６】各プロセッサのアクセスは同時にプロセッ
サの数だけ発生する可能性があるが、メモリは一つなの
で当然メモリアクセスの結果は同時ではなく、逐次的に
ならざるを得ない。このため、プログラムやデータのア
クセス時間はプロセッサ一台の場合に比べて悪化する。

【００１７】この様な、マルチプロセッサシステムにお
けるメモリアクセスを改善するために、各プロセッサに
キャッシュメモリを備えることが通常行われている。キ
ャッシュメモリは一度アクセスしたメモリアクセスの結
果をバッファリングする比較的小容量のメモリである。

【００１８】キャッシュメモリは複数のエントリからな
る。アクセスしたメモリのアドレスとデータをこのエン
トリに登録する。エントリはアドレスに格納するＴＡＧ
部とそのアドレスに対応するデータを保持するＤＡＴＡ
部よりなる。ＴＡＧ部にはアドレスを格納する部分１９
０とそのエントリに格納された情報が有効かどうかを示
す有効（Ｖ）ビット１９１とを含む。

【００１９】本実施例では、このＴＡＧ部に、有効
（Ｖ）ビットに加えて、ロック成功（Ｓ）ビット１９２
とロック失敗（Ｆ）ビット１９３とを設け、ロック獲得
待ちのメモリトラフィックの減少を目指している。すな
わち、メモリ上のロックをプロセッサ上のキャッシュメ
モリの管理するブロック単位に設け、プロセッサが上記
のロック操作によりロックを獲得すると、対応するキャ
ッシュＴＡＧのロック成功を示すビットをセットする。
また、ロック獲得を失敗すると、対応するキャッシュＴ
ＡＧのロック失敗を示すビットをセットする。

【００２０】以降、ロックビットのアクセスはキャッシ
ュ上で行われ、メモリへのリクエストは減少する。ロッ
クを獲得したプロセッサがメモリにロック解除（アンロ
ック）要求を出すと、メモリはロックビットの状態をロ
ックされていない状態に変更すると共に、全プロセッサ
に対して該当キャッシュブロックの無効化要求を発行
し、ロック失敗で待っているプロセッサのキャッシュメ
モリの該当エントリも無効化されるので、再びメモリへ
ロック獲得要求を発行する様になる。

【００２１】プロセッサ１〜４の各々は、図２に示す如
く、命令実行部１１０とキャッシュメモリ１２０とを有
する。命令実行部１１０は実際にプログラムの実行を行
うものであり、この命令実行部のプログラムアクセスや
データアクセスは、インタフェースＩＮＰＵＴ１３０に
よりキャッシュメモリ１２０へ要求され、その結果がイ
ンタフェースＯＵＴＰＵＴ１４０により送出される。

【００２２】インタフェースＩＮＰＵＴ１３０にはアク
セスコマンドとアドレスとデータとからなるパケットで
あり、図７（Ａ）にフォーマットが示されている。この
パケットは命令実行部１１０からインタフェースＩＮＰ
ＵＴ１３０を介してキャッシュメモリ１２０へ送出され
る。このパケットの「アクセスコマンド」はメモリアク
セスの種別を指示するものであり、リード，ライト，ロ
ック，アンロックがある。

【００２３】リードはアドレスで指定されたメモリのワ
ードのデータを要求するものであり、ライトはアドレス
で指定されたメモリのワードにライトデータで指定され
た内容を書込むものである。ロックはアドレスで指定さ
れたメモリのワードをロックすると同時に、そのメモリ
のワードのデータを要求するものである。アンロックは
アドレスが指定されたワードのロックを解除すると同時
に、ライトデータをそのワードに書込むものである。

【００２４】このパケットの「アドレス」はアクセスコ
マンドで指定する操作を行うメモリアドレスを指定する
ものである。「データ」はアクセスコマンドがライトの
ときにアドレスで指定されたメモリアドレスに書込むデ
ータを指定するものである。

【００２５】インタフェースＯＵＴＰＵＴ１４０はリプ
ライステータスとリプライデータとからなるパケットが
ＩＮＰＵＴパケットの応答としてキャッシュメモリから
命令実行部１１０へ送出される。図７（Ｂ）にこのＯＵ
ＴＰＵＴパケットを示す。「リプライステータス」はイ
ンタフェースＩＮＰＵＴ１３０で指定された要求の結果
を表示するものであり、データリプライ，ロック成功，
ロック失敗がある。

【００２６】データリプライはリード動作が終了してそ
の結果のデータがリプライデータとして返送される。ロ
ック成功はロックで要求したメモリ上のワードのロック
が成功したことを示すと同時に、ワードのデータをリプ
ライデータとして返送する。ロック失敗はロックで要求
したメモリ上のワードのロックが失敗したことを示す。

【００２７】このパケットの「リプライデータ」はリプ
ライステータスのデータリプライとロック成功において
指定されたメモリのワードのデータを返送するものであ
る。

【００２８】キャッシュメモリ１２０は、図３に示す如
く、ＴＡＧ部１２１とＤＡＴＡ部１２２とからなってい
る。ＴＡＧ部１２１とＤＡＴＡ部１２２は各々対応する
複数のワードからなっており、１つのＴＡＧとＤＡＴＡ
とのペアをエントリと称し、メモリアクセスの結果はエ
ントリ単位でキャッシングの単位となる。

【００２９】ＴＡＧエントリは図４の如くアドレス部１
９０，有効（Ｖ）ビット１９１，ロック成功（Ｓ）ビッ
ト１９２，ロック失敗（Ｆ）ビット１９３とからなって
いる。このＴＡＧエントリの「アドレス」１９０は対応
データ（ＤＡＴＡ）部１２２のメモリアドレスを示す。

【００３０】「有効（Ｖ）ビット」１９１はこのエント
リの内容が有効であることを示し、論理値１で有効を示
す。「ロック成功（Ｓ）ビット」１９２はこのエントリ
のメモリアドレスのロックを獲得していることを示し、
論理値１で成功を示す。「ロック失敗（Ｆ）ビット」１
９３はこのエントリのメモリアドレスのロックの獲得に
失敗していることを示し、論理値１で失敗を示す。

【００３１】本実施例では、キャッシングの単位である
ブロックサイズを図５に示す如く４ワードと仮定する。
すなわち、あるワードのリードアクセスを命令実行部１
１０より要求されたアドレスに対応するデータがキャッ
シュメモリの全エントリに見付からなかった時（ミスヒ
ット）、この要求アドレスを含む４ワード単位のブロッ
クをメモリ６から読出して適当なエントリへ登録するも
のとする。

【００３２】キャッシュメモリはメモリアクセスのため
の外部インタフェース１４０とメモリインタフェースで
あるＯＵＴＢＯＵＮＤ１５０とＩＮＢＯＵＮＤ１６０と
を有している。メモリインタフェースＯＵＴＢＯＵＮＤ
１５０は図７（Ｃ）に示す如く、メモリコマンドとアド
レスとデータからなるパケットである。

【００３３】このパケットの「メモリコマンド」はメモ
リに対する動作要求、または他プロセッサに対する要求
を示す。このコマンドには、ブロックリード，ブロック
ライト，ロック，アンロックがある。

【００３４】このパケットの「アドレス」はブロックリ
ード，ブロックライト，ロック，アンロックの場合、動
作の対象となるメモリのアドレスを示す。「データ」は
ブロックライトの場合ライトデータを示す。

【００３５】メモリインタフェースＩＮＢＯＵＮＤ１６
０は図７（Ｄ）に示す如くステータスとアドレスとデー
タとからなるパケットである。このパケットの「ステー
タス」はインタコネクション５からの動作要求を示し、
データリプライとバリッドとの２つがある。

【００３６】「アドレス」はステータスがインバリッド
の場合に無効化を要求するアドレスを指定するものであ
り、「データ」はステータスがデータリプライの場合リ
プライデータを示す。

【００３７】メモリ６は図６に示す如くインタコネクシ
ョン５とのインタフェースＲＥＱＵＥＳＴ２１００とイ
ンタフェースＲＥＰＬＹ２２００とを有し、複数のメモ
リワード２００１と各メモリワードの４ワード（キャッ
シュメモリ１２０上のブロックと同一サイズ）のブロッ
ク毎に設けられたロック（Ｌ）ビット２００２とからな
っている。

【００３８】インタフェースＲＥＱＵＥＳＴパケットは
図７（Ｅ）に示す如くコマンドとアドレスとノードから
なり、「コマンド」はブロックリード，ブロックライ
ト，ロック，アンロックを示す。「アドレス」は各コマ
ンドに対するメモリアドレスを示し、「ノード」はリク
エストを発行したプロセッサ番号（ノード番号）を示
す。

【００３９】インタフェースＲＥＰＬＹパケットは図７
（Ｆ）に示す如くノードとステータスとデータとアドレ
スからなり、「ノード」はリプライ返送先のプロセッサ
番号（ノード番号）を示す。「ステータス」はデータリ
プライ，ロック成功，ロック失敗，インバリッドを示
し、「データ」はデータリプライ，ロック成功時のリプ
ライデータを示す。「アドレス」はステータスがインバ
リッドのときに無効化すべきアドレスを示す。

【００４０】インタコネクション５は、プロセッサ１〜
４がメモリに対する要求を行う場合、各プロセッサの要
求を調停しメモリに要求を送出する。ＯＵＴＰＵＴＢＯ
ＵＮＤにより与えられたコマンドとアドレスにノード番
号を付してＲＥＱＵＥＳＴに送出する。

【００４１】また、インタコネクション５は、メモリ６
がリプライデータを返すとき、指定されたプロセッサに
データを返し、ＲＥＰＬＹより与えられたステータスと
データとをＩＮＢＯＵＮＤに送出する。更に、インタコ
ネクション５はメモリ６が無効化要求を行うとき、ＲＥ
ＰＬＹで指定されたノード番号に従って相手プロセッサ
に無効化要求と無効化すべきアドレスを送出する。ま
た、ＲＥＰＬＹにより与えられたコマンドとアドレスを
ＩＮＢＯＵＮＤへ送るものである。

【００４２】以上の構成において、本発明の実施例のメ
モリアクセス動作について図８〜図１１の各処理フロー
チャートを用いて詳述する。メモリアクセス動作は、先
ずメモリアクセス（リード／ライト）を行うべきプロセ
ッサがメモリロック処理を行うことから始まり、メモリ
ロックが成功すれば、当該メモリアクセスが実行され、
このメモリアクセスが全て終了すれば、アンロック処理
を行って動作終了となる。

【００４３】図８を参照すると、命令実行部１１０から
メモリアクセス要求があると、キャッシュメモリ１２０
では、アクセス要求アドレスと有効な（Ｖ＝１）ＴＡＧ
部１２１の各エントリとが比較され（１０３００）、一
致不一致が判断される（１０３１０）。不一致であれば
メモリロック要求となり（１０３６０）、一致すればそ
のエントリのＶビット１９１が調べられ（１０３２
０）、有効でなければ（１でなければ）、メモリロック
要求となる（１０３６０）。有効であれば（１であれ
ば）、そのエントリのＳ，Ｆの各ビット１９２，１９３
の状態に応じて動作が分かれる（１０３３０）。

【００４４】対応ブロックのメモリロック要求がキャッ
シュメモリ１２０からメモリ６へ送出されると（１０３
６０）、メモリ６ではそのブロックに対するロックビッ
トＬが調べられ（１０３７０）、このロックビットＬの
状態により、処理が分かれる。Ｌ＝０の場合、ロックビ
ットＬが１とされ、ロック成功のリプライが要求元へ返
送される（１０３４０）。このリプライを受けた要求元
プロセッサでは、このブロックに対応したキャッシュＴ
ＡＧ部１２１の状態がＶ＝１，Ｓ＝１，Ｆ＝０とされ、
対応するメモリブロックのキャッシュＤＡＴＡ部１２２
へのロードが行われる（１０３５０）。

【００４５】ステップ１０３８０でＬ＝１と判断される
と、このメモリブロックは既に他のプロセッサにロック
を獲得されていることになるので、メモリ６からロック
失敗のリプライが要求元へ返される（１０３９０）。要
求元プロセッサでは、このブロックに対応したエントリ
のＴＡＧ部の状態がＶ＝１，Ｓ＝０，Ｆ＝１とされる
（１０４００）。このとき、このメモリブロックのキャ
ッシュＤＡＲＡ部へのロードは行われないことは当然で
ある。

【００４６】ステップ１０３３０において、そのエント
リのＳ，Ｆの各ビットの状態が（Ｓ，Ｆ）＝（０，０）
であれば、そのエントリが無効化（Ｖ＝０）とされ、後
はステップ１０３４０，１０３５０の処理がなされる。

【００４７】（Ｓ，Ｆ）＝（０，１）であれば、このエ
ントリは他のプロセッサにより既にロックされているも
のと判断され、ロック失敗が命令実行部１１０へ返され
る（１０３６０）。（Ｓ，Ｆ）＝（１，０），（１，
１）の場合、この状態はあり得ない（この状態でロック
要求が再度発生されることはない）ので、エラーとして
処理される（１０４１０）。

【００４８】図９にはメモリアクセスがリードアクセス
の場合のリード動作を示すフローチャートである。リー
ド要求アドレスとＴＡＧ部の有効な各エントリとが比較
され（１００００）、一致するかどうかが判定される
（１００１０）。一致すればキャッシュヒットであり、
対応するＤＡＴＡ部のデータがリプライデータとして返
送される（１００２０）。そのときのリプライステータ
スはデータリプライとなる。

【００４９】ステップ１００１０において、不一致であ
ればキャッシュミスヒットであるから、キャッシュメモ
リ１２０はメモリ６に対してリード要求アドレスを含む
ブロックのブロックリード要求を行う（１０１００）
（図９（Ｂ）のキャッシュミス処理）。このときには、
図８のフローで示した如く既にリード要求のアドレスの
メモリブロックはロック獲得されている。

【００５０】メモリ６においては、メモリリードが実行
されてリプライデータが４ワード分返送される（１０１
１０）。キャッシュメモリにおいては、１つのエントリ
がこのブロック（４ワード）に割り当てられ、要求部の
アドレス部に登録され、Ｖビットが論理値１とされる。
ブロックのデータはＤＡＴＡ部へ格納される（１０１２
０）。

【００５１】図１０はメモリアクセスがライトアクセス
の場合の動作を示すフローチャートである。ライト要求
アドレスとＴＡＧ部の有効な各エントリとが比較され
（１０２００）、一致判定がなされる（１０２１０）。
一致すれば、そのエントリのＤＡＴＡ部にライトデータ
が書込まれる（１０２２０）。不一致であれば、図９
（Ｂ）に示したキャッシュミス処理が行われ、そのブロ
ックがキャッシュメモリのＤＡＴＡ部に登録される（１
０２２０）。

【００５２】図１１はアンロック処理のフローチャート
であり、ロックを獲得したプロセッサ全てのアクセス処
理が終了した場合に実行される処理である。プロセッサ
によりロックされていたメモリブロックがアンロックさ
れるとき、アンロック要求がメモリ６へ送出される（１
０６００）。メモリでは、アンロック要求に応答して全
プロセッサへ該当キャッシュブロックの無効化要求が生
成される（１０６１０）。そのブロックのロックビット
Ｌ＝０となり、ロック解除となる。

【００５３】以上の構成とすることにより、一度いずれ
かのプロセッサがメモリブロックに対するロックを獲得
すると、他のプロセッサはロックを取りにいくときには
一度だけメモリに対するトラフィックが発生することに
なるが、それ以降はキャッシュメモリ上の処理操作のみ
で済むので、メモリトラフィックが大幅に減少するので
ある。

【００５４】図１２〜１４は本発明の他の実施例のブロ
ック図であり、図１の各プロセッサ１〜４に代えてプロ
セッサクラスタ１１〜１３が設けられている。各プロセ
ッサクラスタは複数のプロセッサ０〜ｍ（ｍは１以上の
整数）を有しており、クラスタ内部バス２００にて相互
接続されると共に、共通のキャッシュメモリ１２０とも
接続されている。そして、各クラスタ１１〜１３とこれ
等クラスタに共通のメモリ６とはインタコネクション５
により接続されている。この様な構成の、マルチプロセ
ッサシステムにおいても、各プロセッサによるメモリ６
のロック獲得のためのアクセスを共有キャッシュへのア
クセスのみとしてメモリ６へのトラフィックを抑えるよ
うにしたものである。

【００５５】図１〜３に示した先の実施例と異なる部分
について述べると、各キャッシュメモリのＴＡＧエント
リは、図１５に示す如く、アドレス部１９０と、有効
（Ｖ）ビット１９１と、ロック成功（Ｓ）ビット１９２
と、ロック失敗（Ｆ）ビット１９３の他に、ロック獲得
プロセッサ番号（Ｐ＃）１９４と、他プロセッサロック
要求存在（Ｏ）ビット１９５とが追加されている。

【００５６】ロック獲得プロセッサ番号（Ｐ＃）は現在
ロックを獲得しているプロセッサの番号を示すものであ
る。他プロセッサロック要求存在（Ｏ）ビットは現在ロ
ックを獲得しているプロセッサの他のプロセッサが同じ
ロックの獲得を待っていることを示す。

【００５７】各プロセッサからキャッシュメモリ１２０
に対してはクラスタ内部バス２００を介してＲＥＱＵＥ
ＳＴパケットとが送出され、またそれに対するＲＥＰＬ
Ｙパケットがクラスタ内部バス２００を介して各プロセ
ッサへ送出される。これ等ＲＥＱＵＥＳＴパケットは図
７（Ａ）のＩＮＰＵＴパケットと等価であり、ＲＥＰＬ
Ｙパケットは図７（Ｂ）のＯＵＴＰＵＴパケットと等価
である。

【００５８】メモリインタフェースは図７（Ｃ），
（Ｄ）のＯＵＴＰＵＴパケット，ＩＮＰＵＴパケットと
同一であり、メモリ６とインタコネクション５との間の
各パケットも図７（Ｅ），（Ｆ）に示すＲＥＱＵＥＳＴ
パケット，ＲＥＰＬＹパケットと同一である。

【００５９】図１６はこの実施例のメモリロック獲得処
理の動作フローである。クラスタ内部バス２００上のＲ
ＥＱＵＥＳＴパケットで要求されたアドレスとＴＡＧ部
の有効（Ｖ＝１）な各エントリとを比較する（２０２０
０）。一致するエントリがＴＡＧ部にあるかどうかが判
断され（２０２１０）、不一致であればメモリインタフ
ェースＯＵＴＢＯＵＤを介してメモリ６に対して要求ア
ドレスを含むブロックのブロックリードが要求される
（２０２４０）。一致すればそのエントリのＶビット１
９１が調べられ（２０２２０）、有効でなければメモリ
ロック要求となる（２０２４０）。有効であればそのエ
ントリのＳ，Ｆの各ビット１９２，１９３の状態に応じ
て動作が分かれる（２０２３０）。

【００６０】対応ブロックのメモリロック要求がキャッ
シュメモリ１２０からメモリ６へ送出されると（２０２
４０）、メモリ６ではそのブロックに対するロックビッ
トＬが調べられ（２０２５０）、このロックビットＬの
状態により、処理が分かれる。Ｌ＝０の場合、ロックビ
ットＬが１とされ、ロック成分のリプライが要求元へ返
送される（２０２９０）。このリプライを受けた要求元
プロセッサでは、このブロックに対応したキャッシュＴ
ＡＧ部１２１の状態がＶ＝１，Ｓ＝１，Ｆ＝０とされ、
対応するメモリブロックのキャッシュＤＡＴＡ部１２２
へのロードが行われると同時にＴＡＧ部１２１のプロセ
ッサ番号Ｐ＃に要求元プロセッサ番号（この例では、Ｐ
＃＝Ｐｒｏｃとする）が書込まれる（２０３００）。

【００６１】ステップ２０２６０でＬ＝１と判断される
と、このメモリブロックは既に他のプロセッサにロック
を獲得されているので、メモリ６からロック失敗のリプ
ライが要求元へ返される（２０２７０）。要求元プロセ
ッサでは、このブロックに対応したエントリのＴＡＧ部
の状態がＶ＝１，Ｓ＝０，Ｆ＝１とされる（２０２８
０）。このとき、このメモリブロックのキャッシュＤＡ
ＴＡ部へのロードは行われないことは当然である。

【００６２】ステップ２０２３０において、そのエント
リのＳ，Ｆの各ビットの状態が（Ｓ，Ｆ）＝（１，１）
であれば、ロック成功が要求元プロセッサへ返され、Ｐ
＃がロックを獲得したプロセッサ番号（Ｐｒｏｃ）とさ
れる（２０３５０）。

【００６３】（Ｓ，Ｆ）＝（０，０）であれば、そのエ
ントリが無効化（Ｖ＝０）され、後はステップ２０２９
０，２０３００の処理が行われる。

【００６４】（Ｓ，Ｆ）＝（０，１）であれば、ロック
失敗となり（２０３２０）、（１，０）であれば、Ｏビ
ット１９４が調べられ（２０３１０）、０でなければロ
ック失敗となり（２０３２０）、０であればＰ＃が調べ
られる。Ｐ＃が現在の要求元プロセッサ番号（Ｐｒｏ
ｃ）であればエラーとなり（２０３４０）、そうでなけ
ればＯビット１９４が１とされロック失敗（ロック獲得
待ち）となる（２０３３１）。

【００６５】ロック後のメモリアクセスであるリード，
ライト動作は図９，１０と同一である。

【００６６】図１７はアンロック処理のフローチャート
であり、ロックを獲得したプロセッサの全てのアクセス
処理が終了した場合に実行される。プロセッサによりロ
ックされていたメモリブロックがアンロックされると
き、アンロックするメモリブロックに対応するキャッシ
ュエントリのＯビットがチェックされる（２０６０
０）。Ｏビットが０のとき、要求元プロセッサより、こ
のメモリブロックのアンロック要求がメモリ６へ送出さ
れ（２０６１０）、メモリ６はこれに応答して全プロセ
ッサクラスタ１１〜１３へ向けてメモリブロックに対応
する各クラスタ上のキャッシュブロックのインバリッド
要求をインタコネクション５を介して送出する（２０２
６０）。

【００６７】Ｏビットが１の場合、キャッシュエントリ
の属性がＶ＝１，Ｓ＝１，Ｆ＝１，Ｏ＝０とされる（２
０６３０）。

【００６８】

【発明の効果】以上述べた如く、本発明によれば、一度
いずれかのプロセッサ（クラスタ）がメモリブロックに
対するロックを獲得してしまうと、他のプロセッサ（ク
ラスタ）がロックを獲得するときに一度だけメモリに対
するトラフィックが発生するが、それ以降はキャッシュ
上の操作で済むので、メモリトラフィックが大幅に減少
するという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のシステムブロック図である

【図２】図１のプロセッサ１〜４の例を示す図である。

【図３】図２のキャッシュメモリ１２０の例を示す図で
ある。

【図４】図３のＴＡＧ部１２１のエントリの構成を示す
図である。

【図５】図３のＤＡＴＡ部１２２のエントリの構成を示
す図である。

【図６】図１のメモリ６の構成を示す図である。

【図７】図１のブロックにおける各部信号のパケット例
を示す図である。

【図８】本発明の一実施例のロック獲得処理を示すフロ
ー図である。

【図９】本発明の一実施例のリード処理を示すフロー図
である。

【図１０】本発明の一実施例のライト処理を示すフロー
図である。

【図１１】本発明の一実施例のアンロック処理を示すフ
ロー図である。

【図１２】本発明の他の実施例のブロック図である。

【図１３】図１２のプロセッサクラスタ１１〜１３の例
を示す図である。

【図１４】図１２のキャッシュメモリ１２０の例を示す
図である。

【図１５】図１４のキャッシュメモリ１２０のＴＡＧ部
１２１のエントリの構成を示す図である。

【図１６】本発明の他の実施例のロック獲得処理を示す
フロー図である。

【図１７】本発明の他の実施例のアンロック処理を示す
フロー図である。

【符号の説明】

１〜４プロセッサ５インタコネクション６メモリ１１〜１３プロセッサクラスタ１１０命令実行部１２０キャッシュメモリ１２１ＴＡＧ部１２２ＤＡＴＡ部２００１ワードブロック２００２ロックビット

Claims

【特許請求の範囲】

【請求項１】共通メモリと、前記メモリの格納データ
の一部をブロック単位で格納するキャッシュメモリを各
々が有する複数のプロセッサと、これ等プロセッサ及び
共通メモリ間を接続するインタコネクト手段とを含むマ
ルチプロセッサシステムであって、前記共通メモリに設けられ、前記ブロック単位にそのブ
ロックの排他的占有状態を示すロック表示手段と、前記プロセッサの各々に設けられ、前記共通メモリへの
アクセスの発生に応答して当該アクセスアドレスに対応
するエントリブロックが前記キャッシュメモリに存在し
ないとき前記共通メモリへのロック要求を生成する手段
と、前記共通メモリに設けられ、前記ロック要求に応答して
前記アクセスアドレスに対応するブロックのロック表示
手段が非ロックであればロック表示を行いロック成功
を、既にロックであればロック失敗を夫々要求元プロセ
ッサへ送出するロック制御手段と、前記プロセッサの各々に設けられ、前記ロック成功か失
敗に夫々応答して自キャッシュメモリへロック成功か失
敗を示すロック成功情報と共に前記アクセスアドレス情
報を登録する登録制御手段と、を有することを特徴とするマルチプロセッサシステム。
【請求項２】前記プロセッサの各々は、前記ロック成
功に応答して当該アクセス要求を前記共通メモリに対し
て行い、アクセス処理の終了に応答して前記共通メモリ
に対してロック解除要求を発生すると共に、他のプロセ
ッサに対して該当キャッシュブロック無効化要求を生成
するようにしたことを特徴とする請求項１記載のマルチ
プロセッサシステム。
【請求項３】前記プロセッサの各々は、前記共通メモ
リへのアクセスの発生に応答して当該アクセスアドレス
に対応するエントリブロックが前記キャッシュメモリに
存在するとき、そのエントリブロックの前記ロック成功
情報を参照するようにしたことを特徴とする請求項１ま
たは２記載のマルチプロセッサシステム。
【請求項４】前記複数のプロセッサに代えて複数のプ
ロセッサクラスタとし、前記キャッシュメモリは前記プ
ロセッサクラスタの各々に設けられており、前記登録制
御手段は、前記ロック成功情報と前記アクセスアドレス
情報とに加えてこのアクセス要求元のプロセッサ番号情
報をも登録するよう構成されていることを特徴とする請
求項１〜３いずれか記載のマルチプロセッサシステム。