JPH10187645A - プロセス・ノードの多数のサブノード内にコヒーレンス状態で格納するように構成されたマルチプロセス・システム - Google Patents

Abstract

(57)【要約】 【課題】 ＳＲＡＭモジュールの数を最小限に抑えるた
めアクセス権の記憶専用に使用するメモリを削減する。 【解決手段】１つのサブノード（コントローラ・サブノ
ード）は、処理ノードとコンピュータ・システムの残り
の部分との間のインタフェースを管理する。他のサブノ
ード（スヌーパ・サブノード）は、コヒーレンシ単位に
対するアクセス権をメモリ内に記憶するために使用され
る。処理ノードのメモリは論理的にいくつかの部分に分
割され、各サブノードは、特定のメモリ部分に対するア
クセス権を記憶する。処理ノード内でトランザクション
が開始されると、そのトランザクションの影響を受ける
コヒーレンシ単位に対するアクセス権を記憶しているサ
ブノードは、アクセス権を分析し、トランザクションが
ローカルに処理ノード内で完了できるかどうかを判定す
る。

Description

【発明の詳細な説明】

【０００１】関連特許出願の相互参照本特許出願は、開
示が引用によって本明細書に組み込まれた、下記の関連
特許出願に関係するものである。 １．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｘｔｅｎｄｉｎｇＴｈｅ Ｃｏｈｅｒｅｎｃｅ Ｄ
ｏｍａｉｎ Ｂｅｙｏｎｄ Ａ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９０）。 ２．本出願と同時出願されたＨａｇｅｒｓｔｅｎの「Ｍ
ｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｏｐｔｉｍｉ
ｚｉｎｇ Ｇｌｏｂａｌ Ｄａｔａ Ｒｅｐｌｉｅｓ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ９９１）。 ３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｐｒｏｖ
ｉｄｉｎｇ Ｓｈｏｒｔ Ｌａｔｅｎｃｙ Ｒｏｕｎｄ
−Ｒｏｂｉｎ Ａｒｂｉｔｒａｔｉｏｎ Ｆｏｒ Ａｃ
ｃｅｓｓ ＴｏＡ Ｓｈａｒｅｄ Ｒｅｓｏｕｒｃｅ」
（参照番号Ｐ９９２）。 ４．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｉｍ
ｐｌｅｍｅｎｔｉｎｇＳｎｏｏｐｉｎｇ Ｏｎ Ａ Ｓ
ｐｌｉｔ−Ｔｒａｎｓａｃｔｉｏｎ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９３）。 ５．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｓｐ
ｌｉｔ Ｔｒａｎｓａｃｔｉｏｎ Ｓｎｏｏｐｉｎｇ
Ｂｕｓ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ９８９）。 ６．本出願と同時出願されたＨｅｌｌｅｒ等の「Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ Ｓｕｂｓｙｓｔｅｍ Ｆｏ
ｒ Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｗｉｔｈ Ａ Ｓｍａｌｌ Ｎｕ
ｍｂｅｒ ＯｆＰｒｏｃｅｓｓｏｒｓ Ｕｓｉｎｇ Ａ
Ｓｗｉｔｃｈｉｎｇ Ａｒｒａｎｇｅｍｅｎｔ Ｏｆ
Ｌｉｍｉｔｅｄ Ｄｅｇｒｅｅ」（参照番号Ｐ１６０
９）。 ７．本出願と同時出願されたＷａｄｅ等の「Ｓｙｓｔｅ
ｍ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｐｅｒｆｏｒｍｉ
ｎｇ Ｄｅａｄｌｏｃｋ Ｆｒｅｅ Ｍｅｓｓａｇｅ
Ｔｒａｎｓｆｅｒ Ｉｎ Ｃｙｃｌｉｃ Ｍｕｌｔｉ−
Ｈｏｐ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ Ｎｅｔｗ
ｏｒｋ」（参照番号Ｐ１５７２）。 ８．本出願と同時出願されたＣａｓｓｉｄａｙ等の「Ｓ
ｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｓｙｓｔｅｍ Ａｎｄ
Ｍｅｔｈｏｄ Ｆｏｒ Ｐｌｅｓｉｏｃｈｒｏｎｏｕ
ｓ Ｓｉｇｎａｌｉｎｇ」（参照符号Ｐ１５９３）。 ９．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」
（参照番号Ｐ１５１９）。 １０．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｗｉｔｈ Ｌｉｍｉｔｅｄ Ｍｅｍｏｒｙ Ｆｏｒ
Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅ
ｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」（参照番号
Ｐ１５３０）。 １１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｈａｒｉｎｇ Ｄａｔａ Ｏｂｊｅｃｔｓ Ｉｎ
Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ
１４６３）。 １２．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｄｉｒｅｃｔｏｒｙ−Ｌｅｓｓ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ Ｐｒｏｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓ
ｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｃｏ
ｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５３
１）。 １３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｐｒｏ
ｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈ
ａｒｅｄ Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔ
ｅｍ」（参照番号Ｐ１５５０）。 １４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｕｂｓｔａｎｔｉａｌｌｙ Ｍｅｍｏｒｙ−Ｌｅ
ｓｓ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ」（参照番号Ｐ１５２９）。 １５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ ＥｎｈａｎｃｅｄＢｌｏ
ｃｋｉｎｇ Ｍｅｃｈａｎｉｓｍ Ｆｏｒ Ｒｅａｄ
Ｔｏ Ｓｈａｒｅ Ｔｒａｎｓａｃｔｉｏｎｓ Ｉｎ
Ａ ＮＵＭＡ Ｍｏｄｅ」（参照番号Ｐ１７８６）。 １６．本出願と同時出願されたＧｕｚｏｖｓｋｉｙ等の
「ＥｎｃｏｄｉｎｇＭｅｔｈｏｄ Ｆｏｒ Ｄｉｒｅｃ
ｔｏｒｙ Ｓｔａｔｅ Ｉｎ ＣａｃｈｅＣｏｈｅｒｅ
ｎｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍ
ｏｒｙ Ｓｙｓｔｅｍ」（参照番号Ｐ１５２０）。 １７．本出願と同時出願されたＮｅｓｈｅｉｍ等の「Ｓ
ｏｆｔｗａｒｅ Ｕｓｅ Ｏｆ Ａｄｄｒｅｓｓ Ｔｒ
ａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ」（参照番号
Ｐ１５６０）。 １８．本出願と同時出願されたＬｏｗｅｎｓｔｅｉｎ等
の「Ｄｉｒｅｃｔｏｒｙ−Ｂａｓｅｄ，Ｓｈａｒｅｄ−
Ｍｅｍｏｒｙ，Ｓｃａｌｅａｂｌｅ Ｍｕｌｔｉｐｒｏ
ｃｅｓｓｏｒ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｈａ
ｖｉｎｇ Ｄｅａｄｌｏｃｋ−ｆｒｅｅ Ｔｒａｎｓａ
ｃｔｉｏｎ Ｆｌｏｗ Ｓａｎｓ Ｆｌｏｗ Ｃｏｎｔ
ｒｏｌ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ１５６１）。 １９．本出願と同時出願されたＮｅｓｈｅｉｍの「Ｍａ
ｉｎｔａｉｎｉｎｇＡ Ｓｅｑｕｅｎｔｉａｌ Ｓｔｏ
ｒｅｄ Ｏｒｄｅｒ （ＳＳＯ） Ｉｎ ＡＮｏｎ−Ｓ
ＳＯ Ｍａｃｈｉｎｅ」（参照番号Ｐ１５６２）。 ２０．本出願と同時出願されたＷｏｎｇ−Ｃｈａｎの
「Ｎｏｄｅ Ｔｏ Ｎｏｄｅ Ｉｎｔｅｒｒｕｐｔ Ｍ
ｅｃｈａｎｉｓｍ Ｉｎ Ａ Ｍｕｌｔｉｐｒｏｃｅｓ
ｓｏｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５８７）。 ２１．１９９６年４月８日に出願された、「Ｄｅｔｅｒ
ｍｉｎｉｓｔｉｃ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍｕｌｔ
ｉｃａｃｈｅ Ｃｏｈｅｒｅｎｃｅ Ｐｒｏｔｏｃｏ
ｌ」と題するＨａｇｅｒｓｔｅｎ等の出願第０８／６３
０７０３号。 ２２．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＨａｇｅｒｓｔｅｎ等の出願第０
８／５７７２８３号。 ２３．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＷｏｏｄ等の出願第０８／５７５
７８７号。 ２４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｆｌｕｓｉｎｇ Ｏｆ Ｃａｃｈｅ Ｍｅｍｏｒｙ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１４１６）。 ２５．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＡｌｌｏｃａｔｉｏｎ Ｏｆ Ｃ
ａｃｈｅ Ｍｅｍｏｒｙ Ｓｐａｃｅ ＩｎＡ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５７６）。 ２６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＳｅｌｅｃｔｉｏｎ Ｏｆ Ｍｅ
ｍｏｒｙ Ｓｔｏｒａｇｅ Ｍｏｄｅｓ Ｉｎ Ａ Ｃ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１７２
６）。 ２７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｓｋｉｐ−ｌｅｖｅｌ Ｗｒｉｔｅ−ｔｈｒｏｕｇｈ
Ｉｎ Ａ Ｍｕｌｔｉ−ｌｅｖｅｌ Ｍｅｍｏｒｙ
Ｏｆ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１７３６）。 ２８．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｗｒｉｔｅ Ｏｐｅｒａｔｉｏｎｓ」
（参照番号Ｐ１５００）。 ２９．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｂｌｏｃｋ Ｃｏｐｙ Ｏｐｅｒａｔｉ
ｏｎｓ」（参照番号Ｐ１５１５）。 ３０．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ Ａｐｐａｒａｔｕｓ Ｆ
ｏｒ Ｏｐｔｉｍｉｚｉｎｇ Ｓｐｉｎ−Ｌｏｃｋ Ｏ
ｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１５２５）。 ３１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｄｅｔｅｃｔａｎｄ
Ｅｆｆｉｃｉｅｎｔｌｙ Ｐｒｏｖｉｄｅ ｆｏｒ Ｍ
ｉｇｒａｔｏｒｙ Ｄａｔａ Ａｃｃｅｓｓ Ｐａｔｔ
ｅｒｎｓ」（参照番号Ｐ１５５５）。 ３２．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｐｒ
ｅｆｅｔｃｈｉｎｇ Ｏｐｅｒａｔｉｏｎｓ」（参照番
号Ｐ１５７１）。 ３３．本出願と同時に出願されたＨａｇｅｒｓｔｅｎ等
の「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅ
ｍ Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｓ
ｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｏｐｅｒａｔｉｏｎ
ｓ」（参照番号Ｐ１５５１）。 ３４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｈａｖｉｎｇ Ｃｏｈｅｒｅｎｃｙ−Ｒｅｌａｔｅｄ
Ｅｒｒｏｒ Ｌｏｇｇｉｎｇ Ｃａｐａｂｉｌｉｔｉ
ｅｓ」（参照番号Ｐ１７１９）。 ３５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ Ｔｈｒｅｅ−Ｈｏｐ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ
１７８５）。 ３６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｓｏ
ｆｔｗａｒｅ Ｉｎｉｔｉａｔｅｄ Ｐｒｅｆｅｔｃｈ
Ｏｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１７８７）。 ３７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｅｍｐｌｏｙｉｎｇ Ｌｏｃａｌ
ａｎｄ Ｇｌｏｂａｌ Ｓｐａｃｅｓ ａｎｄ Ｍｕ
ｌｔｉｐｌｅＡｃｃｅｅ Ｍｏｄｅｓ」（参照番号Ｐ１
７８４）。 ３８．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ ＣｏｈｅｒｅｎｃｙＰｒｏｔｏ
ｃｏｌ Ｉｎｃｌｕｄｉｎｇ Ａ Ｒｅｐｌｙ Ｃｏｕ
ｎｔ」（参照番号Ｐ１５７０）。

【０００２】

【発明の属する技術分野】本発明は、多重処理コンピュ
ータ・システムの分野に関し、詳細には、分散共用メモ
リ多重処理コンピュータ・システム内の処理ノードの複
数のサブノード内にコヒーレンシ状態を記憶することに
関する。

【０００３】

【従来の技術】多重処理コンピュータ・システムは、コ
ンピューティング・タスクを実行するために使用できる
２つ以上のプロセッサを含む。１つのプロセッサ上で特
定のコンピューティング・タスクを実行し、同時に他の
プロセッサが、関係のないコンピューティング・タスク
を実行することができる。別法として、特定のコンピュ
ーティング・タスクの構成要素を複数のプロセッサ間で
分散し、コンピューティング・タスク全体を実行するの
に必要な時間を短縮することができる。一般的に言え
ば、プロセッサは、１つまたは複数のオペランドに対す
る演算を実行して結果を生成するように構成された装置
である。演算は、プロセッサによって実行される命令に
応答して実行される。

【０００４】市販の多重処理コンピュータ・システムで
広く使用されているアーキテクチャは、対称型マルチプ
ロセッサ（ＳＭＰ）アーキテクチャである。通常、ＳＭ
Ｐコンピュータ・システムは、キャッシュ階層を通じて
共用バスに接続された複数のプロセッサを備える。共用
バスにはメモリも接続され、メモリはシステム内のプロ
セッサ間で共用される。メモリ内の特定のメモリ位置へ
のアクセスは、他の特定のメモリ位置へのアクセスと同
様な時間で行われる。メモリ内の各位置に一様にアクセ
スできるので、この構造はしばしば、一様なメモリ・ア
ーキテクチャ（ＵＭＡ）と呼ばれる。

【０００５】プロセッサは多くの場合、内部キャッシュ
と共に構成され、ＳＭＰコンピュータ・システム内のプ
ロセッサと共用バスとの間のキャッシュ階層には通常、
１つまたは複数のキャッシュが含まれる。特定のメイン
・メモリ・アドレスに存在するデータの複数のコピーを
これらのキャッシュに記憶することができる。特定のア
ドレスが所与の時間に１つのデータ値しか記憶しない共
用メモリ・モデルを維持するために、共用バス・コンピ
ュータ・システムはキャッシュ・コヒーレンシを使用す
る。一般的に言えば、特定のメモリ・アドレスに記憶さ
れているデータに対する演算の効果がキャッシュ階層内
のデータの各コピーに反映される場合、その演算はコヒ
ーレントである。たとえば、特定のメモリ・アドレスに
記憶されているデータを更新したときには、前のデータ
のコピーを記憶しているキャッシュにその更新を供給す
ることができる。別法として、特定のメモリ・アドレス
へのその後のアクセスによって、更新済みコピーがメイ
ン・メモリから転送されるように、前のデータのコピー
をキャッシュ内で無効化することができる。共用バス・
システムの場合、通常、スヌープ・バス・プロトコルが
使用される。共用バス上で実行される各コヒーレント・
トランザクションは、キャッシュ内のデータと突き合わ
せて調べられる（あるいは「スヌープ」される）。影響
を受けるデータのコピーが見つかった場合、コヒーレン
ト・トランザクションに応答して、そのデータを含むキ
ャッシュ・ラインの状態を更新することができる。

【０００６】残念なことに、共用バス・アーキテクチャ
は、多重処理コンピュータ・システムの有用性を制限す
るいくつかの欠点を有する。バスはピーク帯域幅を利用
することができる（たとえば、バスを介して転送できる
バイト数／秒）。バスに追加プロセッサを取り付ける
と、プロセッサにデータおよび命令を供給するのに必要
な帯域幅がピーク・バス帯域幅を超えることがある。い
くつかのプロセッサが使用可能なバス帯域幅を待たなけ
ればならないので、プロセッサの帯域幅要件が使用可能
なバス帯域幅を超えるとコンピュータ・システムの性能
が影響を受ける。

【０００７】また、共用バスにより多くのプロセッサを
追加するとバスに対する容量負荷が増大し、場合によっ
てはバスの物理長が増加する。容量負荷が増大しバス長
が延びると、バスを横切って信号が伝搬する際の遅延が
長くなる。伝搬遅延が長くなるので、トランザクション
の実行時間が長くなる。したがって、より多くのプロセ
ッサを追加するほど、バスのピーク帯域幅が減少する。

【０００８】これらの問題は、プロセッサの動作周波数
および性能が引き続き向上していることによってさらに
深刻化する。より高い周波数およびより高度なプロセッ
サ・マイクロアーキテクチャによって性能が向上するの
で、帯域幅要件は、プロセッサの数が同じであっても前
のプロセッサ世代より高くなる。したがって、前に多重
処理コンピュータ・システムに十分な帯域幅を与えたバ
スが、より高性能のプロセッサを使用する同様なコンピ
ュータ・システムには不十分であることがある。

【０００９】多重処理コンピュータ・システム用の他の
構造は、分散共用メモリ・アーキテクチャである。分散
共用メモリ・アーキテクチャは、内部にプロセッサおよ
びメモリが存在する複数のノードを含む。複数のノード
は、その間の結合されたネットワークを介して通信す
る。全体的に考えると、複数のノード内に含まれるメモ
リは、コンピュータ・システムの共用メモリを形成す
る。通常、ディレクトリを使用して、どのノードが特定
のアドレスに対応するデータのキャッシュ・コピーを有
するかが識別される。ディレクトリを調べることによっ
てコヒーレンシ活動を生成することができる。

【００１０】分散共用メモリ・システムは、スケーリン
グ可能であり、共用バス・アーキテクチャの制限を解消
する。多くのプロセッサ・アクセスはノード内で完了す
るので、通常、ノードがネットワーク上で有する帯域幅
要件は、共用バス・アーキテクチャが共用バス上で与え
なければならない帯域幅要件よりもずっと低い。ノード
は、高いクロック周波数および帯域幅で動作し、必要に
応じてネットワークにアクセスすることができる。ノー
ドのローカル帯域幅に影響を与えずにネットワークに追
加ノードを追加することができる。その代わり、ネット
ワーク帯域幅のみが影響を受ける。

【００１１】多くの分散共用メモリ・システムでは、ノ
ード内に含めることのできるメモリが限られている。こ
の制限は、メモリを形成するためにノードとして構成す
ることのできるメモリ・モジュール（業界で広く使用さ
れているダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）モジュールなど）の数によるものではな
く、特定のコヒーレンシ単位に対するノードのアクセス
権をメモリ内に記憶するために使用できるメモリの量に
よるものである。システム全体のメモリ・コヒーレンシ
を維持するには、特定のノードに与えられるアクセス権
をそのノードによって維持しければならない。しかし、
ノードは通常、高速内部通信を使用し、そのため、アク
セス権には非常に迅速にアクセスできなければならな
い。しかし、ＤＲＡＭは通常、高速アクセスには適して
いない。その代わりに、アクセス権を記憶するには通
常、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）が使用される。

【００１２】

【発明が解決しようとする課題】ＳＲＡＭモジュール
は、アクセス権を記憶する際に使用するのに適した速度
で応答できるが、他の欠点を有する。ＳＲＡＭモジュー
ルは、通常ＤＲＡＭが有する密度を有さない。言い換え
れば、特定の数のＤＲＡＭモジュールと同じ数のビット
を記憶するには、ずっと多くの数のＳＲＡＭモジュール
を使用しなければならない。残念なことに、ＳＲＡＭモ
ジュールの密度が不足しているので、ノード内で行われ
るトランザクションからアクセスされるコヒーレンシ単
位に対応するアクセス権を記憶し、検索し、分析するた
めにＳＲＡＭモジュールとのインタフェースをとる制御
ロジックを収納するモジュール上のピンが増加する。し
たがって、使用できるＳＲＡＭモジュールの数は、制御
ロジック・モジュール上で使用できるピンの数によって
制限される。したがって、ノードに記憶できるアクセス
権の数（したがって、コヒーレンシ単位の数）は限られ
ている。また、ＳＲＡＭモジュールはＤＲＡＭモジュー
ルよりもずっと高価である。コンピュータ・システムの
コストを最小限に抑えるには、含まれるＳＲＡＭモジュ
ールの数を最小限に抑えることが重要である。

【００１３】少なくとも上記の理由で、アクセス権を記
憶するのに必要なメモリの量のために、ノード内に含め
ることのできるメイン・メモリの数が制限される恐れが
ある。さらに、最大量よりも少ないメモリをノードに含
める場合は、それに応じてアクセス権の記憶専用に使用
するメモリを削減することが望ましい。また、コンピュ
ータ・システムを製造した後に所与のノード内のメモリ
の量を更新できることが望ましい。したがって、アクセ
ス権を記憶するために使用されるメモリの量も同様に増
加できなければならない。

【００１４】

【課題を解決するための手段】上記で概略的に説明した
問題は主として、本発明によるコンピュータ・システム
によって解決される。コンピュータ・システムは、それ
ぞれ、１つまたは複数のサブノードを含む、１つまたは
複数の処理ノードを含む。１つのサブノード（コントロ
ーラ・サブノード）は、処理ノードとコンピュータ・シ
ステムの残りの部分との間のインタフェースを管理す
る。他のサブノード（スヌーパ・サブノード）は、コヒ
ーレンシ単位に対するアクセス権をメモリ内に記憶する
ために使用される。処理ノードのメモリは論理的にいく
つかの部分に分割され、各サブノードは、特定のメモリ
部分に対するアクセス権を記憶する。処理ノード内でト
ランザクションが開始されると、そのトランザクション
の影響を受けるコヒーレンシ単位に対するアクセス権を
記憶しているサブノードは、アクセス権を分析し、トラ
ンザクションがローカルに処理ノード内で完了できるか
どうかを判定する。コヒーレンシ活動が必要である場
合、サブノードは無視信号をアサートし、十分なアクセ
ス権を得るためにコヒーレンシ活動が実行される間トラ
ンザクションを遅延させる。

【００１５】アクセス権は、コヒーレンシ活動が実行さ
れたトランザクションの再発行と並行して更新される。
このように、更新されたアクセス権は、（再発行トラン
ザクションを実行する）コントローラ・サブノードとは
異なるサブノードに記憶される場合でも、その後のトラ
ンザクションによって使用することができる。一実施態
様では、更新されたアクセス権は、再発行トランザクシ
ョンの１つのアドレス・フェーズ内に搬送される。１つ
のアドレス・フェーズ内のバイトマスク・フィールドが
使用される。

【００１６】アクセス権記憶域を複数のサブノードに分
割することによって、サブノードを追加し、処理ノード
内に記憶できるアクセス権の数を増加させることができ
る。したがって、（コヒーレンシ単位で測定される）メ
モリの量を、１つのサブノードで管理できるコヒーレン
シ単位の数よりも多くすることができる。このコンピュ
ータ・システムは、融通性と再構成可能性が高いので有
利である。たとえば、少量のメモリを含むコンピュータ
・システムを購入し、後で比較的に容易にそれよりも多
くのメモリに更新することができる。

【００１７】また、アクセス権記憶域を分割することに
よって、高速であるが粗なＳＲＡＭ型メモリにアクセス
権を記憶する物理的な問題が解決される。各サブノード
は、ある数（たとえば、２）のＳＲＡＭバンクと共に構
成することができる。記憶すべきアクセス権の数のため
に、このある数よりも多くのバンクが必要であるとき
は、他のサブノードを追加することができる。このよう
に、所与のサブノード内の制御ロジックが接続される信
号線の数は、単一のサブノードを使用する場合よりも少
ない数に限られる。必要なピンの数が最小限に抑えられ
るので、制御ロジックは市販のパッケージングを使用で
きるので有利である。さらに、高速ＳＲＡＭを使用し
て、高速ノード内通信を用いたアクセスに関する速度要
件を満たすことができる。

【００１８】概して、本発明は、多重処理システムの処
理ノード内のトランザクションを完了する方法を企図す
るものである。トランザクションは、それに対して実行
されるコヒーレンシ活動が完了したときに処理ノード内
で再発行される。これと並行して、トランザクションの
影響を受けるコヒーレンシ単位に対応する新しいコヒー
レンシ状態がブロードキャストされる。このコヒーレン
シ状態は、コヒーレンシ状態のテーブル内のある位置に
記録される。この位置はこのコヒーレンシ単位に対応す
る。

【００１９】本発明はさらに、第１のノードと第２のノ
ードとを備えるシステム・インタフェースを企図するも
のである。第１のノードは、処理ノードのローカル・バ
スとネットワークとの間で通信するように構成される。
第２のサブノードは、ローカル・バスに結合され、処理
ノード内に記憶されている第１の複数のコヒーレンシ単
位に対応する第１の複数のコヒーレンシ状態を記憶する
ように構成される。

【００２０】本発明はさらに、ネットワークと第１の処
理ノードとを備えるコンピュータ・システムを企図する
ものである。第１の処理ノードは、ネットワークに結合
され、コントローラ・サブノードとスヌーパ・サブノー
ドとを含む。コントローラ・サブノードは、ネットワー
ク上で通信を実施し、通信の完了時に通信が実施された
トランザクションを再発行するように構成される。さら
に、コントローラ・サブノードは、通信を介して達成さ
れたコヒーレンシ状態をブロードキャストするように構
成される。スヌーパ・サブノードは、第１の処理ノード
内に記憶されている第１の複数のコヒーレンシ単位に対
応する第１の複数のコヒーレンシ状態を記憶するように
構成される。また、スヌーパ・サブノードは、コヒーレ
ンシ状態が複数のコヒーレンシ状態のうちの１つである
場合にコントローラ・サブノードによってブロードキャ
ストされたコヒーレンシ状態を取り込むように構成され
る。

【００２１】本発明の他の目的および利点は、下記の詳
細な説明を読み添付の図面を参照したときに明らかにな
ろう。

【００２２】

【発明の実施の形態】本発明では様々な修正形態および
変更形態が可能であるが、本発明の特定の実施形態が、
一例として図示され、本明細書に詳しく記載されてい
る。しかし、図面および詳細な説明が、開示した特定の
形態に本発明を制限するものではなく、本発明が、添付
の特許請求の範囲で定義した本発明の趣旨および範囲内
のすべての修正形態、等価物、変更形態をカバーするも
のであることを理解されたい。

【００２３】次に、図１を参照すると、多重処理コンピ
ュータ・システム１０の一実施形態のブロック図が示さ
れている。コンピュータ・システム１０は、ポイント・
ツー・ポイント・ネットワーク１４によって相互接続さ
れた複数のＳＭＰノード１２Ａないし１２Ｄを含む。本
明細書で特定の参照符号とその後に続く文字で参照され
た要素は、集合的に参照符号のみで参照する。たとえ
ば、ＳＭＰノード１２Ａないし１２Ｄを集合的にＳＭＰ
ノード１２と呼ぶ。図の実施形態では、各ＳＭＰノード
１２は、複数のプロセッサと、外部キャッシュと、ＳＭ
Ｐバスと、メモリと、システム・インタフェースとを含
む。たとえば、ＳＭＰノード１２Ａは、プロセッサ１６
Ａないし１６Ｂを含む複数のプロセッサと共に構成され
る。プロセッサ１６は外部キャッシュ１８に接続され、
外部キャッシュ１８はさらにＳＭＰバス２０に結合され
る。また、メモリ２２およびシステム・インタフェース
２４はＳＭＰバス２０に結合される。さらに、ＳＭＰバ
ス２０に１つまたは複数の入出力（Ｉ／Ｏ）インタフェ
ース２６を結合することができる。入出力インタフェー
ス２６は、シリアル・ポートおよびパラレル・ポート、
ディスク・ドライブ、モデム、プリンタなどの周辺装置
とのインタフェースをとるために使用される。他のＳＭ
Ｐノード１２Ｂないし１２Ｄを同様に構成することがで
きる。

【００２４】一般的に言えば、システム・インタフェー
ス２４は１つまたは複数のサブノードを備える。１つの
サブノード（コントローラ・サブノード）はネットワー
ク１４のインタフェースを含み、それに対して他のノー
ドは単に、メモリ２２に記憶されているコヒーレンシ単
位へのアクセス権の記憶域を維持する。コントローラ・
ノードは、トランザクションに応答してネットワーク１
４を介してコヒーレンシ活動が完了すると、ＳＭＰバス
２０上でトランザクションを再発行する。これと並行し
て、コントローラ・ノードは、影響を受けるコヒーレン
シ単位に対応するサブノードに記憶すべき更新済みアク
セス権を与える。更新済みアクセス権が、再発行される
トランザクションと並行して与えられるので、その後の
トランザクションは、対応するサブノードを介してこの
更新済みアクセス権を使用することができる。アクセス
権が、コンピュータ・システム１０によってサポートさ
れるメモリ・コヒーレンシ・モデルに従って、トランザ
クションが完了するのと同時に論理的に更新されるので
有利である。更新は、アクセス権をコントローラ・サブ
ノード以外のサブノードに記憶できる場合でも実行する
ことができる。コントローラ・サブノードがアクセス権
メモリ（本明細書ではＭＴＡＧと呼ぶ）の一部を含むこ
ともできることに留意されたい。

【００２５】一実施形態では、システム・インタフェー
ス２４の一部を形成する各サブノードは、ＳＭＰバス２
０を備えるバックプレーンに独立に挿入されるプリント
回路ボードを備える。含まれるサブノードの数は、構成
可能であり、したがってメモリ２２のサイズを拡張する
場合には拡張可能である。ＭＴＡＧメモリの量がメモリ
２２のサイズに必要な量に一致するように調整できるの
で有利である。たとえば、各コヒーレンシ単位が６４バ
イトでありアクセス権がコヒーレンシ単位当たりに２ビ
ットを含む場合、ＭＴＡＧメモリの量はメモリ２２のサ
イズの２５６分の１である。コンピュータ・システム１
０を最初、特定の量のメモリと共に製造し、それに続い
てメモリ２２との間でメモリ・モジュールを追加または
削除し、システム・インタフェース２４との間でサブノ
ードを追加または削除することによってメモリを追加ま
たは削除することができる。

【００２６】一般的に言えば、メモリ動作とは、データ
を発送元から宛先へ転送させる動作である。発送元また
は宛先、あるいはその両方は、開始側内の記憶位置で
も、あるいはメモリ内の記憶位置でもよい。発送元また
は宛先は、メモリ内の記憶位置であるとき、メモリ動作
と共に搬送されるアドレスを介して指定される。メモリ
動作は、読取り動作でも、あるいは書込み動作でもよ
い。読取り動作では、データが開始側の外側の発送元か
ら開始側内の宛先へ転送される。逆に、書込み動作で
は、データが開始側内の発送元から開始側の外側の宛先
へ転送される。図１に示したコンピュータ・システムで
は、メモリ動作は、ＳＭＰバス２０上の１つまたは複数
のトランザクションと、ネットワーク１４上の１つまた
は複数のコヒーレンシ動作を含むことができる。

【００２７】アーキテクチャの概要各ＳＭＰノード１２
は基本的に、メモリ２２を共用メモリとして有するＳＭ
Ｐシステムである。プロセッサ１６は、高性能プロセッ
サである。一実施形態では、各プロセッサ１６は、ＳＰ
ＡＲＣプロセッサ・アーキテクチャのバージョン９に適
合するＳＰＡＲＣプロセッサである。しかし、プロセッ
サ１６が任意のプロセッサ・アーキテクチャを使用でき
ることに留意されたい。

【００２８】通常、プロセッサ１６は、内部命令キャッ
シュと内部データ・キャッシュとを含む。したがって、
外部キャッシュ１８はＬ２キャッシュと呼ばれる（レベ
ル２を表す。内部キャッシュはレベル１キャッシュであ
る）。プロセッサ１６が内部キャッシュと共に構成され
ていない場合、外部キャッシュ１８はレベル１キャッシ
ュである。「レベル」の語が、特定のキャッシュがプロ
セッサ１６内の処理コアにどのくらい近接しているかを
識別するために使用されることに留意されたい。レベル
１は、処理コアに最も近く、レベル２は２番目に近く、
以下同様である。外部キャッシュ１８は、それに結合さ
れたプロセッサ１６から頻繁にアクセスされるメモリ・
アドレスに迅速にアクセスする。外部キャッシュ１８が
様々な特定のキャッシュ構成として構成できることに留
意されたい。たとえば、外部キャッシュ１８によってセ
ットアソシエーティブ構成または直接マップ構成を使用
することができる。

【００２９】ＳＭＰバス２０は、プロセッサ１６（キャ
ッシュ１８を通じた通信）とメモリ２２とシステム・イ
ンタフェース２４と入出力インタフェース２６との間の
通信に適応する。一実施形態では、ＳＭＰバス２０は、
アドレス・バスおよび関連する制御信号、ならびにデー
タ・バスおよび関連する制御信号を含む。アドレス・バ
スとデータ・バスが別々のものなので、ＳＭＰバス２０
上で分割トランザクション・バス・プロトコルを使用す
ることができる。一般的に言えば、分割トランザクショ
ン・バス・プロトコルは、アドレス・バス上で行われる
トランザクションが、データ・バス上で行われる並行ト
ランザクションとは異なるものでよいプロトコルであ
る。アドレスとデータを使用するトランザクションは、
アドレス・バス上でアドレスおよび関連する制御情報が
搬送されるアドレス・フェーズと、データ・バス上でデ
ータが搬送されるデータ・フェーズとを含む。特定のア
ドレス・フェーズに対応するデータ・フェーズの前に、
他のトランザクションに関する追加アドレス・フェーズ
または追加データ・フェーズ、あるいはその両方を開始
することができる。アドレス・フェーズと対応するデー
タ・フェーズは、多数の方法で相関付けることができ
る。たとえば、データ・トランザクションをアドレス・
トランザクションと同じ順序で行うことができる。別法
として、トランザクションのアドレス・フェーズとデー
タ・フェーズを固有のタグを介して識別することができ
る。

【００３０】メモリ２２は、プロセッサ１６によって使
用されるデータおよび命令コードを記憶するように構成
される。メモリ２２は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を備えることが好ましい。た
だし、任意のタイプのメモリを使用することができる。
メモリ２２は、他のＳＭＰノード１２内の図示した同様
なメモリと共に、分散共用メモリ・システムを形成す
る。分散共用メモリのアドレス空間の各アドレスは、そ
のアドレスのホーム・ノードと呼ばれる特定のノードに
割り当てられる。ホーム・ノードとは異なるノード内の
プロセッサは、ホーム・ノードのアドレスにあるデータ
にアクセスし、場合によってはデータをキャッシュする
ことができる。したがって、ＳＭＰノード１２どうしの
間と、特定のＳＭＰノード１２Ａないし１２Ｄ内のプロ
セッサ１６とキャッシュ１８との間に、コヒーレンシが
維持される。システム・インタフェース２４はノード間
コヒーレンシを与え、それに対してＳＭＰバス２０上の
スヌーピングはノード内コヒーレンシを与える。

【００３１】システム・インタフェース２４は、ノード
間コヒーレンシを維持するだけでなく、他のＳＭＰノー
ド１２との間のデータ転送を必要とするＳＭＰバス２０
上のアドレスを検出する。システム・インタフェース２
４は、転送を実行し、トランザクションのための対応す
るデータをＳＭＰバス２０上に与える。図の実施形態で
は、システム・インタフェース２４はポイント・ツー・
ポイント・ネットワーク１４に結合される。しかし、代
替実施形態では他のネットワークを使用できることに留
意されたい。ポイント・ツー・ポイント・ネットワーク
では、ネットワーク上の各ノード間に個別の接続が存在
する。特定のノードは、専用リンクを介して第２のノー
ドと直接通信する。特定のノードは、第３のノードと通
信するときは、第２のノードと通信するために使用した
リンクとは異なるリンクを使用する。

【００３２】図１では４つのＳＭＰノード１２が示され
ているが、任意の数のノードを使用するコンピュータ・
システム１０の実施形態が企図されることに留意された
い。

【００３３】図２Ａおよび２Ｂは、コンピュータ・シス
テム１０の一実施形態によってサポートされる分散メモ
リ・アーキテクチャの概念図である。具体的には、図２
Ａおよび２Ｂは、図１の各ＳＭＰノード１２がデータを
キャッシュし、メモリ・アクセスを実行する代替方法を
示す。コンピュータ・システム１０がそのようなアクセ
スをサポートする方法に関する詳細については、下記で
詳しく説明する。

【００３４】次に、図２Ａを参照すると、コンピュータ
・システム１０の一実施形態によってサポートされる第
１のメモリ・アーキテクチャ３０を示す論理図が示され
ている。アーキテクチャ３０は、複数のプロセッサ３２
Ａないし３２Ｄと、複数のキャッシュ３４Ａないし３４
Ｄと、複数のメモリ３６Ａないし３６Ｄと、相互接続ネ
ットワーク３８とを含む。複数のメモリ３６は分散共用
メモリを形成する。アドレス空間内の各アドレスは、１
つのメモリ３６内の位置に対応する。

【００３５】アーキテクチャ３０は非一様メモリ・アー
キテクチャ（ＮＵＭＡ）である。ＮＵＭＡアーキテクチ
ャでは、第１のメモリ・アドレスにアクセスするのに必
要な時間の長さが、第２のメモリ・アドレスにアクセス
するのに必要な時間の長さと大幅に異なることがある。
アクセス時間は、アクセスの開始側と、アクセスされた
データを記憶しているメモリ３６Ａないし３６Ｄの位置
に依存する。たとえば、プロセッサ３２Ａが、メモリ３
６Ａに記憶されている第１のメモリ・アドレスにアクセ
スする場合、このアクセス時間は、メモリ３６Ｂないし
３６Ｄのうちの１つに記憶されている第２のメモリ・ア
ドレスへのアクセスのアクセス時間よりもずっと短い。
すなわち、プロセッサ３２Ａによるメモリ３６Ａへのア
クセスはローカルに（たとえば、ネットワーク３８上で
の転送なしに）完了することができ、それに対してメモ
リ３６Ｂへのプロセッサ３２Ａアクセスはネットワーク
３８を介して実行される。通常、ネットワーク３８を通
じたアクセスは、ローカル・メモリ内で完了するアクセ
スよりも低速である。たとえば、ローカル・アクセスは
数百ナノ秒で完了することができ、それに対してネット
ワークを介したアクセスは数マイクロ秒を占有する可能
性がある。

【００３６】リモート・ノードに記憶されているアドレ
スに対応するデータは任意のキャッシュ３４にキャッシ
ュすることができる。しかし、キャッシュ３４がそのよ
うなリモート・アドレスに対応するデータを放棄した
後、リモート・アドレスへのその後のアクセスはネット
ワーク３８上での転送を介して完了する。

【００３７】ＮＵＭＡアーキテクチャは、主として特定
のローカル・メモリに対応するアドレスを使用するソフ
トウェア・アプリケーションに優れた性能特性を付与す
ることができる。一方、より多くのランダム・アクセス
・パターンを有しメモリ・アクセスを特定のローカル・
メモリ内のアドレスに制限しないソフトウェア・アプリ
ケーションは、特定のプロセッサ３２がリモート・ノー
ドへの反復アクセスを実行するときに大量のネットワー
ク・トラフィックを経験する。

【００３８】次に図２Ｂを参照すると、図１のコンピュ
ータ・システム１０によってサポートされる第２のメモ
リ・アーキテクチャ４０を示す論理図が示されている。
アーキテクチャ４０は、複数のプロセッサ４２Ａないし
４２Ｄと、複数のキャッシュ４４Ａないし４４Ｄと、複
数のメモリ４６Ａないし４６Ｄと、ネットワーク４８と
を含む。しかし、メモリ４６はキャッシュ４４とネット
ワーク４８との間に論理的に結合される。メモリ４６
は、より大規模なキャッシュ（たとえば、レベル３のキ
ャッシュ）として働き、対応するプロセッサ４２からア
クセスされるアドレスを記憶する。メモリ４６は、対応
するプロセッサ４２から作用を受けているデータを「ア
トラクトする」と言われる。図２Ａに示したＮＵＭＡア
ーキテクチャとは異なり、アーキテクチャ４０は、ロー
カル・プロセッサがリモート・データにアクセスする際
にリモート・データをローカル・メモリに記憶すること
によってネットワーク４８上のアクセスの数を低減させ
る。

【００３９】アーキテクチャ４０をキャッシュ専用メモ
リ・アーキテクチャ（ＣＯＭＡ）と呼ぶ。メモリ４６の
組合せで形成された分散共用メモリ内の複数の位置は、
特定のアドレスに対応するデータを記憶することができ
る。特定の記憶位置に特定のアドレスの永久的なマッピ
ングが割り当てられることはない。その代わり、特定の
アドレスに対応するデータを記憶する位置は、その特定
のアドレスにアクセスするプロセッサ４２に基づいて動
的に変化する。逆に、ＮＵＭＡアーキテクチャでは、メ
モリ４６内の特定の記憶位置が特定のアドレスに割り当
てられる。アーキテクチャ４０は、アーキテクチャ上で
実行中のアプリケーションによって実行されるメモリ・
アクセス・パターンに調整し、メモリ４６どうしの間で
コヒーレンシが維持される。

【００４０】好ましい実施形態では、コンピュータ・シ
ステム１０は、図２Ａおよび２Ｂに示した両方のメモリ
・アーキテクチャをサポートする。具体的には、メモリ
・アドレスに、１つのＳＭＰノード１２Ａないし１２Ｄ
からＮＵＭＡ方式でアクセスし、同時に他のＳＭＰノー
ド１２Ａないし１２ＤからＣＯＭＡ方式でアクセスする
ことができる。一実施形態では、ＳＭＰバス２０上のア
ドレスのあるビットが、他のＳＭＰノード１２を、与え
られたアドレスのホーム・ノードとして識別している場
合に、ＮＵＭＡアクセスが検出される。そうでない場合
は、ＣＯＭＡアクセスが仮定される。他の詳細を下記に
与える。

【００４１】一実施形態では、ＣＯＭＡアーキテクチャ
は、ハードウェア技法とソフトウェア技法の組合せを使
用して実施される。ハードウェアは、ページのローカル
にキャッシュされたコピー間のコヒーレンシを維持し、
ソフトウェア（たとえば、コンピュータ・システム１０
で使用されるオペレーティング・システム）は、キャッ
シュされたページを割り振り、割り振り解除する責任を
負う。

【００４２】図３は、一般に、図１に示したＳＭＰノー
ド１２Ａに適合する、ＳＭＰノード１２Ａの一実施形態
の詳細を示す。他のノード１２も同様に構成することが
できる。図１の各ＳＭＰノード１２の特定の代替実施形
態も可能であることに留意されたい。図３に示したＳＭ
Ｐノード１２Ａの実施形態は、サブノード５０Ａやサブ
ノード５０Ｂなど複数のサブノードを含む。各サブノー
ド５０は、２つのプロセッサ１６および対応するキャッ
シュ１８と、メモリ部分５６と、アドレス・コントロー
ラ５２と、データ・コントローラ５４とを含む。サブノ
ード５０内のメモリ部分５６は集合的に、図１のＳＭＰ
ノード１２Ａのメモリ２２を形成する。他のサブノード
（図示せず）はさらに、ＳＭＰバス２０に結合され入出
力インタフェース２６を形成する。

【００４３】図３に示したように、ＳＭＰバス２０は、
アドレス・バス５８とデータ・バス６０とを含む。アド
レス・コントローラ５２はアドレス・バス５８に結合さ
れ、データ・コントローラ５４はデータ・バス６０に結
合される。図３は、システム・インタフェース論理ブロ
ック６２と、変換記憶域６４と、ディレクトリ６６と、
メモリ・タグ（ＭＴＡＧ）６８とを含むシステム・イン
タフェース２４も示す。論理ブロック６２は、アドレス
・バス５８とデータ・バス６０の両方に結合され、下記
で詳しく説明するようにある種の状況でアドレス・バス
５８上で無視信号７０をアサートする。論理ブロック６
２は、変換記憶域６４、ディレクトリ６６、ＭＴＡＧ６
８、ネットワーク１４にも結合される。

【００４４】図３の実施形態では、各サブノード５０
は、ＳＭＰバス２０が配置されたバックプレーンに挿入
できるプリント回路ボード上に構成される。このよう
に、ＳＭＰノード１２内に含まれるプロセッサまたは入
出力インタフェース２６あるいはその両方の数は、サブ
ノード５０を挿入しあるいは取り外すことによって変更
することができる。たとえば、コンピュータ・システム
１０は最初、少数のサブノード５０と共に構成すること
ができる。コンピュータ・システム１０のユーザが必要
とするコンピューティング・パワーが増大するにつれて
必要に応じて追加サブノード５０を追加することができ
る。

【００４５】アドレス・コントローラ５２は、キャッシ
ュ１８とＳＭＰ２０のアドレス部分との間のインタフェ
ースを形成する。図の実施形態では、アドレス・コント
ローラ５２は、出力待ち行列７２といくつかの入力待ち
行列７４とを含む。出力待ち行列７２は、アドレス・コ
ントローラ５２がアドレス・バス５８へのアクセスを許
可されるまで出力待ち行列に接続されたプロセッサから
のトランザクションをバッファする。アドレス・コント
ローラ５２は、出力待ち行列７２に記憶されているトラ
ンザクションを、それらが出力待ち行列７２に入れられ
た順に実行する（すなわち、出力待ち行列７２はＦＩＦ
Ｏ待ち行列である）。アドレス・コントローラ５２によ
って実行されるトランザクション、ならびにキャッシュ
１８およびプロセッサ１６の内部のキャッシュによって
スヌープされるアドレス・バス５８から受け取られるト
ランザクションは、入力待ち行列７４に入れられる。

【００４６】出力待ち行列７２と同様に、入力待ち行列
７４はＦＩＦＯ待ち行列である。すべてのアドレス・ト
ランザクションは、各サブノード５０の入力待ち行列７
４（場合によっては、アドレス・トランザクションを開
始したサブノード５０の入力待ち行列７４内）に記憶さ
れる。したがって、アドレス・トランザクションは、ス
ヌーピングのために、アドレス・トランザクションがア
ドレス・バス５８上で行われる順にキャッシュ１８およ
びプロセッサ１６に与えられる。トランザクションがア
ドレス・バス５８上で行われる順序は、ＳＭＰノード１
２Ａの順序である。しかし、完全なシステムは１つのグ
ローバル・メモリ順序を有することが予期される。この
ように順序が予期されるため、ネットワーク１４上の動
作の順序によってグローバル順序を確立する必要がある
ので、コンピュータ・システム１０が使用するＮＵＭＡ
アーキテクチャとＣＯＭＡアーキテクチャの両方で問題
が生じる。２つのノードがあるアドレスに対するトラン
ザクションを実行する場合、そのアドレスのホーム・ノ
ードで対応するコヒーレンシ動作が行われる順序は、各
ノード内で見られる２つのトランザクションの順序を定
義する。たとえば、同じアドレスに対して２つの書込み
トランザクションが実行される場合、そのアドレスのホ
ーム・ノードに２番目に到着する書込み動作は２番目に
完了する書込みトランザクションであるべきである（す
なわち、両方の書込みトランザクションによって更新さ
れるバイト位置は、両方のトランザクションの完了時に
第２の書込みトランザクションから与えられる値を記憶
する）。しかし、第２のトランザクションを実行するノ
ードは実際には、ＳＭＰバス２０上で最初に第２のトラ
ンザクションを行わせることができる。無視信号７０に
よって、ＳＭＰノード１２の残りの部分が第２のトラン
ザクションに反応することなしに、第２のトランザクシ
ョンをシステム・インタフェース２４へ転送することが
できる。

【００４７】したがって、システム・インタフェース論
理ブロック６２は、アドレス・コントローラ５２の出力
待ち行列／入力待ち行列構造によって課される順序付け
制約と共に効果的に動作するために、無視信号７０を使
用する。アドレス・バス５８上にトランザクションが与
えられ、システム・インタフェース論理ブロック６２
が、このトランザクションに応答してリモート・トラン
ザクションを実行すべきであることを検出すると、論理
ブロック６２は無視信号７０をアサートする。あるトラ
ンザクションに対して無視信号７０をアサートすると、
アドレス・コントローラ５２は入力待ち行列７４へのそ
のトランザクションの格納を抑制する。したがって、無
視されたトランザクションに続いて行われ、ＳＭＰノー
ド１２Ａ内でローカルに完了する他のトランザクション
は、入力待ち行列７４の順序付け規則を破らずに、無視
されたトランザクションに対して所定の順序とは異なる
順序で完了することができる。具体的には、ネットワー
ク１４上のコヒーレンシ活動に応答してシステム・イン
タフェース２４によって実行されるトランザクション
を、無視されたトランザクションの後に続けて実行し完
了することができる。リモート・トランザクションから
応答が受け取ったときに、システム・インタフェース論
理ブロック６２によって、無視されたトランザクション
をアドレス・バス５８上で再発行することができる。そ
れによって、トランザクションは、入力待ち行列７４に
入れられ、再発行時に行われるトランザクションと共に
順序正しく完了することができる。

【００４８】一実施形態では、特定のアドレス・コント
ローラ５２からのトランザクションが無視された後、そ
の特定のアドレス・コントローラ５２からのその後のコ
ヒーレント・トランザクションも無視される。特定のプ
ロセッサ１６からのトランザクションは、アドレス・バ
ス５８上に与えられることによって課される順序付け要
件にはかかわらず、互いに重要な順序付け関係を有する
ことができる。たとえば、トランザクションは、ＳＰＡ
ＲＣアーキテクチャに含まれるＭＥＭＢＡＲ命令などの
メモリ同期命令によって他のトランザクションから分離
することができる。プロセッサ１６は、トランザクショ
ンを、それらが互いに実行される順に搬送する。トラン
ザクションは、出力待ち行列７２内で順序付けされ、し
たがって、特定の出力待ち行列７２から発行されるトラ
ンザクションは順序正しく実行されるはずである。特定
のアドレス・コントローラ５２からのその後のトランザ
クションを無視することによって、特定の出力待ち行列
７２に関するインオーダー規則を保存することができ
る。さらに、特定のプロセッサからのすべてのトランザ
クションを順序付けなくて済むことに留意されたい。し
かし、アドレス・バス５８上で、どのトランザクション
を順序付けなければならないかと、どのトランザクショ
ンを順序付けなくてもよいかを判定することは困難であ
る。したがって、この実施形態で、論理ブロック６２は
特定の出力待ち行列７２からのすべてのトランザクショ
ンの順序を維持する。この規則の例外を許容するサブノ
ード５０の他の実施形態が可能であることに留意された
い。

【００４９】データ・コントローラ５４は、データ・バ
ス６０、メモリ部分５６、キャッシュ１８との間でデー
タをルーティングする。データ・コントローラ５４は、
アドレス・コントローラ５２と同様な入力待ち行列と出
力待ち行列とを含むことができる。一実施形態では、デ
ータ・コントローラ５４は、バイト・スライス・バス構
成の複数の物理装置を使用する。

【００５０】図３に示したプロセッサ１６は、メモリ管
理装置（ＭＭＵ）７６Ａないし７６Ｂを含む。ＭＭＵ７
６は、プロセッサ１６上で実行される命令コードによっ
て生成されたデータ・アドレスと、命令アドレスに対し
て、仮想アドレス・物理アドレス変換を実行する。命令
の実行に応答して生成されるアドレスは仮想アドレスで
ある。言い換えれば、仮想アドレスは、命令コードのプ
ログラマによって作成されるアドレスである。仮想アド
レスは（ＭＭＵ７６内で具体化される）アドレス変換機
構を通過し、アドレス変換機構から対応する物理アドレ
スが作成される。物理アドレスは、メモリ２２内の記憶
位置を識別する。

【００５１】アドレス変換は多数の理由で実行される。
たとえば、アドレス変換機構を使用して、あるメモリ・
アドレスに対する特定のコンピューティング・タスクの
アクセスを許可または拒否することができる。このよう
に、あるコンピューティング・タスク内のデータおよび
命令は、他のコンピューティング・タスクのデータおよ
び命令から分離される。また、コンピューティング・タ
スクのデータおよび命令の各部分は、ハード・ディスク
・ドライブに「ページアウト」することができる。ある
部分がページアウトされると、その変換は無効化され
る。コンピューティング・タスクによるその部分へのア
クセス時には、変換が失敗しているために割り込みが行
われる。この割り込みによって、オペレーティング・シ
ステムは、ハード・ディスク・ドライブから対応する情
報を検索することができる。このように、メモリ２２内
の実際のメモリよりも多くの仮想メモリを使用すること
ができる。仮想メモリの他の多くの用途が良く知られて
いる。

【００５２】再び、図１に示したコンピュータ・システ
ム１０を、図３に示したＳＭＰノード１２Ａ実施形態と
共に参照すると分かるように、ＭＭＵ７６によって算出
される物理アドレスは、プロセッサ１６が配置されたＳ
ＭＰノード１２に関連付けられたメモリ２２内の位置を
定義するローカル物理アドレス（ＬＰＡ）である。ＭＴ
ＡＧ６８は、メモリ２２内の各「コヒーレンシ単位」ご
とにコヒーレンシ状態を記憶する。ＳＭＰバス２０上で
アドレス変換が実行されると、システム・インタフェー
ス論理ブロック６２は、アクセスされたコヒーレンシ単
位に関する、ＭＴＡＧ６８に記憶されているコヒーレン
シ状態を調べる。ＳＭＰノード１２がこのアクセスを実
行するのに十分な、このコヒーレンシ単位へのアクセス
権を有することをコヒーレンシ状態が示している場合、
アドレス変換は続行する。しかし、トランザクションを
完了する前にコヒーレンシ活動を実行すべきであること
をコヒーレンシ状態が示している場合、システム・イン
タフェース論理ブロック６２は無視信号７０をアサート
する。論理ブロック６２は、ネットワーク１４上でコヒ
ーレンシ動作を実行し、適当なコヒーレンシ状態を得
る。適当なコヒーレンシ状態が得られると、論理ブロッ
ク６２は、無視されたトランザクションをＳＭＰバス２
０上で再発行する。それに続いて、トランザクションが
完了する。

【００５３】一般的に言えば、特定の記憶位置（たとえ
ば、キャッシュまたはメモリ２２）でコヒーレンシ単位
に関して維持されるコヒーレンシ状態は、そのＳＭＰノ
ード１２でのコヒーレンシ単位へのアクセス権を示す。
このアクセス権は、コヒーレンシ単位の妥当性と、その
ＳＭＰノード１２内でコヒーレンシ単位のコピーに対し
て与えられている読取り／書込み許可を示す。一実施形
態では、コンピュータ・システム１０によって使用され
るコヒーレンシ状態は、修正、所有、共用、無効であ
る。修正状態は、ＳＭＰノード１２が対応するコヒーレ
ンシ単位を更新したことを示す。したがって、他のＳＭ
Ｐノード１２はこのコヒーレンシ単位のコピーを有さな
い。また、修正されたコヒーレンシ単位は、ＳＭＰノー
ド１２から放棄されると、再びホーム・ノードに記憶さ
れる。所有状態は、このコヒーレンシ単位に対してＳＭ
Ｐノード１２が責任を負うが、他のＳＭＰノード１２が
コピーを共用している可能性があることを示す。この場
合も、コヒーレンシ単位は、ＳＭＰノード１２から放棄
されると、再びホーム・ノードに記憶される。共用状態
は、ＳＭＰノード１２がコヒーレンシ単位を読み取るこ
とはできるが、所有状態を得ないかぎり更新することは
できないことを示す。また、他のＳＭＰノード１２もこ
のコヒーレンシ単位のコピーを有する可能性がある。最
後に、無効状態は、ＳＭＰノード１２がコヒーレンシ単
位のコピーを有さないことを示す。一実施形態では、修
正状態は、書込み許可を示すが、無効状態を除く状態
は、対応するコヒーレンシ単位への読取り許可を示す。

【００５４】本明細書では、コヒーレンシ単位は、コヒ
ーレンシのために単位とみなされるメモリのいくつかの
連続バイトである。たとえば、コヒーレンシ単位内の１
バイトが更新された場合、コヒーレンシ単位全体が更新
されたとみなされる。特定の一実施形態では、コヒーレ
ンシ単位はキャッシュ・ラインであり、連続６４バイト
を備える。しかし、コヒーレンシ単位が任意の数のバイ
トを備えることができることが理解されよう。

【００５５】システム・インタフェース２４は、変換記
憶域６４を使用してローカル物理アドレスからグローバ
ル・アドレス（ＧＡ）への変換を記憶する変換機構も含
む。グローバル・アドレス内のあるビットは、そのグロ
ーバル・アドレスに関するコヒーレンシ情報が記憶され
ているアドレスのホーム・ノードを識別する。たとえ
ば、コンピュータ・システム１０の実施形態は、図１の
ＳＭＰノードなど４つのＳＭＰノード１２を使用するこ
とができる。そのような実施形態では、グローバル・ア
ドレスの２ビットがホーム・ノードを識別する。グロー
バル・アドレスの最上位部分のビットはホーム・ノード
を識別するために使用されることが好ましい。同じビッ
トが、ローカル物理アドレスではＮＵＭＡアクセスを識
別するために使用される。ＬＰＡのビットが、ローカル
・ノードがホーム・ノードではないことを示す場合、そ
のＬＰＡはグローバル・アドレスであり、トランザクシ
ョンはＮＵＭＡモードで実行される。したがって、オペ
レーティング・システムは、ＮＵＭＡタイプ・ページの
場合はＭＭＵ７６にグローバル・アドレスを置く。逆
に、オペレーティング・システムは、ＣＯＭＡタイプ・
ページの場合にはＭＭＵ７６にＬＰＡを置く。ＬＰＡ
が、ＧＡに等しくてよい（ホームが、ＬＰＡが与えられ
たノードのメモリ２２内にある、ＮＵＭＡアドレスなら
びにグローバル・アドレスの場合）ことに留意された
い。また、ＬＰＡは、他のＳＭＰノード１２にホームを
有するデータのコピーを記憶するために使用される記憶
位置を識別するときはＧＡに変換することができる。

【００５６】特定のホーム・ノードのディレクトリ６６
は、どのＳＭＰノード１２が、コピー間のコヒーレンシ
が維持できるようにホーム・ノードに割り当てられた所
与のグローバル・アドレスに対応するデータのコピーを
有するかを識別する。また、ホーム・ノードのディレク
トリ６６は、コヒーレンシ単位を所有するＳＭＰノード
１２を識別する。したがって、キャッシュ１８とプロセ
ッサ１６との間のローカル・コヒーレンシはスヌーピン
グを介して維持され、それに対してシステム・ワイド
（またはグローバル）コヒーレンシはＭＴＡＧ６８およ
びディレクトリ６６を使用して維持される。ディレクト
リ６６は、ＳＭＰノード１２Ａに割り当てられた（すな
わち、ＳＭＰノード１２Ａがホーム・ノードである）コ
ヒーレンシ単位に対応するコヒーレンシ情報を記憶す
る。

【００５７】図３の実施形態では、ディレクトリ６６お
よびＭＴＡＧ６８が各コヒーレンシ単位ごとに情報を記
憶することに留意されたい。逆に、変換記憶域６４は、
ページに関して定義されたローカル物理・グローバル変
換を記憶する。ページは、複数のコヒーレンシ単位を含
み、通常、サイズが数キロバイト、あるいは場合によっ
ては数メガバイトである。

【００５８】したがって、ソフトウェアは、ページごと
にローカル物理アドレス・グローバル・アドレス変換を
作成する（それによって、リモートに記憶されているグ
ローバル・ページのコピーを記憶するローカル・メモリ
・ページを割り振る）。したがって、メモリ２２のブロ
ックはページごとにも特定のグローバル・アドレスに割
り振られる。しかし、前述のように、コヒーレンシ状態
およびコヒーレンシ活動はコヒーレンシ単位上で実行さ
れる。したがって、メモリの特定のグローバル・アドレ
スにページが割り振られたときに、ページに対応するデ
ータは必ずしも、割り振られたメモリへ転送されるわけ
ではない。その代わり、プロセッサ１６がページ内の様
々なコヒーレンシ単位にアクセスすると、それらのコヒ
ーレンシ単位はコヒーレンシ単位の所有者から転送され
る。このように、ＳＭＰノード１２Ａから実際にアクセ
スされたデータは、対応するメモリ２２へ転送される。
ＳＭＰノード１２Ａからアクセスされないデータは転送
できず、そのため、メモリ２２内のページの割り振り時
にデータのページを転送する実施形態と比べてネットワ
ーク１４上の全体的な帯域幅使用度が低減する。

【００５９】一実施形態では、変換記憶域６４、または
ディレクトリ６６、またはＭＴＡＧ６８、あるいはそれ
らの組合せはそれぞれ、関連する変換、ディレクトリ、
ＭＴＡＧ情報の一部しか記憶しないキャッシュでよいこ
とに留意されたい。変換、ディレクトリ、ＭＴＡＧ情報
の全体は、メモリ２２内のテーブルまたは専用メモリ記
憶域（図示せず）に記憶される。アクセスに必要な情報
が、対応するキャッシュにない場合、テーブルはシステ
ム・インタフェース２４からアクセスされる。

【００６０】次に、図４を参照すると、例示的なディレ
クトリ・エントリ７１が示されている。ディレクトリ・
エントリ７１は、図３に示したディレクトリ６６の一実
施形態によって使用することができる。ディレクトリ６
６の他の実施形態は、異なるディレクトリ・エントリを
使用することができる。ディレクトリ・エントリ７１
は、有効ビット７３と、書き直しビット７５と、所有者
フィールド７７と、共用者フィールド７９とを含む。デ
ィレクトリ・エントリ７１は、ディレクトリ・エントリ
のテーブル内に存在し、対応するコヒーレンシ単位を識
別するグローバル・アドレスを介してテーブル内に配置
される。具体的には、コヒーレンシ単位に関連付けられ
たディレクトリ・エントリ７１は、コヒーレンシ単位を
識別するグローバル・アドレスで形成されたオフセット
位置にあるディレクトリ・エントリのテーブル内に記憶
される。

【００６１】有効ビット７３は、セットされると、ディ
レクトリ・エントリ７１が有効である（すなわち、その
ディレクトリ・エントリ７１は、対応するコヒーレンシ
単位に関するコヒーレンシ情報を記憶している）ことを
示す。有効ビット７３は、クリアされると、そのディレ
クトリ・エントリ７１が無効であることを示す。

【００６２】所有者フィールド７７は、１つのＳＭＰノ
ード１２をコヒーレンシ単位の所有者として識別する。
所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒーレン
シ単位を修正状態と所有状態のどちらかで維持する。通
常、所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒー
レンシ単位を修正状態で得る（下記の図１５を参照され
たい）。それに続いて、所有側ＳＭＰノード１２Ａない
し１２Ｄは、コヒーレンシ単位のコピーを他のＳＭＰノ
ード１２Ａないし１２Ｄに与える際に所有状態に遷移す
ることができる。他のＳＭＰノード１２Ａないし１２Ｄ
はコヒーレンシ単位を共用状態で得る。一実施形態で
は、所有者フィールド７７は、４つのＳＭＰノード１２
Ａないし１２Ｄのうちの１つをコヒーレンシ単位の所有
者として識別するようにコード化された２つのビットを
備える。

【００６３】共用者フィールド７９は、各ＳＭＰノード
１２Ａないし１２Ｄに割り当てられた１つのビットを含
む。ＳＭＰノード１２Ａないし１２Ｄがコヒーレンシ単
位の共用コピーを維持している場合、共用者フィールド
７９内の対応するビットがセットされる。逆に、ＳＭＰ
ノード１２Ａないし１２Ｄがコヒーレンシ単位の共用コ
ピーを維持していない場合、共用者フィールド７９内の
対応するビットはクリアされる。このように、共用者フ
ィールド７９は、図１のコンピュータ・システム１０内
に存在するコヒーレンシ単位のすべての共用コピーを示
す。

【００６４】書き直しビット７５は、セットされると、
所有者フィールド７７を介してコヒーレンシ単位の所有
者として識別されたＳＭＰノード１２Ａないし１２Ｄが
コヒーレンシ単位の更新済みコピーをホームＳＭＰノー
ド１２に書き込んだことを示す。ビット７５は、クリア
されると、所有側ＳＭＰノード１２Ａないし１２Ｄがコ
ヒーレンシ単位の更新済みコピーをホームＳＭＰノード
１２Ａないし１２Ｄに書き込んでいないことを示す。

【００６５】次に図５を参照すると、システム・インタ
フェース２４の一実施形態のブロック図が示されてい
る。図５に示したように、システム・インタフェース２
４は、ディレクトリ６６と、変換記憶域６４と、ＭＴＡ
Ｇ６８とを含む。変換記憶域６４は、グローバル・アド
レス／ローカル物理アドレス（ＧＡ２ＬＰＡ）変換装置
８０およびローカル物理アドレス／グローバル・アドレ
ス（ＬＰＡ２ＧＡ）変換装置８２として示されている。

【００６６】システム・インタフェース２４は、ＳＭＰ
バス２０またはネットワーク１４上で実行すべきトラン
ザクションを記憶するための入力待ち行列と出力待ち行
列も含む。具体的には、図の実施形態では、システム・
インタフェース２４は、ヘッダ・パケットをネットワー
ク１４との間でバッファするための入力ヘッダ待ち行列
８４と出力ヘッダ待ち行列８６とを含む。ヘッダ・パケ
ットは、実行すべき動作を識別し、その後に続くデータ
・パケットの数およびフォーマットを指定する。出力ヘ
ッダ待ち行列８６は、ネットワーク１４上で送るべきヘ
ッダ・パケットをバッファし、入力ヘッダ待ち行列８４
は、システム・インタフェース２４が、受け取ったヘッ
ダ・パケットを処理するまで、ネットワーク１４から受
け取ったヘッダ・パケットをバッファする。同様に、デ
ータ・パケットは、データがそれぞれ、ＳＭＰデータ・
バス６０およびネットワーク１４上で転送されるまで入
力データ待ち行列８８および出力データ待ち行列９０に
バッファされる。

【００６７】ＳＭＰ出力待ち行列９２、ＳＭＰ入力待ち
行列９４、ＳＭＰ入出力入力待ち行列（ＰＩＱ）９６
は、アドレス・バス５８との間でアドレス・トランザク
ションをバッファするために使用される。ＳＭＰ出力待
ち行列９２は、アドレス・バス５８上のシステム・イン
タフェース２４から与えられるトランザクションをバッ
ファする。無視されたトランザクションに関するコヒー
レンシ活動の完了に応答して待機させられた再発行トラ
ンザクションは、ＳＭＰ出力待ち行列９２にバッファさ
れる。また、ネットワーク１４から受け取ったコヒーレ
ンシ活動に応答して生成されたトランザクションは、Ｓ
ＭＰ出力待ち行列９２にバッファされる。ＳＭＰ入力待
ち行列９４は、システム・インタフェース２４によって
処理されるコヒーレンシ関連トランザクションを記憶す
る。逆にＳＭＰ ＰＩＱ９６は、他のＳＭＰノード１２
に存在する入出力インタフェースへ搬送される入出力ト
ランザクションを記憶する。入出力トランザクションは
一般に、非コヒーレントとみなされ、したがってコヒー
レンシ活動を生成しない。

【００６８】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６は、トランザクション・フィルタ９８から、待
機させるべきトランザクションを受け取る。トランザク
ション・フィルタ９８はＭＴＡＧ６８およびＳＭＰアド
レス・バス５８に結合される。トランザクション・フィ
ルタ９８は、他のＳＭＰノード１２上の入出力インタフ
ェースを識別する入出力トランザクションをアドレス・
バス５８上で検出した場合、そのトランザクションをＳ
ＭＰ ＰＩＱ９６に入れる。ＬＰＡアドレスへのコヒー
レント・トランザクションがトランザクション・フィル
タ９８によって検出された場合、ＭＴＡＧ６８から得た
対応するコヒーレンシ状態が調べられる。トランザクシ
ョン・フィルタ９８は、コヒーレンシ状態に応じて、無
視信号７０をアサートすることができ、コヒーレンシ・
トランザクションをＳＭＰ入力待ち行列９４で待機させ
ることができる。コヒーレント・トランザクションを実
行するのに十分な、コヒーレンシ単位へのアクセス権
が、ＳＭＰノード１２Ａによって維持されていないこと
をＭＴＡＧ６８が示している場合には、無視信号７０が
アサートされ、コヒーレンシ・トランザクションが待機
させられる。逆に、ＳＭＰノード１２Ａによって十分な
アクセス権が維持されていることをＭＴＡＧ６８が示し
ている場合、無視信号７０がアサート解除されコヒーレ
ンシ・トランザクションは生成されない。

【００６９】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６からのトランザクションは、システム・インタ
フェース２４内の要求エージェント１００によって処理
される。ＬＰＡ２ＧＡ変換装置８２は、要求エージェン
ト１００による動作の前に、トランザクションのアドレ
ス（ＬＰＡアドレスである場合）を、ＳＭＰアドレス・
バス５８上に与えられるローカル物理アドレスから、対
応するグローバル・アドレスに変換する。要求エージェ
ント１００は次いで、グローバル・アドレスによって識
別されたホーム・ノードへ送られる特定のコヒーレンシ
要求を指定するヘッダ・パケットを生成する。このコヒ
ーレンシ要求は出力ヘッダ待ち行列８６に入れられる。
それに続いて、コヒーレンシ応答が入力ヘッダ待ち行列
８４で受け取られる。要求エージェント１００は、入力
ヘッダ待ち行列８４から得たコヒーレンシ応答を処理
し、場合によっては（下記で説明するように）ＳＭＰ出
力待ち行列９２に関する再発行トランザクションを生成
する。

【００７０】システム・インタフェース２４には、ホー
ム・エージェント１０２とスレーブ・エージェント１０
４とが含まれる。ホーム・エージェント１０２は、入力
ヘッダ待ち行列８４から受け取ったコヒーレンシ要求を
処理する。ホーム・エージェント１０２は、特定のグロ
ーバル・アドレスに関してディレクトリ６６に記憶され
ているコヒーレンシ情報から、他のＳＭＰノード１２内
の１つまたは複数のスレーブ・エージェントへコヒーレ
ンシ・デマンドを送るべきかどうかを判定する。一実施
形態では、ホーム・エージェント１０２は、影響を受け
るコヒーレンシ単位に対応するコヒーレンシ情報をブロ
ックする。言い換えれば、そのコヒーレンシ単位に関連
するその後の要求は、コヒーレンシ要求に対応するコヒ
ーレンシ活動が完了するまで実行されない。一実施形態
によれば、ホーム・エージェント１０２は、（入力ヘッ
ダ待ち行列８４を介して）コヒーレンシ要求を開始した
要求エージェントからコヒーレンシ完了を受け取る。コ
ヒーレンシ完了は、コヒーレンシ活動が完了したことを
示す。ホーム・エージェント１０２は、コヒーレンシ完
了を受け取ると、影響を受けるコヒーレンシ単位に対応
するコヒーレンシ情報上のブロックを削除する。コヒー
レンシ情報がコヒーレンシ活動が完了するまでブロック
されるので、ホーム・エージェント１０２が、コヒーレ
ンシ要求の受取時にただちに実行されたコヒーレンシ活
動に応じてコヒーレンシ情報を更新できることに留意さ
れたい。

【００７１】スレーブ・エージェント１０４は、コヒー
レンシ・デマンドを入力ヘッダ待ち行列８４を介して他
のＳＭＰノード１２のホーム・エージェントから受け取
る。スレーブ・エージェント１０４は、特定のコヒーレ
ンシ・デマンドに応答して、コヒーレンシ・トランザク
ションをＳＭＰ出力待ち行列９２で待機させる。一実施
形態では、コヒーレンシ・トランザクションによって、
キャッシュ１８およびプロセッサ１６の内部のキャッシ
ュは、影響を受けるコヒーレンシ単位を無効化すること
ができる。コヒーレンシ単位がキャッシュ内で修正され
た場合、修正済みデータはシステム・インタフェース２
４へ転送される。別法として、コヒーレンシ・トランザ
クションによって、キャッシュ１８およびプロセッサ１
６の内部のキャッシュは、コヒーレンシ単位のコヒーレ
ンシ状態を共用に変更することができる。スレーブ・エ
ージェント１０４は、コヒーレンシ・デマンドに応答し
て活動を完了した後、コヒーレンシ・デマンドに対応す
るコヒーレンシ要求を開始した要求エージェントへコヒ
ーレンシ応答を送る。コヒーレンシ応答は、出力ヘッダ
待ち行列８６で待機させられる。コヒーレンシ・デマン
ドに応答して活動を実行する前に、コヒーレンシ・デマ
ンドと共に受け取ったグローバル・アドレスがＧＡ２Ｌ
ＰＡ変換装置８０を介してローカル物理アドレスに変換
される。

【００７２】一実施形態によれば、要求エージェント１
００、ホーム・エージェント１０２、スレーブ・エージ
ェント１０４によって実行されるコヒーレンシ・プロト
コルは書込み無効化ポリシーを含む。言い換えれば、Ｓ
ＭＰノード１２内のプロセッサ１６があるコヒーレンシ
単位を更新すると、他のＳＭＰノード１２内に記憶され
ているそのコヒーレンシ単位のコピーは無効化される。
しかし、他の実施形態では他の書込みポリシーを使用す
ることができる。たとえば、書込み更新ポリシーを使用
することができる。書込み更新ポリシーによれば、ある
コヒーレンシ単位が更新されると、更新済みデータは各
ＳＭＰノード１２に記憶されているそのコヒーレンシ単
位の各コピーへ送られる。

【００７３】次に図６を参照すると、要求エージェント
１００に対応するＳＭＰノード１２内のＳＭＰバス２０
上の特定のトランザクションに応答して、第１のＳＭＰ
ノード１２Ａないし１２Ｄ（「要求側ノード」）の要求
エージェント１００と第２のＳＭＰノード１２Ａないし
１２Ｄ（「ホーム・ノード」）のホーム・エージェント
１０２と第３のＳＭＰノード１２Ａないし１２Ｄ（「ス
レーブ・ノード」）のスレーブ・エージェント１０４と
の間で実行される通常のコヒーレンシ活動を示す図が示
されている。図１に示すようなコンピュータ・システム
１０の一実施形態によって使用される特定のコヒーレン
シ活動を、下記で図１１ないし１３に関して詳しく説明
する。この説明の残りの部分全体にわたって、参照符号
１００、１０２、１０４は、要求エージェント、ホーム
・エージェント、スレーブ・エージェントを識別するた
めに使用される。エージェントが他のエージェントと通
信する際、２つのエージェントがそれぞれの異なるＳＭ
Ｐノード１２Ａないし１２Ｄに存在することが多いこと
を理解されたい。

【００７４】要求エージェント１００は、ＳＭＰバス２
０からトランザクションを受け取ると、トランザクショ
ンに適したコヒーレンシ要求を形成し、トランザクショ
ンのアドレスに対応するホーム・ノードへコヒーレンシ
要求を送る（参照符号１１０）。コヒーレンシ要求は、
要求エージェント１００から要求されたアクセス権なら
びに影響を受けるコヒーレンシ単位のグローバル・アド
レスを示す。要求されたアクセス権は、要求エージェン
ト１００に対応するＳＭＰノード１２で試みられている
トランザクションの実行を可能にするのに十分なもので
ある。

【００７５】ホーム・エージェント１０２は、コヒーレ
ンシ要求を受け取ると、関連するディレクトリ６６にア
クセスし、どのＳＭＰノード１２が、影響を受けるコヒ
ーレンシ単位のコピーを記憶しているかを判定する。ま
た、ホーム・エージェント１０２はコヒーレンシ単位の
所有者を判定する。ホーム・エージェント１０２は、影
響を受けるコヒーレンシ単位のコピーを記憶している各
ノードのスレーブ・エージェント１０４と、影響を受け
るコヒーレンシ単位に対する所有コヒーレンシ状態を有
するノードのスレーブ・エージェント１０４へのコヒー
レンシ・デマンドを生成することができる（参照符号１
１２）。コヒーレンシ・デマンドは、受取側ＳＭＰノー
ド１２内の影響を受けるコヒーレンシ単位の新しいコヒ
ーレンシ状態を示す。コヒーレンシ要求が未処理なの
で、ホーム・エージェント１０２は、影響を受けるコヒ
ーレンシ単位に関連するその後のコヒーレンシ要求がホ
ーム・エージェント１０２によって開始されないよう
に、影響を受けるコヒーレンシ単位に対応するコヒーレ
ンシ情報をブロックする。また、ホーム・エージェント
１０２は、コヒーレンシ要求が完了したことを反映する
ようにコヒーレンシ情報を更新する。

【００７６】ホーム・エージェント１０２は、要求エー
ジェント１００へコヒーレンシ応答を送ることもできる
（参照符号１１４）。コヒーレンシ応答は、スレーブ・
エージェント１０４から発行されるコヒーレンシ応答の
数を示すことができる。別法として、ある種のトランザ
クションは、スレーブ・エージェント１０４との対話な
しで完了することができる。たとえば、ホーム・エージ
ェント１０２を含むＳＭＰノード１２内の入出力インタ
フェース２６を目標とする入出力トランザクションは、
ホーム・エージェント１０２によって完了することがで
きる。ホーム・エージェント１０２は、関連するＳＭＰ
バス２０に関するトランザクションを待機させ（参照符
号１１６）、次いで、トランザクションが完了したこと
を示す応答を送ることができる。

【００７７】スレーブ・エージェント１０４は、ホーム
・エージェント１０２からのコヒーレンシ・デマンドに
応答して、関連するＳＭＰバス２０上に与えるトランザ
クションを待機させることができる（参照符号１１
８）。また、スレーブ・エージェント１０４は要求エー
ジェント１００へコヒーレンシ応答を送る（参照符号１
２０）。コヒーレンシ応答は、特定のコヒーレンシ要求
に応答して受け取ったコヒーレンシ・デマンドがそのス
レーブによって完了したことを示す。コヒーレンシ応答
は、コヒーレンシ・デマンドが完了したとき、あるいは
コヒーレンシ・デマンドが、対応するＳＭＰノード１２
上で確実に完了し、影響を受けるコヒーレンシ単位に対
する状態変化がコヒーレンシ・デマンドが完了するより
も前に実行される、コヒーレンシ・デマンドが完了する
よりも前の時間に、スレーブ・エージェント１０４によ
って送られる。

【００７８】要求エージェント１００は、影響を受ける
各スレーブ・エージェント１０４からコヒーレンシ応答
を受け取ると、ホーム・エージェント１０２へコヒーレ
ンシ完了を送る（参照符号１２２）。ホーム・エージェ
ント１０２は、コヒーレンシ完了を受け取ると、対応す
るコヒーレンシ情報からブロックを削除する。要求エー
ジェント１００は、再発行トランザクションを、ＳＭＰ
バス２０上で実行できるように待機させ、ＳＭＰノード
１２内でトランザクションを完了することができる（参
照符号１２４）。

【００７９】コヒーレンシ要求を発行した要求エージェ
ント１００によって各コヒーレンシ要求に固有のタグが
割り当てられることに留意されたい。その後に続くコヒ
ーレンシ・デマンド、コヒーレンシ応答、コヒーレンシ
完了はこのタグを含む。このように、特定のコヒーレン
シ要求に関するコヒーレンシ活動は、関連する各エージ
ェントによって識別することができる。さらに、非コヒ
ーレント・トランザクション（たとえば、入出力トラン
ザクション）に応答して非コヒーレント動作を実行でき
ることに留意されたい。非コヒーレント動作は、要求側
ノードとホーム・ノードしか使用しないものでよい。さ
らに、ホーム・エージェント１０２によって各コヒーレ
ンシ要求に異なる固有のタグを割り当てることができ
る。それぞれの異なるタグは、ホーム・エージェント１
０２を識別し、要求側のタグの代わりにコヒーレンシ完
了を表すために使用される。

【００８０】次に図７を参照すると、ＳＭＰバス２０上
でのリード・ツー・オウン・トランザクションに応答し
たコンピュータ・システム１０の例示的な実施形態に関
するコヒーレンシ活動を示す図が示されている。リード
・ツー・オウン・トランザクションが実行されるのは、
プロセッサ１６によって要求された特定のデータに関し
てキャッシュ・ミスが検出され、プロセッサ１６がコヒ
ーレンシ単位への書込み許可を要求したときである。ス
トア・キャッシュ・ミスはたとえば、リード・ツー・オ
ウン・トランザクションを生成することができる。

【００８１】要求エージェント１００、ホーム・エージ
ェント１０２、いくつかのスレーブ・エージェント１０
４を図７に示す。ＳＭＰバス２０からリード・ツー・オ
ウン・トランザクションを受け取ったノードは、影響を
受けるコヒーレンシ単位を無効状態で記憶する（たとえ
ば、コヒーレンシ単位はそのノードには記憶されな
い）。要求ノード１００の下付き文字「ｉ」は無効状態
を示す。ホーム・ノードは、コヒーレンシ単位を共用状
態で記憶し、いくつかのスレーブ・エージェント１０４
に対応するノードもコヒーレンシ単位を共用状態で記憶
する。ホーム・エージェント１０２およびスレーブ・エ
ージェント１０４の下付き文字「ｓ」は、それらのノー
ドでの共用状態を示す。リード・ツー・オウン動作は、
要求されたコヒーレンシ単位を要求側ノードへ転送させ
る。要求側ノードはコヒーレンシ単位を修正状態で受け
取る。

【００８２】要求エージェント１００は、ＳＭＰバス２
０からリード・ツー・オウン・トランザクションを受け
取ると、コヒーレンシ単位のホーム・ノードへリード・
ツー・オウン・コヒーレンシ要求を送る（参照符号１３
０）。受取側ホーム・ノードのホーム・エージェント１
０２は、１つまたは複数の他のノードに関する共用状態
を検出する。スレーブ・エージェントが所有状態ではな
く共用状態であるので、ホーム・ノードは、要求された
データを直接供給することができる。ホーム・エージェ
ント１０２は、要求されたコヒーレンシ単位に対応する
データを含むデータ・コヒーレンシ応答を要求エージェ
ント１００へ送る（参照符号１３２）。データ・コヒー
レンシ応答は、要求エージェント１００がデータの所有
権を得る前に他のノードのスレーブ・エージェントから
受け取るべき肯定応答の数も示す。ホーム・エージェン
ト１０２は、要求側ＳＭＰノード１２Ａないし１２Ｄが
コヒーレンシ単位の所有者であり、他のＳＭＰノード１
２Ａないし１２Ｄがそれぞれ無効であることを示すよう
にディレクトリ６６を更新する。要求エージェント１０
０からのコヒーレンシ完了の受取時に、コヒーレンシ単
位に関するコヒーレンシ情報がブロック解除されると、
ディレクトリ６６は各ＳＭＰノード１２でのコヒーレン
シ単位の状態に一致する。

【００８３】ホーム・エージェント１０２は、影響を受
けるコヒーレンシ単位の共用コピーを維持している各ス
レーブ・エージェント１０４へ無効化コヒーレンシ・デ
マンドを送る（参照符号１３４Ａ、１３４Ｂ、１３４
Ｃ）。無効化コヒーレンシ・デマンドは、受取側スレー
ブ・エージェントにノード内の対応するコヒーレンシ単
位を無効化させ、無効化が完了したことを示す肯定コヒ
ーレンシ応答を要求側ノードへ送らせる。各スレーブ・
エージェント１０４は、コヒーレンシ単位の無効化を完
了し、それに続いて肯定コヒーレンシ応答を送る（参照
符号１３６Ａ、１３６Ｂ、１３６Ｃ）。一実施形態で
は、各肯定応答は、コヒーレンシ単位に関して要求エー
ジェント１００によって受け取られる応答の総数のカウ
ントを含む。

【００８４】要求エージェント１００は、スレーブ・エ
ージェント１０４から各肯定コヒーレンシ応答を受け取
り、ホーム・エージェント１０２からデータ・コヒーレ
ンシ応答を受け取った後、ホーム・エージェント１０２
へコヒーレンシ完了を送る（参照符号１３８）。要求エ
ージェント１００は、そのローカル・メモリ内のコヒー
レンシ単位を無効化し、ホーム・エージェント１０２
は、対応するコヒーレンシ情報に対するブロックを解除
する。データ・コヒーレンシ応答１３２および肯定コヒ
ーレンシ応答１３６が、特に各ノード内の未処理のトラ
ンザクションの数に応じて任意の順序で受け取ることが
できることに留意されたい。

【００８５】次に図８を参照すると、要求エージェント
１００によって使用される例示的な状態マシンを示すフ
ローチャート１４０が示されている。要求エージェント
１００は、フローチャート１４０で表した状態マシンの
複数の独立のコピーを含むことができ、そのため、複数
の要求を並行して処理することができる。

【００８６】要求エージェント１００は、ＳＭＰ入力待
ち行列９４からトランザクションを受け取ると、要求準
備完了状態１４２を開始する。要求準備完了状態１４２
では、要求エージェント１００は、影響を受けるコヒー
レンシ単位のグローバル・アドレスで識別されるホーム
・ノードに存在するホーム・エージェント１０２へコヒ
ーレンシ要求を送る。要求エージェント１００は、コヒ
ーレンシ要求を送ると、要求アクティブ状態１４４に遷
移する。要求アクティブ状態１４４中に、要求エージェ
ント１００はスレーブ・エージェント１０４から（およ
び任意選択でホーム・エージェント１０２から）コヒー
レンシ応答を受け取る。各コヒーレンシ応答が受け取ら
れると、要求エージェント１００は、コヒーレンシ活動
を開始したトランザクションのタイプに応じて新しい状
態に遷移する。また、要求活動状態１４２は、タイマを
使用して、所定のタイムアウト期間内にコヒーレンシ応
答が受け取られなかったことを検出することができる。
ホーム・エージェント１０２によって指定された応答の
数を受け取る前にタイマが満了した場合、要求エージェ
ント１００はエラー状態に遷移する（図示せず）。さら
に、ある種の実施形態は、読取り転送が失敗したことを
示す応答を使用することができる。そのような応答が受
け取った場合、要求エージェント１００は、要求準備完
了状態１４２に遷移し再び読取りを試みる。

【００８７】エラーやタイムアウトなしで応答が受け取
った場合、状態は読取りトランザクションに関しては要
求エージェント１００によって読取り完了状態１４６に
遷移する。読取りトランザクションの場合、受け取られ
る応答のうちの１つに、要求されたコヒーレンシ単位に
対応するデータを含めることができることに留意された
い。要求エージェント１００は、ＳＭＰバス２０上で読
取りトランザクションを再発行し、さらにホーム・エー
ジェント１０２へコヒーレンシ完了を送る。それに続い
て、要求エージェント１００はアイドル状態１４８に遷
移する。次いで、図８に示した状態マシンを使用して、
要求エージェント１００によって新しいトランザクショ
ンを処理することができる。

【００８８】逆に、書込みトランザクションには書込み
アクティブ状態１５０および無視書込み再発行状態１５
２が使用される。コンピュータ・システム１０のある種
の書込みトランザクションでは、ネットワーク１４上で
コヒーレンシ活動が開始されても、無視信号７０はアサ
ートされない。たとえば、入出力書込みトランザクショ
ンは無視されない。書込みデータは、システム・インタ
フェース２４へ転送され、そこに記憶される。ＳＭＰバ
ス２０上での書込みトランザクションのデータ・フェー
ズよりも前にコヒーレンシ応答が受け取った場合にシス
テム・インタフェース２４へデータを転送できるよう
に、非無視書込みトランザクションには書込みアクティ
ブ状態１５０が使用される。対応するデータが受け取っ
た後、要求エージェント１００は書込み完了状態１５４
に遷移する。書込み完了状態１５４中に、コヒーレンシ
完了応答がホーム・エージェント１０２へ送られる。そ
れ続いて、要求エージェント１００がアイドル状態１４
８に遷移する。

【００８９】無視された書込みトランザクションは、無
視書込み再発行状態１５２への遷移を介して処理され
る。無視書込み再発行状態１５２中に、要求エージェン
ト１００は、無視された書込みトランザクションをＳＭ
Ｐバス２０上で再発行する。このように、書込みデータ
を発送側プロセッサ１６から転送することができ、対応
する書込みトランザクションをプロセッサ１６によって
解除することができる。要求エージェント１００は、書
込みデータをコヒーレンシ完了と共に送るべきかどうか
に応じて、無視書込みアクティブ状態１５６と無視書込
み完了状態１５８のどちらかに遷移する。無視書込みア
クティブ状態１５６は、書込みアクティブ状態１５０と
同様に、ＳＭＰバス２０からのデータ転送を待つために
使用される。無視書込み完了状態１５８中に、ホーム・
エージェント１０２へコヒーレンシ完了が送られる。そ
れに続いて、要求エージェント１００がアイドル状態１
４８に遷移する。要求エージェント１００は、ＳＭＰ入
力待ち行列９４からトランザクションを受け取ると、ア
イドル状態１４８から要求準備完了状態１４２に遷移す
る。

【００９０】次に図９を参照すると、ホーム・エージェ
ント１０２に関する例示的な状態マシンを示すフローチ
ャート１６０が示されている。ホーム・エージェント１
０２は、それに対する複数の未処理の要求を処理できる
ように、フローチャート１６０で表した状態マシンの複
数の独立のコピーを含むことができる。しかし、一実施
形態によれば、複数の未処理の要求が同じコヒーレンシ
単位に影響を与えることはない。

【００９１】ホーム・エージェント１０２は、要求受取
状態１６２でコヒーレンシ要求を受け取る。この要求
は、コヒーレント要求とその他のトランザクション要求
のどちらかとして分類することができる。一実施形態に
よれば、他のトランザクション要求には、入出力読取り
要求および入出力書込み要求と、割り込み要求と、管理
要求を含めることができる。非コヒーレント要求は、状
態１６４の間にＳＭＰバス２０上でトランザクションを
送ることによって処理される。それに続いて、コヒーレ
ンシ完了が送られる。コヒーレンシ完了の受取時に、入
出力書込みトランザクションおよび割り込み許可トラン
ザクションによって、ホーム・ノード内のＳＭＰバス２
０上でデータ・トランザクションが送られる（データ専
用状態１６５）。データが転送されると、ホーム・エー
ジェント１０２はアイドル状態１６６に遷移する。別法
として、コヒーレンシ完了の受取時に、入出力読取りト
ランザクション、管理トランザクション、割り込み拒否
トランザクションによって、アイドル状態への遷移が行
われる。

【００９２】逆に、ホーム・エージェント１０２は、コ
ヒーレンシ要求を受け取ると検査状態１６８に遷移す
る。検査状態１６８は、コヒーレンシ要求の影響を受け
るコヒーレンシ単位に関してコヒーレンシ活動が進行中
であるかどうかを検出するために使用される。コヒーレ
ンシ活動が進行中である（すなわち、コヒーレンシ情報
がブロックされている）場合、ホーム・エージェント１
０２は、進行中のコヒーレンシ活動が完了するまで検査
状態１６８のままである。それに続いて、ホーム・エー
ジェント１０２は設定状態１７０に遷移する。

【００９３】設定状態１７０中に、ホーム・エージェン
ト１０２は、ブロックすべき影響を受けるコヒーレンシ
単位に対応するコヒーレンシ情報を記憶するディレクト
リ・エントリの状況を設定する。ブロック状況によっ
て、影響を受けるコヒーレンシ単位へのその後の活動の
進行が妨げられ、コンピュータ・システム１０のコヒー
レンシ・プロトコルが簡略化される。ホーム・エージェ
ント１０２は、受け取ったコヒーレンシ要求に対応する
トランザクションの読取り特性または書込み特性に応じ
て、読取り状態１７２または書込み応答状態１７４に遷
移する。

【００９４】ホーム・エージェント１０２は、読取り状
態１７２中に、読取りトランザクションに関して更新さ
れるコヒーレンシ・デマンドをスレーブ・エージェント
１０４に発行する。ホーム・エージェント１０２は、要
求エージェント１００からコヒーレンシ完了が受け取ら
れるまで読取り状態１７２のままであり、その後、ブロ
ック状況クリア状態１７６に遷移する。読取りを求める
コヒーレンシ要求が失敗する可能性のある実施形態で
は、ホーム・エージェント１０２は、読取りトランザク
ションの失敗を示すコヒーレンシ完了を受け取ると、影
響を受けるディレクトリ・エントリの状態をコヒーレン
シ要求の前の状態に復元する。

【００９５】書込み状態１７４中に、ホーム・エージェ
ント１０２は要求エージェント１００へコヒーレンシ応
答を送る。ホーム・エージェント１０２は、要求エージ
ェント１００からコヒーレンシ完了が受け取られるまで
応答書込み状態１７４のままである。コヒーレンシ完了
と共にデータが受け取った場合、ホーム・エージェント
１０２は書込みデータ状態１７８に遷移する。別法とし
て、ホーム・エージェント１０２は、データを含まない
コヒーレンシ完了を受け取ったときに、ブロック状況ク
リア状態１７６に遷移する。

【００９６】ホーム・エージェント１０２は、受け取っ
た書込みデータを転送するために、書込みデータ状態１
７８中にＳＭＰバス２０上で書込みトランザクションを
発行する。たとえば、書込みストリーム動作（後述）に
よって、データがホーム・エージェント１０２へ転送さ
れる。ホーム・エージェント１０２は、受け取ったデー
タを、記憶するためにメモリ２２へ送る。それに続い
て、ホーム・エージェント１０２はブロック状況クリア
状態１７６に遷移する。

【００９７】ホーム・エージェント１０２は、ブロック
状況クリア状態１７６で受け取ったコヒーレンシ要求の
影響を受けるコヒーレンシ単位に対応するコヒーレンシ
情報のブロック状況をクリアする。それに続いて、コヒ
ーレンシ情報にアクセスすることができる。非ブロック
・コヒーレンシ情報内に存在する状態は、前に受け取っ
たコヒーレンシ要求によって開始されたコヒーレンシ活
動を反映する。ホーム・エージェント１０２は、対応す
るコヒーレンシ情報のブロック状況をクリアすることに
よって、アイドル状態１６６に遷移する。ホーム・エー
ジェント１０２は、コヒーレンシ要求を受け取ると、ア
イドル状態１６６から受取要求状態１６２に遷移する。

【００９８】次に図１０を参照すると、スレーブ・エー
ジェント１０４に関する例示的な状態マシンを示すフロ
ーチャート１８０が示されている。スレーブ・エージェ
ント１０４は、受取状態１８２中にコヒーレンシ・デマ
ンドを受け取る。スレーブ・エージェント１０４は、コ
ヒーレンシ・デマンドに応答して、ＳＭＰバス２０上に
与えられるトランザクションを待機させる。このトラン
ザクションによって、キャッシュ１８およびプロセッサ
１６の内部のキャッシュの状態が、受け取ったコヒーレ
ンシ・デマンドに応じて変化する。スレーブ・エージェ
ント１０４は、このトランザクションを要求発送状態１
８４の間待機させる。

【００９９】応答発送状態１８６中に、スレーブ・エー
ジェント１０４は、トランザクションを開始した要求エ
ージェント１００へコヒーレンシ応答を送る。様々な実
施形態によれば、スレーブ・エージェント１０４が、Ｓ
ＭＰバス２０に関するトランザクションを待機させ、あ
るいはＳＭＰバス２０上のトランザクションが首尾良く
完了したときに要求発送状態１８４から応答発送状態１
８６に遷移できることに留意されたい。スレーブ・エー
ジェント１０４は、コヒーレンシ応答を送った後、アイ
ドル状態１８８に遷移する。スレーブ・エージェント１
０４は、コヒーレンシ・デマンドを受け取るとアイドル
状態１８８から受取状態１８２に遷移することができ
る。

【０１００】次に図１１ないし１４を参照すると、例示
的なコヒーレンシ要求タイプ、コヒーレンシ・デマンド
・タイプ、コヒーレンシ応答タイプ、コヒーレンシ完了
タイプをリストしたいくつかの表が示されている。図１
１ないし１４の表に示したタイプは、コンピュータ・シ
ステム１０の一実施形態によって使用することができ
る。他の実施形態は、他の数組のタイプを使用すること
ができる。

【０１０１】図１１は、コヒーレンシ要求のタイプをリ
ストした表１９０である。第１の列１９２は、下記の図
１５で使用される各要求タイプのコードをリストしたも
のである。第２の列１９４は、コヒーレンシ要求タイプ
をリストしたものであり、第３の列１９６は、コヒーレ
ンシ要求の発送元を示すものである。図１２ないし１４
では、同様な列がコヒーレンシ・デマンド、コヒーレン
シ応答、コヒーレンシ完了に使用される。「Ｒ」は要求
エージェント１００を示し、「Ｓ」はスレーブ・エージ
ェント１０４を示し、「Ｈ」はホーム・エージェント１
０２を示す。

【０１０２】リード・ツー・シェア要求は、特定のＳＭ
Ｐノードにコヒーレンシ単位が存在せず、ＳＭＰバス２
０からコヒーレンシ単位へのトランザクションの性質
上、コヒーレンシ単位への読取りアクセスが必要である
ときに実行される。たとえば、キャッシュ可能読取りト
ランザクションではリード・ツー・シェア要求が実行さ
れる。一般的に言えば、リード・ツー・シェア要求と
は、共用状態のコヒーレンシ単位のコピーを求める要求
である。同様に、リード・ツー・オウン要求とは、所有
状態のコヒーレンシ単位のコピーを求める要求である。
他のＳＭＰノード内のコヒーレンシ単位のコピーは無効
状態に変更すべきである。リード・ツー・オウン要求
は、たとえばキャッシュ可能書込みトランザクションの
キャッシュ・ミスに応答して実行することができる。

【０１０３】読取りストリームおよび書込みストリーム
とは、コヒーレンシ単位全体の読取りまたは書込みを求
める要求である。これらの動作は通常、ブロック・コピ
ー動作に使用される。プロセッサ１６およびキャッシュ
１８は、読取りストリーム要求または書込みストリーム
要求に応答して与えられたデータはキャッシュしない。
その代わり、読取りストリーム要求の場合には、コヒー
レンシ単位がプロセッサ１６へのデータとして与えら
れ、書込みストリーム要求の場合にはメモリ２２にデー
タが書き込まれる。リード・ツー・シェア要求、リード
・ツー・オウン要求、読取りストリーム要求をＣＯＭＡ
動作（たとえば、ＲＴＳ、ＲＴＯ、ＲＳ）またはＮＵＭ
Ａ動作（たとえば、ＲＴＳＮ、ＲＴＯＮ、ＲＳＮ）とし
て実行できることに留意されたい。

【０１０４】書き直し要求は、コヒーレンシ単位のホー
ム・ノードにコヒーレンシ単位が書き込まれるときに実
行される。ホーム・ノードは、コヒーレンシ単位を書き
直す許可と共に応答する。コヒーレンシ単位は次いで、
コヒーレンシ完了と共にホーム・ノードに渡される。

【０１０５】無効要求は、他のＳＭＰノード内のコヒー
レンシ単位のコピーを無効化するために実行される。無
効化要求が生成される例示的なケースは、共用または所
有されているコヒーレンシ単位への書込みストリーム・
トランザクションである。書込みストリーム・トランザ
クションではコヒーレンシ単位が更新され、したがって
他のＳＭＰノード内のコヒーレンシ単位のコピーが無効
化される。

【０１０６】入出力読取りトランザクションおよび入出
力書込みトランザクションに応答して入出力読取り要求
および入出力書込み要求が送られる。入出力トランザク
ションは非コヒーレントである（すなわち、トランザク
ションはキャッシュされず、トランザクションに対して
コヒーレンシは維持されない）。入出力ブロック・トラ
ンザクションでは、通常の入出力トランザクションより
も大きな、データの一部が転送される。一実施形態で
は、ブロック入出力動作で６４バイトの情報が転送さ
れ、それに対して非ブロック入出力トランザクションで
８バイトが転送される。

【０１０７】フラッシュ要求では、コヒーレンシ単位の
コピーが無効化される。修正されたコピーはホーム・ノ
ードへ返される。割り込み要求は、リモートＳＭＰノー
ド内の特定の装置への割り込みを知らせるために使用さ
れる。割り込みは特定のプロセッサ１６に与えることが
でき、そのプロセッサは、割り込みに応答して所定のア
ドレスに記憶されている割り込みサービス・ルーチンを
実行することができる。管理パケットは、ノード間であ
る種のリセット信号を送るために使用される。

【０１０８】図１２は、例示的なコヒーレンシ・デマン
ド・タイプをリストした表１９８である。表１９０と同
様に、表１９８には列１９２、１９４、１９６が含まれ
る。リード・ツー・シェア・デマンドは、コヒーレンシ
単位の所有者へ搬送され、それによってその所有者は要
求側ノードへデータを送る。同様に、リード・ツー・オ
ウン・デマンドおよび読取りストリーム・デマンドによ
って、コヒーレンシ単位の所有者は要求側ノードへデー
タを送る。また、リード・ツー・オウン・デマンドによ
って、所有者は所有者ノード内のコヒーレンシ単位の状
態を無効に変更する。読取りストリーム・デマンドおよ
びリード・ツー・シェア・デマンドによって、所有者ノ
ードにおける状態が（修正から）所有に変更される。

【０１０９】無効化デマンドでは、対応するコヒーレン
シ単位は転送されない。その代わり、無効化デマンドで
はコヒーレンシ単位のコピーが無効化される。最後に、
管理デマンドは管理要求に応答して搬送される。各デマ
ンドが要求エージェント１００からの要求に応答してホ
ーム・エージェント１０２によって開始されることを留
意されたい。

【０１１０】図１３は、コンピュータ・システム１０の
一実施形態によって使用される例示的な応答タイプをリ
ストした表２００である。図１１および１２と同様に、
図１３はコヒーレンシ応答に関する列１９２、１９４、
１９６を含む。

【０１１１】データ応答とは、要求されたデータを含む
応答である。所有者スレーブ・エージェントは通常、コ
ヒーレンシ要求に関するデータ応答を与える。しかし、
ホーム・エージェントは入出力読取り要求に関するデー
タを与えることができる。

【０１１２】肯定応答は、特定のコヒーレンシ要求に関
連するコヒーレンシ・デマンドが完了したことを示す。
スレーブ・エージェントは通常、肯定応答を与えるが、
ホーム・エージェントは、ホーム・ノードがコヒーレン
シ単位の所有者であるときに肯定応答を（データと共
に）与える。

【０１１３】スレーブ所有なし応答、アドレス・マップ
なし応答、エラー応答は、エラーが検出されたときにス
レーブ・エージェント１０４によって搬送される。スレ
ーブ所有なし応答は、コヒーレンシ単位の所有者および
スレーブがもはやコヒーレンシ単位を所有していないと
きにホーム・エージェント１０２によってスレーブが識
別された場合に送られる。アドレス・マップなし応答
は、所有権を主張している装置が、対応するＳＭＰバス
２０上にはないデマンドを、スレーブが受け取った場合
に、送られる。スレーブ・エージェントによって検出さ
れた他のエラー条件はエラー応答を介して示される。

【０１１４】ホーム・エージェント１０２は、スレーブ
・エージェント１０４が使用できるエラー応答以外のエ
ラー応答を与えることができる。対応する要求がホーム
・エージェント１０２によるサービスを必要としていな
いことを示すために、ホーム・エージェント１０２によ
って否定肯定（ＮＡＣＫ）および否定応答（ＮＯＰＥ）
が使用される。ＮＡＣＫトランザクションを使用して、
対応する要求がホーム・ノードによって拒否されたこと
を示すことができる。たとえば、割り込み要求は、受取
側ノードによって割り込みが拒否された場合にＮＡＣＫ
を受け取る。受取側ノードによって割り込みが受け入れ
られた場合には肯定応答（ＡＣＫ）が搬送される。ＮＯ
ＰＥトランザクションは、受取側ノードによって記憶さ
れていないコヒーレンシ単位のための対応するフラッシ
ュ要求が搬送されたことを示すために使用される。

【０１１５】図１４は、コンピュータ・システム１０の
一実施形態による例示的なコヒーレンシ完了タイプを示
す表２０２である。図１４は、図１１ないし１３と同様
に、コヒーレンシ完了に関する列１９２、１９４、１９
６を含む。

【０１１６】データなしの完了は、特定の要求が完了し
たことを示す、要求エージェント１００からホーム・エ
ージェント１０２への信号として使用される。ホーム・
エージェント１０２は、これに応答して、対応するコヒ
ーレンシ情報をブロック解除する。ＳＭＰバス２０上の
異なるトランザクションに対応する２種類のデータ完了
が含まれている。一方のタイプの再発行トランザクショ
ンでは、ＳＭＰバス２０上でデータ・フェーズしか使用
されない。この再発行トランザクションは、一実施形態
では入出力書込みトランザクションおよび割り込みトラ
ンザクションに使用することができる。他方のタイプの
再発行トランザクションではアドレス・フェーズとデー
タ・フェーズの両方が使用される。書込みストリームや
書き直しなどのコヒーレント書込みは、アドレス・フェ
ーズとデータ・フェーズの両方を含む再発行トランザク
ションを使用することができる。最後に、要求された状
態を得ることに失敗した読取り要求に関する、失敗を示
す完了が含まれている。

【０１１７】次に図１５を参照すると、ＳＭＰバス２０
上の様々なトランザクションに対するコヒーレンシ活動
を示す表２１０が示されている。表２１０は、他のＳＭ
Ｐノード１２へ要求を送らせるトランザクションを示
す。ＳＭＰノード内で完了するトランザクションは示さ
れていない。列内の「−」は、特定の行内で考えられる
ケースではその列に関して実行される活動がないことを
示す。要求エージェント１００によってＳＭＰバス２０
上で受け取られるトランザクションを示すトランザクシ
ョン列２１２が含まれている。ＭＴＡＧ列２１４は、ト
ランザクションに対応するアドレスによってアクセスさ
れるコヒーレンシ単位のＭＴＡＧの状態を示す。図の状
態は、前述のＭＯＳＩ状態と「ｎ」状態とを含む。
「ｎ」状態は、コヒーレンシ単位が、トランザクション
が開始されたＳＭＰノードではＮＵＭＡモードでアクセ
スされることを示す。したがって、コヒーレンシ単位の
ローカル・コピーは要求側ノード・メモリには記憶され
ない。その代わり、コヒーレンシ単位は、ホームＳＭＰ
ノード（または所有者ノード）から転送され、メモリ２
２に記憶されずに要求側プロセッサ１６またはキャッシ
ュ１８へ送られる。

【０１１８】要求列２１６は、トランザクションのアド
レスによって識別されるホーム・エージェントへ送られ
るコヒーレンシ要求をリストしたものである。ホーム・
エージェント１０２は、列２１６にリストしたコヒーレ
ンシ要求を受け取ると、ディレクトリ６６に記録されて
いる要求側ノードのコヒーレンシ単位の状態を検査す
る。Ｄ列２１８は、要求側ノードに関して記録されるコ
ヒーレンシ単位の現状態をリストしたものであり、Ｄ’
列２２０は、受け取ったコヒーレンシ要求に応答してホ
ーム・エージェント１０２によって更新された、要求側
ノードに関して記録されるコヒーレンシ単位の状態をリ
ストしたものである。ホーム・エージェント１０２は、
コヒーレンシ単位の所有者への第１のコヒーレンシ・デ
マンドと、コヒーレンシ単位の共用コピーを維持してい
るノードへの追加コヒーレンシ・デマンドを生成するこ
とができる。所有者へ送られるコヒーレンシ・デマンド
を列２２２に示し、それに対して共用ノードへ送られる
コヒーレンシ・デマンドを列２２４に示す。さらに、ホ
ーム・エージェント１０２は要求側ノードへコヒーレン
シ応答を送ることができる。ホーム・エージェント応答
を列２２６に示す。

【０１１９】コヒーレンシ単位の所有者として示された
ＳＭＰノード内のスレーブ・エージェント１０４は、列
２２８に示したようにコヒーレンシ応答を送る。共用ノ
ードとして示されたノード内のスレーブ・エージェント
１０４は、受け取ったコヒーレンシ・デマンドで示され
た状態変化を実行した後に、列２３０に示したコヒーレ
ンシ応答を用いて、列２２４に示したコヒーレンシ・デ
マンドに応答する。

【０１２０】要求エージェント１００は、適当な数のコ
ヒーレンシ応答を受け取ると、ホーム・エージェント１
０２へコヒーレンシ完了を送る。様々なトランザクショ
ンに使用されるコヒーレンシ完了を列２３２に示す。

【０１２１】一例を挙げると、行２３４は、対応するＭ
ＴＡＧ状態が無効であるＳＭＰバス２０上のリード・ツ
ー・シェア・トランザクションに対するコヒーレンシ活
動を示す。対応する要求エージェント１００は、リード
・ツー・シェア・トランザクションに関連付けられたグ
ローバル・アドレスで識別されたホーム・ノードへリー
ド・ツー・シェア・コヒーレンシ要求を送る。行２３４
に示したケースでは、ホーム・ノードのディレクトリ
は、要求側ノードがデータを無効状態で記憶しているこ
とを示す。要求側ノードに関するホーム・ノードのディ
レクトリ内の状態は共用に更新され、ホーム・エージェ
ント１０２により、ディレクトリによって所有者として
示されたノードへリード・ツー・シェア・コヒーレンシ
・デマンドが送られる。トランザクションが共用状態を
得ようとするので、共用者へはデマンドは送られない。
所有者ノード内のスレーブ・エージェント１０４は、コ
ヒーレンシ単位に対応するデータを要求側ノードへ送
る。要求側ノード内の要求エージェント１００は、デー
タを受け取るとホーム・ノード内のホーム・エージェン
ト１０２へコヒーレンシ完了を送る。したがって、トラ
ンザクションが完了する。

【０１２２】Ｄ列２１８に示した状態がＭＴＡＧ列２１
４の状態に合致しないことがあることに留意されたい。
たとえば、行２３６は、ＭＴＡＧ列２１４では無効状態
のコヒーレンシ単位を示す。しかし、Ｄ列２１８内の対
応する状態は、修正でも、あるいは所有でも、あるいは
共用でもよい。そのような状況が発生するのは、コヒー
レンシ単位への現トランザクションに関するＭＴＡＧ６
８へのアクセスがアドレス・バス５８上で実行されると
きに、コヒーレンシ単位に関する要求側ノードからの前
のコヒーレンシ要求がコンピュータ・システム１０内で
未処理であるときである。しかし、特定のアクセス時に
ディレクトリ・エントリがブロックされるので、未処理
の要求は、現要求によるディレクトリ６６のアクセスよ
りも前に完了する。このため、生成されるコヒーレンシ
・デマンドは、（ディレクトリがアクセスされるときの
ＭＴＡＧ状態に合致する）ディレクトリ状態に依存す
る。行２３６に示した例では、コヒーレンシ単位が現
在、要求側ノードに存在していることをディレクトリが
示しているので、リード・ツー・シェア要求は、単に要
求側ノード内のＳＭＰバス２０上で読取りトランザクシ
ョンを再発行することによって完了することができる。
したがって、ホーム・ノードは、応答カウント１を含
め、要求に肯定応答し、それに続いて要求側ノードは読
取りトランザクションを再発行することができる。さら
に、表２１０には多数のタイプのトランザクションがリ
ストされているが、コンピュータ・システム１０の様々
な実施形態に応じて他のトランザクションを使用できる
ことに留意されたい。

【０１２３】コントローラ・サブノードおよびスヌーパ
・サブノード次に図１６を参照すると、ＳＭＰノード１
２Ａの１つの特定の実施形態のブロック図が示されてい
る。他の実施形態も企図される。図１６に示したよう
に、ＳＭＰノード１２Ａは、（点線で囲まれた）システ
ム・インタフェース２４と、図３に示したのと同様なサ
ブノード５０Ａおよび５０Ｂとを備える。図を簡単にす
るために、図３に示したサブノード５０Ａおよび５０Ｂ
の実施形態のある細部は図１６では省略してある。図１
６は、システム・インタフェース２４を、コントローラ
・サブノード３００とスヌーパ・サブノード３０２とを
含む複数のサブノードとして示す。コントローラ・サブ
ノード３００は、ネットワーク１４ならびにＳＭＰバス
２０に結合され、それに対してスヌーパ・サブノード３
０２はＳＭＰバス２０に結合される。スヌーパ・サブノ
ード３０２とコントローラ・サブノード３００との間に
ＭＴＡＧミス線３０４が結合される。ＭＴＡＧミス線３
０４および無視信号７０が、ＳＭＰバス２０上で使用で
きるブロードキャスト信号であり、図１６では話を明確
にするために別々に示されていることに留意されたい。

【０１２４】一般的に言えば、コントローラ・サブノー
ド３００は、ＳＭＰノード１２Ａとネットワーク１４と
の間で通信するように構成される。スヌーパ・サブノー
ド３０２は、追加ＭＴＡＧデータを記憶するように構成
される。ＳＭＰノード１２Ａの様々な構成は、サブノー
ド５０のメモリ部分５６に含まれるメモリの量と、ＭＴ
ＡＧデータを記憶する際に使用できるコントローラ・ノ
ードまたはスヌーパ・サブノード上で構成できるメモリ
・モジュールの数に応じて、零個以上のスヌーパ・サブ
ノード３０２を含むことができる。一実施形態では、Ｓ
ＭＰノード１２Ａないし１２Ｄに最大で３つのスヌーパ
・サブノード３０２を含めることができる。特定の一実
施形態では、コントローラ・サブノード３００およびス
ヌーパ・サブノード３０２はそれぞれ、（サブノード５
０Ａおよび５０Ｂに関する図３の議論と同様に）ＳＭＰ
バス２０を備えるバックプレーンに挿入できる別々のプ
リント回路ボードを備える。本明細書では、サブノード
の語は、より大きな機能の一部を実施する論理回路のブ
ロックを示すために使用される。たとえば、コントロー
ラ・サブノード３００およびスヌーパ・サブノード３０
２は、システム・インタフェース２４の一実施形態を実
施する。

【０１２５】コントローラ・サブノード３００は、デー
タ・コントローラ３０６とアドレス・コントローラ３０
８とを含む。データ・コントローラ３０６は、図５に示
したように入力データ待ち行列８８と出力データ待ち行
列９０とを含み、かつ待ち行列を管理する制御ロジック
を含む。アドレス・コントローラ３０８は、要求エージ
ェント１００と、ホーム・エージェント１０２と、スレ
ーブ・エージェント１０４と、図５に示した残りの入力
待ち行列および出力待ち行列と、トランザクション・フ
ィルタ９８とを備える。アドレス・コントローラ３０８
は、ディレクトリ６６、変換記憶域６４、複数のＭＴＡ
Ｇ記憶域３１０Ａおよび３１０Ｂが結合される。ＭＴＡ
Ｇ記憶域３１０Ａおよび３１０Ｂは、図５に示したＭＴ
ＡＧ６８の一部を備える。スヌーパ・サブノード３０２
には他のＭＴＡＧ記憶域３１０Ｃおよび３１０Ｄが含ま
れる。スヌーパ・サブノード３０２はさらに、アドレス
・コントローラ３１２を含む。

【０１２６】特定のコヒーレンシ単位に対応するＭＴＡ
Ｇは１つのＭＴＡＧ記憶域３１０に記憶される。ＳＭＰ
バス２０上にトランザクションが与えられると、各サブ
ノード３００または３０２は、トランザクションの影響
を受けるコヒーレンシ単位に対応するＭＴＡＧがサブノ
ード自体に記憶されているかどうかを判定し、ＭＴＡＧ
を記憶しているサブノードは、無視信号７０を適切にア
サートまたはアサート解除することによって応答する。
ＭＴＡＧに記憶されているアクセス権が、トランザクシ
ョンを継続できることを示している場合、無視信号７０
はアサート解除される。逆に、ＭＴＡＧに記憶されてい
るアクセス権が、まずネットワーク１４上でコヒーレン
シ活動を実行しなければならないことを示している場合
は、無視信号７０がアサートされる。

【０１２７】スヌーパ・サブノード３０２は、必要に応
じて無視信号７０をアサートするだけでなく、ＭＴＡＧ
ミス線３０４上でＭＴＡＧミス信号をアサートする。コ
ントローラ・サブノード３００は、ＭＴＡＧミス線３０
４がアサートされたことを検出し、それによって、ＳＭ
Ｐノードによって維持されているトランザクションを完
了するためのアクセス権が不十分であることを、トラン
ザクションに対応するＭＴＡＧが示すように無視信号７
０がアサートされていることを知る。たとえば、読取り
専用アクセス権が維持されているコヒーレンシ単位への
書込みトランザクションでは、無視信号７０およびＭＴ
ＡＧミス線３０４がアサートされる。ＭＴＡＧミス線３
０４が含まれているのは、他の理由でＳＭＰバス２０に
取り付けられた他の装置によって無視信号７０をアサー
トすることができるからである。コントローラ・サブノ
ード３００は、ＭＴＡＧミスの理由（一実施形態によれ
ば、この理由の場合、コヒーレンシ活動を開始し、影響
を受けるコヒーレンシ単位を事前に取り込むことができ
る）とその他の理由（装置が有する、トランザクション
用の待ち行列内の記憶空間が不十分であることなど）と
を区別する。

【０１２８】一実施形態では、各ＭＴＡＧ記憶域３１０
はＳＲＡＭモジュールのバンクを備える。バンク当たり
のＳＲＡＭモジュールの数は、ＭＴＡＧ記憶域３１０へ
のアクセス時間に課される制約内で変更することができ
る。バンクに含まれるＳＲＡＭモジュールが多すぎる場
合、ＭＴＡＧ記憶域３１０とアドレス・コントローラ３
０８との間の通信を行う信号線に対する容量負荷によっ
て、無視信号７０を適切にアサート／アサート解除でき
るようにＭＴＡＧアクセスを完了することができなくな
るほど記憶域のアクセス時間が長くなる恐れがある。含
まれるＳＲＡＭモジュールの数を変更するだけでなく、
ＳＲＡＭ技法レベルを変更することもできる。したがっ
て、バンクに含まれるＭＴＡＧ記憶域の量は、選択され
るＳＲＡＭ技法に応じて変更することができる。

【０１２９】前述の容量負荷問題は、各ＭＴＡＧ記憶域
３１０と対応するアドレス・コントローラ３０８または
３１２との間に別々の通信経路を与える理由でもある。
しかし、別々の通信経路によって、アドレス・コントロ
ーラ３０８および３１２が受け取る信号の数が増加す
る。アドレス・コントローラ３０８および３１２は一般
にＭＴＡＧ記憶域３１０とは独立に実装されるので、使
用可能な信号線の数は実装によって制限される。したが
って、ＭＴＡＧ６８を、（メモリ部分５６で形成され
る）所与の量のメモリ２２に必要なサイズに拡張する複
数のサブノードが与えられる。

【０１３０】無視信号７０がアサートされる（かつ、コ
ヒーレンシ単位へのアクセス権がスヌーパ・サブノード
３０２に記憶されている場合に、アサートされたＭＴＡ
Ｇミス信号を受け取る）と、コントローラ・サブノード
３００は、ネットワーク１４上でのコヒーレンシ活動を
開始し、無視されたトランザクションに必要なアクセス
権を得る。上記の図１５で例示的な１組のコヒーレンシ
活動について説明する。コントローラ・サブノード３０
０は、コヒーレンシ活動が完了すると、ＳＭＰバス２０
上でトランザクションを再発行する。これと並行して、
影響を受けるコヒーレンシ単位に対応するＭＴＡＧが更
新され、そのためＳＭＰバス２０上のその後のトランザ
クションは、コヒーレンシ活動に応答してＳＭＰノード
１２Ａに与えられたアクセス権を検出する。一実施形態
では、更新済みＭＴＡＧは、下記で詳しく説明するよう
に再発行トランザクションのアドレス・フェーズの一部
として送られる。

【０１３１】本明細書では、再発行トランザクションと
は、無視されたトランザクションに関するコヒーレンシ
活動を実行した結果として実行されるトランザクション
である。再発行トランザクションによって、無視された
トランザクションがＳＭＰノード１２Ａ内で完了する。
一実施形態では、ＳＭＰバス２０はタグ付き分割トラン
ザクション・バスであり、アドレス・フェーズおよび対
応するデータ・フェーズが、トランザクションのアドレ
ス・フェーズの開始側によって割り当てられたタグで識
別される。そのような実施形態では、再発行トランザク
ションは一般に、無視されたトランザクションのタグ
（またはトランザクションＩＤ）を使用する。しかし、
同じＳＭＰノード１２Ａないし１２Ｄからの第１のトラ
ンザクションの順序とは異なる順序で第２のトランザク
ションに関するデータが返される場合、コントローラ・
サブノード３００は、コントローラ・サブノード３００
によって割り当てられたタグを使用して第２のトランザ
クションの再発行トランザクションを実行することがで
きる。第１のトランザクションが完了した後、コントロ
ーラ・サブノード３００は、最初のタグを使用して第２
のトランザクションを再発行し、第２のトランザクショ
ンを完了することができる。本明細書では、再発行トラ
ンザクションを実行する動作を「再発行」と呼ぶ。

【０１３２】アドレス・コントローラ３１２は、ＳＭＰ
バス２０とのインタフェースをとり、ＭＴＡＧ記憶域３
１０Ｃおよび３１０Ｄを管理し、無視信号７０をアサー
トする際にＭＴＡＧミス信号３０４をアサートする。し
たがって、アドレス・コントローラ３１２に必要な機能
は、アドレス・コントローラ３０８に必要な機能のサブ
セットである。アドレス・コントローラ３１２は、ＭＴ
ＡＧ記憶域３１０を管理し、ＭＴＡＧ記憶域内に表され
るコヒーレンシ単位へのアクセスに応答するのに必要な
機能のみを含むことができる。別法として、アドレス・
コントローラ３１２はアドレス・コントローラ３０８と
同じであってよい。アドレス・コントローラ３１２内に
含まれる構成レジスタは、アドレス・コントローラ３１
２がコントローラ・サブノード３００ではなくスヌーパ
・サブノード３０２として動作するように設定すること
ができる。さらに、スヌーパ・サブノード３０２はコン
トローラ・サブノード３００と同じであってよい。しか
し、構成レジスタの設定が、このサブノードがスヌーパ
・サブノードであることを示しているので、このサブノ
ードの各部分は動作時にアイドル状態のままでいること
ができる。

【０１３３】ＭＴＡＧ６８が、図１６に示したＭＴＡＧ
記憶域３１０で形成されるとき、集合的に、メモリ２２
に記憶されているメモリ位置に関するコヒーレンシ状態
のテーブルを形成することに留意されたい。一般的に言
えば、特定のアドレスが一貫してコヒーレンシ状態のテ
ーブル内の特定のコヒーレンシ状態を使用して、特定の
アドレスに記憶されているデータへのＳＭＰノードの現
アドレス権を判定するかぎり、コヒーレンシ状態のテー
ブルは任意の方式で構築することができる。

【０１３４】次に図１７を参照すると、ＳＭＰノード１
２Ａの一実施形態によるＳＭＰバス２０上のトランザク
ションのアドレス・フェーズを示すタイミング図が示さ
れている。他の実施形態は、異なるアドレス・フェーズ
定義を含むことも、あるいは同様なアドレス・フェーズ
定義を含むこともできる。複数の連続バス・クロック・
サイクルが示され、０ないし５として示され、垂直な点
線で区切られている。図の実施形態では、トランザクシ
ョンのアドレス・フェーズは、第１のアドレス・フェー
ズ３２０と第２のアドレス・フェーズ３２２とを含む。
第１のアドレス・フェーズ３２０および第２のアドレス
・フェーズ３２２はそれぞれ、連続バス・クロック・サ
イクル０および１で行われる。ＳＭＰバス２０のアドレ
ス・バス５８上の同じ１組の線は、アドレス・フェーズ
３２０および３２２で送られる情報を送るために使用さ
れる。

【０１３５】第１のアドレス・フェーズ３２０では、ト
ランザクションのアドレスと、トランザクションの性質
を示すコマンド（たとえば、リード・ツー・シェア、リ
ード・ツー・オウンなど）が搬送される。第２のアドレ
ス・フェーズ３２０は、トランザクションに関する追加
情報を搬送する。具体的には、第２のアドレス・フェー
ズ３２０は、バイトマスク・フィールドと、発送元ＩＤ
フィールドと、ポート・フィールドと、ビクティム・フ
ィールドとを含む。発送元ＩＤフィールドは、前述のタ
グまたはトランザクションＩＤを搬送するために使用さ
れる。それに続いて、タグを使用して、対応するデータ
・トランザクションまたは再発行トランザクションを識
別することができる。特定のトランザクションに割り当
てられるタグは、その特定のトランザクションが完了す
るまで他のトランザクションに再割り当てされない。し
たがって、タグはＳＭＰバス２０上で所与のトランザク
ションを一意に識別する。ポート・フィールドは、サブ
ノード５０内のどのプロセッサ１６が特定のトランザク
ションの開始側であるかを示す。ビクティム・フィール
ドは、セットされたときに、トランザクションが、プロ
セッサ１６の内部のキャッシュまたはプロセッサ１６に
対応する外部キャッシュ１８内の修正されたラインを変
位させていることを示す、ビットを含む。ビクティム・
フィールドは、プロセッサ１６からコピーバックが行わ
れていることを示す初期警告として使用することができ
る。

【０１３６】バイトマスク・フィールドは、転送中のバ
イトを識別するために入出力トランザクションに使用さ
れる。一実施形態では、バイトマスク・フィールドは１
６ビットを含む。各ビットは、データ・バス６０（ＳＭ
Ｐバス２０の一部）上で転送できるバイト内の特定のバ
イトに対応する。ビットがセットされると、対応するバ
イトが転送される。また、バイトマスク・フィールド
は、再発行トランザクションの影響を受けるコヒーレン
シ単位のＭＴＡＧを記憶するスヌーパ・サブノード３０
２へＭＴＡＧ更新情報を送るために再発行トランザクシ
ョンによって使用される。スヌーパ・サブノード３０２
は、第１のアドレス・フェーズ３２０中に再発行トラン
ザクションのアドレスを取り込み、そのアドレスが、ス
ヌーパ・サブノードに結合されたＭＴＡＧ記憶域３１０
内のＭＴＡＧに対応するかどうかを判定する。アドレス
が、スヌーパ・サブノード３０２によって管理されるＭ
ＴＡＧに対応する場合、第２のアドレス・フェーズ３２
２中にバイトマスク・フィールドから更新済みＭＴＡＧ
状態情報が取り込まれる。それに続いて、対応するＭＴ
ＡＧが更新される。

【０１３７】図１７はさらに、一実施形態ではＳＭＰバ
ス２０上で無視信号７０およびＭＴＡＧミス信号３０４
が有効であるバス・クロック・サイクルを示す。これら
の信号が有効であるバス・クロック・サイクルは、コン
トローラ・サブノード３００（および無視信号７０の場
合にはＳＭＰバス２０上の他の装置）によってこれらの
信号が取り込まれるバス・クロック・サイクルである。
図の実施形態によれば、無視信号はバス・クロック・サ
イクル５で有効であり（参照符号３２４）、それに対し
てＭＴＡＧミス信号はバス・クロック・サイクル６で有
効である（参照符号３２６）。図の実施形態では、ＭＴ
ＡＧミス信号と無視信号の両方に同じ物理ワイヤが使用
される。他の実施形態は、この２つの信号にそれぞれの
異なるワイヤを使用することができ、そのような実施形
態は、ＭＴＡＧミス信号を（無視信号と共に）バス・ク
ロック・サイクル５で有効な信号として定義することが
できる。

【０１３８】図１８は、２つのトランザクションのアド
レス・フェーズを示す他のタイミング図である。第１の
トランザクションは、第１のアドレス・フェーズ３２０
Ａおよび第２のアドレス・フェーズ３２２Ａで表され
る。同様に、第２のトランザクションは、第１のアドレ
ス・フェーズ３２０Ｂおよび第２のアドレス・フェーズ
３２２Ｂで表される。図１８の例では、第１のアドレス
・トランザクションは、ＭＴＡＧ状態の更新を保持する
再発行トランザクションである。第２のアドレス・トラ
ンザクションは、再発行トランザクションに対応するト
ランザクションを発信したプロセッサ１６とは異なるプ
ロセッサ１６内の活動に応答して実行される。また、こ
れらのトランザクションは同じコヒーレンシ単位に影響
を与える。したがって、第１のトランザクションによっ
て更新されたＭＴＡＧ状態を第２のトランザクションの
ＭＴＡＧ状態として検出すべきである。

【０１３９】更新中のＭＴＡＧを記憶するスヌーパ・サ
ブノード３０２は、第１のアドレス・フェーズ３２０Ａ
および第２のアドレス・フェーズ３２２Ａからそれぞ
れ、アドレスおよびバイトマスク・フィールドを取り込
む。バス・クロック・サイクル２中に、ＭＴＡＧを更新
するための情報が受け取られており、したがって更新を
開始することができる（参照３３０）。それに続いて、
更新済みＭＴＡＧは、他のトランザクションから参照で
きるようになる（参照符号３３２）。図１８に示しよう
に、ＭＴＡＧを更新するために１バス・クロック・サイ
クルが使用される。しかし、その後のアドレス・トラン
ザクションと、無視信号およびＭＴＡＧミス信号の対応
する有効時間の前に決定される適当な無視アサートおよ
びＭＴＡＧミス・アサートに応答して更新済みＭＴＡＧ
を調べることができるかぎり、ＭＴＡＧの更新時に複数
のバス・クロック・サイクルが経過することができる。

【０１４０】図１８に示したように、同じコヒーレンシ
単位に対するアドレス・トランザクションが連続バス・
クロック・サイクル中に実行される場合でも、更新済み
ＭＴＡＧ状態を検査することができる。このように、い
くつかのサブノード３００および３０２のうちの１つに
ＭＴＡＧ状態を記憶できるにもかかわらず各トランザク
ションに正しいＭＴＡＧ状態が与えられる。

【０１４１】次に図１９を参照すると、例示的なバイト
マスク・フィールド３４０内のフィールドを示す図が示
されている。バイトマスク・フィールド３４０は、他の
実施形態では代替フォーマットでコード化することがで
きる。ＳＭＰノード１２Ａの一実施形態によれば、バイ
トマスク・フィールド３４０は再発行トランザクション
に関して図１９で示したようにコード化される。他のキ
ャッシュ可能な（たとえば、非入出力）トランザクショ
ンでは、バイトマスク・フィールド３４０はバイナリ・
ゼロとしてコード化される。本明細書で説明したバイト
マスク・フィールド３４０が非入出力トランザクション
に対して有効であることに留意されたい。（前述の）入
出力トランザクションでは異なるコード化が使用され
る。

【０１４２】バイトマスク・フィールド３４０は、事前
取り込み（Ｐ）ビット３４２と、最初の発送元ＩＤフィ
ールド３４４と、エージェント・フィールド３４６と、
変更状態ビット３４８と、新しい状態フィールド３５０
と、オリジン・ビット３５２と、イミューン・ビット３
５４とを含む。Ｐビット３４２、最初の発送元ＩＤフィ
ールド３４４、エージェント・フィールド３４６は、Ｓ
ＭＰバス２０に取り付けられた装置から実際には解釈さ
れない情報フィールドとして与えられる。その代わり、
情報フィールドはたとえばデバッグ時に有用である。

【０１４３】Ｐビット３４２は、トランザクションが事
前取り込みトランザクションとして実行される場合にセ
ットされる。コンピュータ・システム１０の一実施形態
によれば、前の第１のトランザクションが無視されてい
るサブノード５０から第２のトランザクションが与えら
れた場合、第２のトランザクションも無視される。しか
し、システム・インタフェース２４は、ＭＴＡＧミス信
号３０４もアサートされた場合には、第２のトランザク
ションの影響を受けるコヒーレンシ単位を事前に取り込
むことができる。最初の発送元ＩＤフィールド３４４
は、実行中の再発行トランザクションに対応する最初の
トランザクションのタグをコード化する。また、再発行
トランザクションの発送元はエージェント・フィールド
３４６にコード化される。発送元エージェントは、他の
実施形態では、要求エージェント１００でも、あるいは
ホーム・エージェント１０２でも、あるいはスレーブ・
エージェント１０４でも、あるいは場合によってはＳＭ
Ｐバス２０上の他の装置でもよい。

【０１４４】変更状態ビット３４８、新しい状態フィー
ルド３５０、オリジン・ビット３５２、イミュン・ビッ
ト３５４は、再発行トランザクションに対応するＭＴＡ
Ｇ状態更新を検出するためにスヌーパ・サブノード３０
２によって使用される。オリジン・ビット３５２は、再
発行トランザクションのためにセットされ、そのトラン
ザクションがコントローラ・サブノード３００から発信
されていることを示す。オリジン・ビット３５２は、実
行中のトランザクションが再発行トランザクションであ
ることを検出するためにスヌーパ・サブノード３０２か
らは有効ビットとみなされる。このビットがクリアされ
ている場合、バイトマスク・フィールド３４０の残りの
部分は無効である。変更状態ビット３４８は、セットさ
れると、トランザクションの影響を受けるコヒーレンシ
単位に関連付けられたＭＴＡＧ値を更新する必要がある
ことを示す。スヌーパ・サブノード３０２は、変更状態
ビット３４８および発信元ビット３５２がセットされて
いることを検出した場合、対応するＭＴＡＧを更新す
る。ＭＴＡＧの新しい状態（すなわち、更新済み状態）
は新しい状態フィールド３５０にコード化される。一実
施形態では、各ＭＴＡＧは２ビットを含み、したがって
新しい状態フィールド３５０は２ビットを含む。

【０１４５】最後に、イミューン・ビット３５４は、再
発行トランザクションに関して、トランザクションが無
視信号７０のアサートの影響を受けないことを示すため
にセットされる。スヌーパ・サブノード３０２は、この
ビットを使用して、ＭＴＡＧミスが検出されたために行
われる無視信号７０のアサートを抑制する。たとえば、
あるコヒーレンシ単位がリード・ツー・シェア・トラン
ザクションからアクセスされ、ＭＴＡＧが無効を示して
いる場合、スヌーパ・サブノードは無視信号をアサート
する。再発行トランザクションは一般に、最初のトラン
ザクションと同じコマンドを用いてコード化されるの
で、スヌーパ・サブノード３０２は、そのトランザクシ
ョンが再発行されるときに再び無視信号をアサートす
る。しかし、このアサートはイミューン・ビット３５４
によって抑制される。

【０１４６】次に図２０を参照すると、アドレス・コン
トローラ３０８および３１２の一実施形態内に含めるこ
とのできる構成レジスタ３６０および３６２の図が示さ
れている。構成レジスタ３６０は、予約フィールド３６
４と、ノードＩＤフィールド３６６と、ＬＥフィールド
３６８と、ＲＡＭフィールド３７０と、ＳＥフィールド
３７２と、ＳＮフィールド３７４とを含む。構成レジス
タ３６２は、ＭＴＡＧ範囲が始まるローカル物理アドレ
スを識別するベース・アドレスを含む。言い換えれば、
構成レジスタ３６２に記憶されているベース・アドレス
よりも小さなアドレスは、対応するコヒーレンシ状態を
ＭＴＡＧ６８内に有さない。そのようなメモリ・アドレ
スは、専用記憶域用のローカルＳＭＰノード内のプロセ
ッサによって使用することができる（たとえば、他のＳ
ＭＰノード１２Ａないし１２Ｄとは共用されないメモリ
位置）。

【０１４７】予約フィールド３６４は、アドレス・コン
トローラ３０８および３１２の機能を将来拡張できるよ
うに予約される。通常、予約フィールド３６４の値は零
に設定される。ノードＩＤフィールド３６６は、アドレ
ス・コントローラ３０８および３１２が構成されるＳＭ
Ｐノード１２Ａないし１２ＤのノードＩＤを記憶する。
ＬＥフィールド３６８は試験のために使用される。ＬＥ
フィールドは、セットされると、ノード内のエージェン
ト間のショートカットをディスエーブルする（すなわ
ち、ノード内のエージェントがノード内の他のエージェ
ントと通信する必要がある場合、通信はネットワーク１
４上で送られるパケットを介して行われる）ビットを含
む。

【０１４８】ＲＡＭフィールド３７０は、ＭＴＡＧ記憶
域３１０を形成するために使用されるＳＲＡＭ技法を示
す。一実施形態では、ＲＡＭフィールド３７０は、１メ
ガビット、２メガビット、４メガビット、１６メガビッ
トのＳＲＡＭ技法を識別するようにコード化できる２ビ
ットを含む。ＳＥフィールド３７２は、アドレス・コン
トローラ３０８および３１２が構成されるコントローラ
／スヌーパ・ロールを示す。ＳＥフィールド３７２は、
セットされると、アドレス・コントローラがスヌーパ・
ロールを実行している（たとえば、アドレス・コントロ
ーラがスヌーパ・サブノード３０２として構成される）
ことを示すビットを含む。あるいは、このビットがクリ
アされている場合、アドレス・コントローラはコントロ
ーラ・ロールを実行している（たとえば、アドレス・コ
ントローラがコントローラ・サブノード３００として構
成される）。ＳＮフィールド３７４は、ＳＥフィールド
３７２の値に応じて解釈される。ＳＥフィールド３７２
が、アドレス・コントローラがコントローラ・モードで
あることを示している場合、ＳＮフィールド３７４は、
ＳＭＰノード内に含まれるスヌーパ・サブノードの数を
示す。ＳＥフィールド３７２が、アドレス・コントロー
ラがスヌーパ・モードであることを示している場合、Ｓ
Ｎフィールド３７４は、そのアドレス・コントローラを
含むスヌーパ・サブノード３０２にどのスヌーパ番号が
割り当てられているかを示す。一実施形態では、コンピ
ュータ・システム１０は、ＳＭＰノード１２内の最大で
３つのスヌーパ・サブノード３０２をサポートする。そ
のような実施形態では、ＳＮフィールド３７４は２ビッ
トを含む。

【０１４９】構成レジスタ３６２に記憶されているベー
ス・アドレス、ＲＡＭフィールド３７０、ＳＥフィール
ド３７２、ＳＮフィールド３７４は、図２１に示した所
与のアドレスに関するＭＴＡＧの位置を判定するために
アドレス・コントローラ３０８および３１２によって使
用される。図２１は、ＬＰＡアドレス空間３８０の図で
ある。アドレス空間３８０のアドレス０は、図２１に示
したＬＰＡアドレス空間３８０の１番下にあり、それに
対してアドレス空間３８０内の最大アドレスは、ＬＰＡ
アドレス空間３８０の１番上にある。

【０１５０】構成レジスタ３６２に記憶されているベー
ス・アドレスよりも小さなアドレスは、ＭＴＡＧ６８に
記憶されているコヒーレンシ状態を有さない。したがっ
て、アドレス・コントローラ３０８および３１２は、ベ
ース・アドレスよりも小さなアドレスを無視する。ベー
ス・アドレスは、図２１でアドレス空間３８０内の水平
線を介して示されている（参照符号３８２）。アドレス
空間３８０の領域３８４は、サイズの等しい４つの部分
３８６、３８８、３９０、３９２に分割される。部分３
９２内のアドレスよりも大きなアドレス空間３８０内の
残りのアドレスも、ＭＴＡＧ６８内に対応するコヒーレ
ンシ状態を有さない。部分３８６、３８８、３９０、３
９２のサイズは、ＲＡＭフィールド３７０内にコード化
されるＳＲＡＭ技法によって決定される。各ＭＴＡＧは
２ビットを含み、したがって、所与のＳＲＡＭ技法は、
その技法の所与のＳＲＡＭに記憶できるＭＴＡＧの数を
意味する。

【０１５１】図２１に示したように、部分３８６に対応
するＭＴＡＧはコントローラ・サブノード３００に記憶
され、それに対して部分３８８、３９０、３９２はスヌ
ーパ・サブノード３０２に記憶される。構成レジスタ３
６０のＳＮフィールド３７４が（バイナリで）０１とし
てコード化されたアドレス・コントローラを有するスヌ
ーパ・サブノード３０２は、メモリ空間３８０の部分３
８８に対応するＭＴＡＧを記憶する。同様に、対応する
ＳＮフィールド３７４が（バイナリで）１０および１１
としてコード化されたスヌーパ・サブノード３０２はそ
れぞれ、メモリ空間３８０の部分３９０および３９２に
対応するＭＴＡＧを記憶する。

【０１５２】ＳＭＰバス２０上にアドレスが与えられる
と、コントローラ・サブノード３００および各スヌーパ
・サブノード３０２は、そのアドレスが、そのサブノー
ド内に記憶されているＭＴＡＧによってカバーされるア
ドレス空間３８０の部分に含まれるかどうかを判定す
る。アドレスがそのサブノードに割り当てられた部分に
含まれる場合、そのサブノードは、無視信号７０および
ＭＴＡＧミス信号３０４を介して応答することはない。
一方、アドレスがそのサブノードに割り当てられた部分
に含まれる場合、そのサブノードは対応するＭＴＡＧ値
にアクセスする。記憶されているコヒーレンシ状態がト
ランザクションに十分なアクセス権を示している場合、
サブノードは無視信号７０をアサートしない。あるい
は、記憶されているコヒーレンシ状態がトランザクショ
ンには不十分なアクセス権を示している場合、サブノー
ドは無視信号７０（およびＭＴＡＧミス信号３０４）を
アサートする。

【０１５３】図２２は、ＭＴＡＧエントリ４００の例示
的な構成を示すと共に、コンピュータ・システム１０の
一実施形態によって使用できる例示的なＭＴＡＧコード
化をリストしたテーブル４０２を示す。ＭＴＡＧエント
リ４００は、３３ビットを含み、ＭＴＡＧ記憶域３１０
と対応するアドレス・コントローラ３０８または３１２
との間で転送されるデータの量である。各コヒーレンシ
状態が２ビットとしてコード化されるので、各ＭＴＡＧ
エントリ４００に１６個のＭＴＡＧが記憶される（図２
２ではＭ０ないしＭ１５として示す）。エントリには
（図２２ではＰとして示した）パリティ・ビットも含ま
れる。パリティ・ビットは、エントリ４００内のＭＴＡ
Ｇの３２ビットの奇数パリティである。エントリ４００
はパリティ保護されるので、エントリ４００全体が書き
込まれるのは、エントリ内の少なくとも１つのＭＴＡＧ
が更新されるときである。

【０１５４】再び図１８を参照すると分かるように、更
新すべきＭＴＡＧを含むデータの最初の３３ビットは、
バス・クロック・サイクル２中に読み取られる（参照符
号３３０）。指定されたＭＴＡＧが修正され、新しいパ
リティが算出される。それに続いて、ＭＴＡＧが再びＭ
ＴＡＧ記憶域３１０に記憶される。修正済みエントリが
ＭＴＡＧ記憶域３１０に記憶される前に、修正済みエン
トリ内の１６個のＭＴＡＧのうちの１つへのアクセスが
実行された場合、コントローラ・サブノード内の情報の
更新済みコピーが使用される。

【０１５５】部分３８６、３８８、３９０、３９２のい
ずれか内の数値的に最も小さなアドレスをアドレスから
減じ、結果値を、対応するサブノードに組み込まれたＭ
ＴＡＧ記憶域３１０のインデックスとして使用すること
によって、特定のＭＴＡＧを見つけることができる。結
果値の一部がインデックスとして使用される。たとえ
ば、一実施形態では、各コヒーレンシ単位は６４バイト
である。したがって、アドレスの下位６ビットはコヒー
レンシ単位内のオフセットである。次の下位４ビット
は、ＭＴＡＧエントリ４００内の１６個のＭＴＡＧのう
ちの１つを識別する。したがって、結果値の残りのビッ
ト（すなわち、コヒーレンシ単位内のオフセットも、あ
るいはＭＴＡＧエントリ内の１つのＭＴＡＧを選択する
ために使用されるビットも含まない）を使用してＭＴＡ
Ｇエントリ４００が見つけられる。

【０１５６】テーブル４０２は、１つの例示的なＭＴＡ
Ｇコード化を示す。ただし、任意のＭＴＡＧコード化を
使用することができる。この例示的なＭＴＡＧコード化
は、コヒーレンシ状態がＭＯＳＩコヒーレンシ・プロト
コルを介して定義されるケースで使用するのに適してい
る。

【０１５７】上記の例示的な実施形態ではＳＭＰノード
１２について説明したが、一般的に言えば、コンピュー
タ・システム１０は１つまたは複数の処理ノードを含む
ことができる。本明細書では、処理ノードは、少なくと
も１つのプロセッサと対応するメモリとを含む。他の処
理ノードと通信する回路も含まれる。コンピュータ・シ
ステム１０の実施形態に複数の処理ノードが含まれると
き、処理ノード内の対応するメモリは分散共用メモリを
形成する。処理ノードはリモート処理ノードまたはロー
カル処理ノードと呼ぶことができる。処理ノードは、特
定のプロセッサを含まない場合、その特定のプロセッサ
に対してリモート処理ノードである。逆に、特定のプロ
セッサを含む処理ノードは、その特定のプロセッサのロ
ーカル処理ノードである。

【０１５８】上記の開示によって、コンピュータ・シス
テムの処理ノードに含まれる共用メモリの量を拡張する
際に融通の利くコンピュータ・システムについて説明し
た。必要に応じてスヌーパ・サブノードの挿入または削
除を介して、コンピュータ・システムとの間でコヒーレ
ンシ状態メモリを追加または削除することができる。コ
ンピュータ・システムは、スヌーパ・サブノード内にコ
ヒーレンシ状態情報を記憶できるにもかかわらず、トラ
ンザクションの再発行と並行してコヒーレンシ状態情報
を更新する機構を含む。コンピュータ・システムをユー
ザのニーズに応じて構成し更新するうえで融通が利くの
で有利である。

【０１５９】当業者には、上記の開示を完全に理解した
後に多数の変形形態および修正形態が明らかになろう。
たとえば、本明細書に示した様々なブロックおよび構成
要素はハードウェア実施形態に関して説明したが、代替
実施形態では、ハードウェア機能のすべてまたは一部を
ソフトウェアで実施することができる。特許請求の範囲
は、すべてのそのような変形形態および修正形態を包含
するものと解釈されるものである。

【図面の簡単な説明】

【図１】マルチプロセッサ・コンピュータ・システムの
ブロック図である。

【図２】図１に示したコンピュータ・システムの一実施
形態によってサポートされる非一様メモリ・アーキテク
チャを示す概念ブロック図（Ａ）と図１に示したコンピ
ュータ・システムの一実施形態によってサポートされる
キャッシュ専用メモリ・アーキテクチャを示す概念ブロ
ック図（Ｂ）である。

【図３】図１に示した対称型多重処理ノードの一実施形
態のブロック図である。

【図４】図３に示したディレクトリの一実施形態に記憶
された例示的なディレクトリ・エントリを示す図であ
る。

【図５】図１に示したシステム・インタフェースの一実
施形態のブロック図である。

【図６】要求エージェントとホーム・エージェントとス
レーブ・エージェントとの間の通常のコヒーレンシ動作
に応答して実行される活動を示す図である。

【図７】プロセッサからのリード・ツー・オウン要求に
応答して実行される例示的なコヒーレンシ動作を示す図
である。

【図８】図５に示した要求エージェントの一実施形態に
関する例示的な状態マシンを示すフローチャートであ
る。

【図９】図５に示したホーム・エージェントの一実施形
態に関する例示的な状態マシンを示すフローチャートで
ある。

【図１０】図５に示したスレーブ・エージェントの一実
施形態に関する例示的な状態マシンを示すフローチャー
トである。

【図１１】システム・インタフェースの一実施形態によ
る要求タイプをリストした表である。

【図１２】システム・インタフェースの一実施形態によ
るデマンド・タイプをリストした表である。

【図１３】システム・インタフェースの一実施形態によ
る応答タイプをリストした表である。

【図１４】システム・インタフェースの一実施形態によ
る完了タイプをリストした表である。

【図１５】システム・インタフェースの一実施形態によ
る、プロセッサによって実行される様々な動作に応答し
て実行されるコヒーレンシ動作を表す表である。

【図１６】図１に示した対称型多重処理ノードの第２の
実施形態のブロック図である。

【図１７】図１６に示した対称型多重処理ノードのバス
上のトランザクションの一部を示すタイミング図であ
る。

【図１８】２つのトランザクションのうちの第１のトラ
ンザクションに関するＭＴＡＧ状態の更新を強調した、
図１６に示した対称型多重処理ノードのバス上での２つ
のトランザクションの一部を示すタイミング図である。

【図１９】対称型多重処理ノードの一実施形態による、
図１６に示した対称型多重処理ノードのバス上で送られ
るバイトマスクのフィールドを示す図である。

【図２０】図１６に示した対称型多重処理ノードの一実
施形態で使用される制御レジスタの図である。

【図２１】図１６に示した対称型多重処理ノードの一実
施形態のアドレス空間の図である。

【図２２】図１６に示した対称型多重処理ノードの一実
施形態で使用される例示的なＭＴＡＧレイアウトを示す
図である。

【符号の説明】

１０ コンピュータ・システム １２ ＳＭＰノード １４ ポイント・ツー・ポイント・ネットワーク １６ プロセッサ １８ 外部キャッシュ ２０ ＳＭＰバス ２２ メモリ ２４ システム・インタフェース ２６ 入出力インタフェース

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１２月１９日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図 １】

【図 ２】

【図 ４】

【図 ５】

【図 ７】

【図 ３】

【図 １０】

【図 １２】

【図 １３】

【図 １４】

【図 １９】

【図 ６】

【図 １１】

【図 １６】

【図 ８】

【図 ２０】

【図 ２２】

【図 ９】

【図 １５】

【図 １８】

【図 ２１】

【図 １７】

フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.

Claims (22)

【特許請求の範囲】
1. 【請求項１】 多重処理コンピュータ・システムの処理
   ノード内でトランザクションを完了する方法であって、 前記トランザクションに関して実行されるコヒーレンシ
   活動が完了したときに前記処理ノード内で前記トランザ
   クションを再発行するステップと、 前記再発行に並行して前記トランザクションの影響を受
   けるコヒーレンシ単位に対応するコヒーレンシ状態をブ
   ロードキャストするステップと、 前記コヒーレンシ単位に対応するコヒーレンシ状態のテ
   ーブル内の一部に、前記コヒーレンシ状態を記録するス
   テップとを含むことを特徴とする方法。
2. 【請求項２】 前記コヒーレンシ状態が、前記コヒーレ
   ンシ単位に関して前記処理ノードに与えられるアクセス
   権を示すことを特徴とする請求項１に記載の方法。
3. 【請求項３】 前記発行が、前記処理ノード内のバス上
   で実行されることを特徴とする請求項１に記載の方法。
4. 【請求項４】 前記ブロードキャストが前記バス上で実
   行されることを特徴とする請求項３に記載の方法。
5. 【請求項５】 前記再発行が、前記処理ノード内の第１
   のノードによって実行され、前記第１のノードが、前記
   多重処理システム内の前記処理ノードと他の処理ノード
   との間で通信するように構成されることを特徴とする請
   求項４に記載の方法。
6. 【請求項６】 前記ブロードキャストが前記第１のサブ
   ノードによって実行されることを特徴とする請求項５に
   記載の方法。
7. 【請求項７】 前記記録が、前記バスに結合された第２
   のサブノードによって実行されることを特徴とする請求
   項６に記載の方法。
8. 【請求項８】 さらに、前記発行に続いて、前記コヒー
   レンシ単位に影響を与える第２のトランザクションを発
   行するステップを含み、前記第２のサブノードが、前記
   記録時に受け取った前記コヒーレンシ状態に従って応答
   することを特徴とする請求項７に記載の方法。
9. 【請求項９】 システム・インタフェースであって、 処理ノードのローカル・バスとネットワークとの間で通
   信するように構成された第１のノードと、 前記ローカル・バスに結合され、前記処理ノード内に記
   憶されている第１の複数のコヒーレンシ単位に対応する
   第１の複数のコヒーレンシ状態を記憶するように構成さ
   れた、第２のサブノードとを備えることを特徴とするシ
   ステム・インタフェース。
10. 【請求項１０】 前記第１のサブノードがさらに、前記
    処理ノード内に記憶されている第２の複数のコヒーレン
    シ単位に対応する第２の複数のコヒーレンシ状態を記憶
    するように構成されることを特徴とする請求項９に記載
    のシステム・インタフェース。
11. 【請求項１１】 さらに、前記処理ノード内に記憶され
    ている第３の複数のコヒーレンシ単位に対応する第３の
    複数のコヒーレンシ状態を記憶するように構成された第
    ３の状態を備えることを特徴とする請求項１０に記載の
    システム・インタフェース。
12. 【請求項１２】 前記第１のサブノードがさらに、前記
    トランザクションに関連するコヒーレンシ活動が前記ネ
    ットワークを介して完了したときに前記ローカル・バス
    上でトランザクションを再発行するように構成され、前
    記第１のサブノードがさらに、前記ローカル・バス上の
    前記トランザクションの影響を受けるコヒーレンシ単位
    に対応するコヒーレンシ状態を並行してブロードキャス
    トするように構成されることを特徴とする請求項１０に
    記載のシステム・インタフェース。
13. 【請求項１３】 前記第２のサブノードがさらに、前記
    コヒーレンシ単位が前記第１の複数のコヒーレンシ単位
    のうちの１つである場合に前記コヒーレンシ状態を取り
    込み記憶するように構成されることを特徴とする請求項
    １２に記載のシステム・インタフェース。
14. 【請求項１４】 前記トランザクションが、第１のアド
    レス・フェーズと第２のアドレス・フェーズとを含むこ
    とを特徴とする請求項１２に記載のシステム・インタフ
    ェース。
15. 【請求項１５】 前記第１のアドレス・フェーズおよび
    前記第２のアドレス・フェーズが、連続バス・クロック
    ・サイクル上で実行されることを特徴とする請求項１４
    に記載のシステム・インタフェース。
16. 【請求項１６】 前記第２のアドレス・フェーズが前記
    コヒーレンシ状態を含むことを特徴とする請求項１５に
    記載のシステム・インタフェース。
17. 【請求項１７】 前記コヒーレンシ状態が、前記第２の
    アドレス・フェーズのバイトマスク・フィールドを介し
    て指定されることを特徴とする請求項１６に記載のシス
    テム・インタフェース。
18. 【請求項１８】 前記トランザクションが、前記ローカ
    ル・バス上で無視信号がアサートされたことの影響を受
    けないことを示す表示が、前記バイトマスクに含まれる
    ことを特徴とする請求項１７に記載のシステム・インタ
    フェース。
19. 【請求項１９】 前記第２のサブノードが、トランザク
    ションが実行される場合に無視信号をアサートするよう
    に構成され、前記第２のサブノード内に記憶されている
    対応するコヒーレンシ状態が、前記処理ノードが有す
    る、影響を受けるコヒーレンシ単位へのアクセス権を不
    十分であることを示すことを特徴とする請求項９に記載
    のシステム・インタフェース。
20. 【請求項２０】 前記第２のサブノードがさらに、前記
    第１のサブノードに結合された第２の信号線上で第２の
    信号をアサートするように構成され、前記第２の信号
    が、前記第２のサブノードが前記無視信号をアサートし
    ていることを前記第１のサブノードに知らせるものであ
    ることを特徴とする請求項１９に記載のシステム・イン
    タフェース。
21. 【請求項２１】 コンピュータ・システムであって、 ネットワークと、 前記ネットワークに結合され、 前記ネットワーク上で通信を実施し、前記通信の完了時
    に前記通信が実施されたトランザクションを発行し、さ
    らに前記通信を介して達成されるコヒーレンシ状態をブ
    ロードキャストするように構成されたコントローラ・サ
    ブノードと、 前記第１の処理ノード内に記憶されている第１の複数の
    コヒーレンシ単位に対応する第１の複数のコヒーレンシ
    状態を記憶するように構成され、前記コヒーレンシ状態
    が前記複数のコヒーレンシ状態のうちの１つである場合
    に前記コントローラ・サブノードによってブロードキャ
    ストされた前記コヒーレンシ状態を取り込むように構成
    されるスヌーパ・サブノードとを含む、第１の処理ノー
    ドとを備えることを特徴とするコンピュータ・システ
    ム。
22. 【請求項２２】 前記コントローラ・サブノードが、第
    ２の複数のコヒーレンシ単位に対応する第２の複数のコ
    ヒーレンシ状態を記憶するように構成されることを特徴
    とする請求項２１に記載のコンピュータ・システム。